JP2542706B2 - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JP2542706B2 JP2542706B2 JP1260871A JP26087189A JP2542706B2 JP 2542706 B2 JP2542706 B2 JP 2542706B2 JP 1260871 A JP1260871 A JP 1260871A JP 26087189 A JP26087189 A JP 26087189A JP 2542706 B2 JP2542706 B2 JP 2542706B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- divided
- blocks
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はダイナミックRAMに関するもので、特にメモ
リセルアレイのチップレイアウトに係わるものである。
リセルアレイのチップレイアウトに係わるものである。
（従来の技術） 従来、DRAMは、第６図に示すようなチップレイアウト
をしている。
をしている。
即ち、半導体チップ11の中央部にはメモリセルアレイ
領域12が形成されている。また、メモリセルアレイ領域
12の外周部には、周辺回路領域及びボンディングパッド
・入力保護回路領域13が形成されている。さらに、メモ
リセルアレイ領域12の列方向に沿ってローデコーダ14が
形成されている。また、メモリセルアレイ領域12の行方
向に沿ってカラムデコーダ15が形成されている。
領域12が形成されている。また、メモリセルアレイ領域
12の外周部には、周辺回路領域及びボンディングパッド
・入力保護回路領域13が形成されている。さらに、メモ
リセルアレイ領域12の列方向に沿ってローデコーダ14が
形成されている。また、メモリセルアレイ領域12の行方
向に沿ってカラムデコーダ15が形成されている。
このように、DRAMのチップレイアウトは、メモリセル
アレイ領域12と、周辺回路領域及びボンディングパッド
・入力保護回路領域13とに大きく分けられる。メモリセ
ルアレイ領域12には、ワード線（以下「WL」という。）
とビット線（以下「BL」という。）毎に規則的繰り返し
パターンとして設けられたメモリセル回路部、そのメモ
リセル回路部を選択するデコーダ（ローデコーダ14、カ
ラムデコーダ15）、前記メモリセル回路部のデータを増
幅するセンスアンプ等が形成されている。また、周辺回
路領域13には、WLとBL毎には設けられない不規則的パタ
ーンの回路等が形成されている。
アレイ領域12と、周辺回路領域及びボンディングパッド
・入力保護回路領域13とに大きく分けられる。メモリセ
ルアレイ領域12には、ワード線（以下「WL」という。）
とビット線（以下「BL」という。）毎に規則的繰り返し
パターンとして設けられたメモリセル回路部、そのメモ
リセル回路部を選択するデコーダ（ローデコーダ14、カ
ラムデコーダ15）、前記メモリセル回路部のデータを増
幅するセンスアンプ等が形成されている。また、周辺回
路領域13には、WLとBL毎には設けられない不規則的パタ
ーンの回路等が形成されている。
しかしながら、このようなチップレイアウトを有する
DRAMでは、メモリの大容量化に伴って１つのメモリセル
アレイが増大し、WLやBLにおける抵抗及び容量の大幅な
増大が問題になってきた。この抵抗及び容量の大幅な増
大は、WLやBLの配線遅延、さらにはBLの充放電電流IBL
の増大を招くことが知られている。
DRAMでは、メモリの大容量化に伴って１つのメモリセル
アレイが増大し、WLやBLにおける抵抗及び容量の大幅な
増大が問題になってきた。この抵抗及び容量の大幅な増
大は、WLやBLの配線遅延、さらにはBLの充放電電流IBL
の増大を招くことが知られている。
具体的には、WLやBLの配線遅延を考える場合、例えば
メモリセルアレイの増大によりWL及びBLの配線長ｌが２
倍になったとする。すると、WL及びBLの抵抗Ｒ（∝ｌ）
は２倍、又その容量Ｃ（∝ｌ）は２倍に増加する。ま
た、配線遅延時間tdはＲ・Ｃに比例するため、WLやBLの
配線遅延は４倍になる。即ち、配線長ｌがｎ倍に増加し
た時、信号の伝送はn2倍の時間だけ遅れる結果となる。
メモリセルアレイの増大によりWL及びBLの配線長ｌが２
倍になったとする。すると、WL及びBLの抵抗Ｒ（∝ｌ）
は２倍、又その容量Ｃ（∝ｌ）は２倍に増加する。ま
た、配線遅延時間tdはＲ・Ｃに比例するため、WLやBLの
配線遅延は４倍になる。即ち、配線長ｌがｎ倍に増加し
た時、信号の伝送はn2倍の時間だけ遅れる結果となる。
また、BLの充放電電流IBLの増大を考える場合、例え
ばBLの容量CBが２倍になったとする。すると、BLの充放
電電流IBLは、容量CBに比例するため２倍に増加する。
即ち、式 （但し、tRCはサイクルタイム、Ｑは電荷量、Ｖは電
圧、SA数はセンスアンプ数、Ｉは動作電流、Iperiは周
辺回路領域で消費される電流である。） で表されるように、BLの容量CBがｎ倍になったとする
と、その充放電電流IBLはｎ倍に増加する。なお、充放
電電流IBLの増大は、そのまま動作電流Ｉにプラスされ
る。
ばBLの容量CBが２倍になったとする。すると、BLの充放
電電流IBLは、容量CBに比例するため２倍に増加する。
即ち、式 （但し、tRCはサイクルタイム、Ｑは電荷量、Ｖは電
圧、SA数はセンスアンプ数、Ｉは動作電流、Iperiは周
辺回路領域で消費される電流である。） で表されるように、BLの容量CBがｎ倍になったとする
と、その充放電電流IBLはｎ倍に増加する。なお、充放
電電流IBLの増大は、そのまま動作電流Ｉにプラスされ
る。
従って、WLやBLの配線遅延は、半導体記憶装置の高速
化どころか各タイミングのスペックすらクリアできなく
する。なお、これは、WLやBLにかかわらず、全ての配線
に共通の問題でもある。
化どころか各タイミングのスペックすらクリアできなく
する。なお、これは、WLやBLにかかわらず、全ての配線
に共通の問題でもある。
また、充放電電流IBLの増大は、この充放電電流IBLが
動作電流Ｉの６〜７割を支配していることにより、デバ
イスの特性に大きな影響を与えることになる。
動作電流Ｉの６〜７割を支配していることにより、デバ
イスの特性に大きな影響を与えることになる。
さらに、半導体チップ中央部にメモリセルアレイ領域
12を配置し、その外周部に周辺回路領域13をもってくる
ことは、信号配線を減らすどころか、どうしても重複す
る回路ブロックを増大させる。この重複する回路ブロッ
クは、周辺回路領域で消費される電流Iperiを増大させ
るため、ますます動作電流Ｉを増大させる結果になって
いる。
12を配置し、その外周部に周辺回路領域13をもってくる
ことは、信号配線を減らすどころか、どうしても重複す
る回路ブロックを増大させる。この重複する回路ブロッ
クは、周辺回路領域で消費される電流Iperiを増大させ
るため、ますます動作電流Ｉを増大させる結果になって
いる。
（発明が解決しようとする課題） このように、従来は、メモリの大容量化を図ると、W
L、BL、信号配線等の容量及び抵抗の増大に伴う配線遅
延、及びBLの容量増大や重複する回路ブロックに伴う動
作電流の大幅な増大が生じる欠点があった。
L、BL、信号配線等の容量及び抵抗の増大に伴う配線遅
延、及びBLの容量増大や重複する回路ブロックに伴う動
作電流の大幅な増大が生じる欠点があった。
よって、本発明は、メモリの大容量化を図っても、高
速化、低消費電力化を実現することができるDRAMのチッ
プレイアウトを提供することを目的とする。
速化、低消費電力化を実現することができるDRAMのチッ
プレイアウトを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明のダイナミックRA
Mは、列方向に複数に分割され、行方向に複数に分割さ
れることにより、複数個のブロックに分割されるメモリ
セルアレイと、列方向に分割されたメモリセルアレイの
ブロック間に配置される周辺回路と、前記メモリセルア
レイの各ブロックがさらに列方向に複数に分割されるこ
とにより、その分割された最小のメモリセルアレイの間
に配置されるセンスアンプ回路及びゲーティング回路
と、行方向に分割されたメモリセルアレイのブロック間
において最小のメモリセルの間に配置されるローデコー
ダと、列方向に分割されたメモリセルアレイのブロック
と前記周辺回路との間に配置されるカラムデコーダと、
前記メモリセルアレイの各ブロック上において各ブロッ
クを貫通するように列方向に延び、前記カラムデコーダ
及び前記ゲーティング回路に接続されるカラム選択線
と、各々の最小のメモリセルアレイ上において行方向に
延び、前記ローデコーダに接続されるワード線と、前記
最小のメモリセルアレイ単位で設けられ、各々の最小の
メモリセルアレイ上において列方向に延び、前記センス
アンプ回路に接続されるビット線とを備えている。
Mは、列方向に複数に分割され、行方向に複数に分割さ
れることにより、複数個のブロックに分割されるメモリ
セルアレイと、列方向に分割されたメモリセルアレイの
ブロック間に配置される周辺回路と、前記メモリセルア
レイの各ブロックがさらに列方向に複数に分割されるこ
とにより、その分割された最小のメモリセルアレイの間
に配置されるセンスアンプ回路及びゲーティング回路
と、行方向に分割されたメモリセルアレイのブロック間
において最小のメモリセルの間に配置されるローデコー
ダと、列方向に分割されたメモリセルアレイのブロック
と前記周辺回路との間に配置されるカラムデコーダと、
前記メモリセルアレイの各ブロック上において各ブロッ
クを貫通するように列方向に延び、前記カラムデコーダ
及び前記ゲーティング回路に接続されるカラム選択線
と、各々の最小のメモリセルアレイ上において行方向に
延び、前記ローデコーダに接続されるワード線と、前記
最小のメモリセルアレイ単位で設けられ、各々の最小の
メモリセルアレイ上において列方向に延び、前記センス
アンプ回路に接続されるビット線とを備えている。
また、行方向に分割されたメモリセルアレイのブロッ
ク間において、前記センスアンプ回路及び前記ゲーティ
ング回路が配置される領域と前記コーデコーダが配置さ
れる領域により囲まれた領域に配置されるリダンダンシ
ー回路をさらに備えている。
ク間において、前記センスアンプ回路及び前記ゲーティ
ング回路が配置される領域と前記コーデコーダが配置さ
れる領域により囲まれた領域に配置されるリダンダンシ
ー回路をさらに備えている。
前記周辺回路は、信号配線が集まったバスラインによ
り、列方向に２分割されている。
り、列方向に２分割されている。
前記メモリセルアレイの外周部に配置される、ボンデ
ィングパッド及び入力保護回路を含む周辺回路をさらに
備えている。
ィングパッド及び入力保護回路を含む周辺回路をさらに
備えている。
前記メモリセルアレイは、列方向に２分割され、行方
向に２分割されることにより、４個のブロックに分割さ
れるか、又は、列方向に２分割され、行方向に４分割さ
れることにより、８個のブロックに分割される。
向に２分割されることにより、４個のブロックに分割さ
れるか、又は、列方向に２分割され、行方向に４分割さ
れることにより、８個のブロックに分割される。
前記メモリセルアレイの各ブロックは、列方向に2
n（ｎは自然数）に分割され、それぞれが最小のメモリ
セルアレイとして構成されている。
n（ｎは自然数）に分割され、それぞれが最小のメモリ
セルアレイとして構成されている。
前記ローデコーダは、隣接するメモリセルアレイのブ
ロックに共有されている。
ロックに共有されている。
前記ローデコーダと前記最小のメモリセルアレイの間
に、ワード線を固有にドライブする回路をさらに備えて
いる。
に、ワード線を固有にドライブする回路をさらに備えて
いる。
（作用） このような構成によれば、メモリセルアレイを列方向
に大きく２分割し、その間に不規則的繰り返しパターン
の周辺回路を配置している。また、２分割されたメモリ
セルアレイを行方向にさらに２分割し、その間には第１
のデコーダを含む周辺回路を配置している。このため、
メモリセルアレイに接続されるWL、BL等の配線長を短く
でき、その配線容量、抵抗等を低く抑えることができ
る。また、重複する回路ブロックもなくなり、メモリが
大容量化されても高速化、低消費電力化に大きく貢献で
きる。
に大きく２分割し、その間に不規則的繰り返しパターン
の周辺回路を配置している。また、２分割されたメモリ
セルアレイを行方向にさらに２分割し、その間には第１
のデコーダを含む周辺回路を配置している。このため、
メモリセルアレイに接続されるWL、BL等の配線長を短く
でき、その配線容量、抵抗等を低く抑えることができ
る。また、重複する回路ブロックもなくなり、メモリが
大容量化されても高速化、低消費電力化に大きく貢献で
きる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
詳細に説明する。なお、この説明において、全図にわた
り共通部分には共通の参照符号を用いることで重複説明
を避けることにする。
第１図は本発明の一実施例に係わるDRAMのチップレイ
アウトを示すものである。
アウトを示すものである。
半導体チップ21の中央部には、規則的繰り返しパター
ン（行列状）のメモリセルアレイが配置されている。こ
のメモリセルアレイは、その列方向（即ち、第１図にお
いて左右方向）に大きく２分割され、かつ、行方向（即
ち、第１図において上下方向）に大きく２分割されてい
る。また、列方向に２分割されたメモリセルアレイのブ
ロック22a,22bとメモリセルアレイのブロック22c,22dと
の間には、不規則的繰り返しパターンの周辺回路23が配
置されている。さらに、この不規則的繰り返しパターン
の周辺回路23には、中央に信号配線が集まったバスライ
ン23aが配置され、その両側に周辺回路ブロック23bが配
置されている（第２図参照）。なお、前記信号配線はロ
ーデコーダ（以下「RDC」という。）へ接続されてい
る。また、行方向に２分割されたメモリセルアレイのブ
ロック22a,22cとメモリセルアレイのブロック22b,22dと
間には、それぞれRDC（第１のデコーダ）を含む周辺回
路24a,24cが配置されている。なお、RDCを含む周辺回路
24aは、これに隣接するメモリセルアレイのブロック22a
とメモリセルアレイのブロック22bとにより共有されて
いる。また、RDCを含む周辺回路24cは、これに隣接する
メモリセルアレイのブロック22cとメモリセルアレイの
ブロック22dとにより共有されている。さらに、不規則
的繰り返しパターンの周辺回路23とメモリセルアレイの
各ブロック22a〜22dとの間には、それぞれカラムデコー
ダ（第２のデコーダ）（以下「CDC」という。）を含む
周辺回路25が配置されている。
ン（行列状）のメモリセルアレイが配置されている。こ
のメモリセルアレイは、その列方向（即ち、第１図にお
いて左右方向）に大きく２分割され、かつ、行方向（即
ち、第１図において上下方向）に大きく２分割されてい
る。また、列方向に２分割されたメモリセルアレイのブ
ロック22a,22bとメモリセルアレイのブロック22c,22dと
の間には、不規則的繰り返しパターンの周辺回路23が配
置されている。さらに、この不規則的繰り返しパターン
の周辺回路23には、中央に信号配線が集まったバスライ
ン23aが配置され、その両側に周辺回路ブロック23bが配
置されている（第２図参照）。なお、前記信号配線はロ
ーデコーダ（以下「RDC」という。）へ接続されてい
る。また、行方向に２分割されたメモリセルアレイのブ
ロック22a,22cとメモリセルアレイのブロック22b,22dと
間には、それぞれRDC（第１のデコーダ）を含む周辺回
路24a,24cが配置されている。なお、RDCを含む周辺回路
24aは、これに隣接するメモリセルアレイのブロック22a
とメモリセルアレイのブロック22bとにより共有されて
いる。また、RDCを含む周辺回路24cは、これに隣接する
メモリセルアレイのブロック22cとメモリセルアレイの
ブロック22dとにより共有されている。さらに、不規則
的繰り返しパターンの周辺回路23とメモリセルアレイの
各ブロック22a〜22dとの間には、それぞれカラムデコー
ダ（第２のデコーダ）（以下「CDC」という。）を含む
周辺回路25が配置されている。
そして、メモリセルアレイの各ブロック22a〜22dは、
さらに列方向に2n（ｎは自然数）で分割（同図では、点
線で区切られる８分割）され、それぞれが最小のメモリ
セルアレイとなって構成されている。なお、最小のメモ
リセルアレイでは、行方向にWL26が配線され、又列方向
にBL27が配線されている。また、カラム選択線（CSL）2
8がBL27と平行にメモリセルアレイ領域上を貫通して配
線されている。さらに、半導体チップ21の外側、即ちメ
モリセルアレイの外周部には、ボンディングパッド・入
力保護回路を含む周辺回路29が配置されている。なお、
必要に応じて、ボンディングパッド・入力保護回路を含
む周辺回路29には、不規則的繰り返しパターンの周辺回
路ブロック23b（第２図参照）を配置してもよい。
さらに列方向に2n（ｎは自然数）で分割（同図では、点
線で区切られる８分割）され、それぞれが最小のメモリ
セルアレイとなって構成されている。なお、最小のメモ
リセルアレイでは、行方向にWL26が配線され、又列方向
にBL27が配線されている。また、カラム選択線（CSL）2
8がBL27と平行にメモリセルアレイ領域上を貫通して配
線されている。さらに、半導体チップ21の外側、即ちメ
モリセルアレイの外周部には、ボンディングパッド・入
力保護回路を含む周辺回路29が配置されている。なお、
必要に応じて、ボンディングパッド・入力保護回路を含
む周辺回路29には、不規則的繰り返しパターンの周辺回
路ブロック23b（第２図参照）を配置してもよい。
第３図は、前記第１図のRDCを含む周辺回路24a、即ち
同図のＡで示す部分を詳細に示したものである。
同図のＡで示す部分を詳細に示したものである。
メモリセルアレイのブロック22aを構成する最小のメ
モリセルアレイ30a,30aと、メモリセルアレイのブロッ
ク22bを構成する最小のメモリセルアレイ30b,30bとに挟
まれた部分には、アドレスを選択する回路（RDC）31が
配置されている。このアドレスを選択する回路31は、こ
れに隣接する最小のメモリセルアレイ30a及び30bにより
共有されている。また、アドレスを選択する回路31と最
小のメモリセルアレイ30a,30bとの間には、WLをドライ
ブする回路32が最小のメモリセルアレイ30a,30bに固有
に配置されている。また、最小のメモリセルアレイ30a,
30bにより挟まれた部分33には、センスアンプ回路、ゲ
ーティング回路等が配置されている。さらに、RDCを含
む周辺回路24aには、四方を最小のメモリセルアレイ30
a,30bにより囲まれた部分34に隙間が生じるが、この部
分34にはアドレスを選択する回路やロウ系のリダンダン
シー回路、フューズ等を配置すればパターンを有効に活
用することができる。
モリセルアレイ30a,30aと、メモリセルアレイのブロッ
ク22bを構成する最小のメモリセルアレイ30b,30bとに挟
まれた部分には、アドレスを選択する回路（RDC）31が
配置されている。このアドレスを選択する回路31は、こ
れに隣接する最小のメモリセルアレイ30a及び30bにより
共有されている。また、アドレスを選択する回路31と最
小のメモリセルアレイ30a,30bとの間には、WLをドライ
ブする回路32が最小のメモリセルアレイ30a,30bに固有
に配置されている。また、最小のメモリセルアレイ30a,
30bにより挟まれた部分33には、センスアンプ回路、ゲ
ーティング回路等が配置されている。さらに、RDCを含
む周辺回路24aには、四方を最小のメモリセルアレイ30
a,30bにより囲まれた部分34に隙間が生じるが、この部
分34にはアドレスを選択する回路やロウ系のリダンダン
シー回路、フューズ等を配置すればパターンを有効に活
用することができる。
このような構成によれば、メモリセルアレイを大きく
４個のブロック22a〜22dに分割している。そして、その
メモリセルアレイのブロック22a〜22d間に不規則的繰り
返しパターンの周辺回路23、RDCを含む周辺回路24a,24c
等を形成している。このため、１本のWLにつながるメモ
リセルの数を減らすことができると共に、WLやBLの配線
長も短く抑えることができる。また、RDCを含む周辺回
路24a,24cは、それぞれ行方向に分割されたメモリセル
アレイのブロック22a及び22b,22c及び22dに共有されて
いるため、RDCの信号配線も共通化でき、チップの縮小
化に貢献できる。なお、RDCを含む周辺回路24a,24cは、
これに隣接するメモリセルアレイのブロック22a及び22
b,22c及び22dに共有化させず、第４図に示すように、RD
Cを含む周辺回路24a〜24dをそれぞれのメモリセルアレ
イのブロック22a〜22dに固有に設けても良い。しかし、
この場合はRDCの制御信号線の配線容量及び抵抗、チッ
プ面積等が問題となるので好ましくない。さらに、メモ
リセルアレイの各ブロック22a〜22dは、さらに列方向に
2n（ｎは自然数）で分割され、最小のメモリセルアレイ
30a,30bとなって構成されている。これにより、最小の
メモリセルアレイ30a,30b単位で行選択ができるように
なり、さらにWLの細分化が可能になる。従って、WL、B
L、信号配線等を短くでき、その配線容量、抵抗等を低
く抑えることができる。また、重複する回路ブロックも
なくなり、高速化、低消費電力化に大きく貢献できる。
なお、16M DRAMのように、メモリの大容量化を図ると
共に、WLやBLの配線遅延、BLの充放電電流等のデバイス
特性の向上を達成するには、このようにメモリセルアレ
イ領域を大きく４個のブロックに分割することは大変効
果的である。
４個のブロック22a〜22dに分割している。そして、その
メモリセルアレイのブロック22a〜22d間に不規則的繰り
返しパターンの周辺回路23、RDCを含む周辺回路24a,24c
等を形成している。このため、１本のWLにつながるメモ
リセルの数を減らすことができると共に、WLやBLの配線
長も短く抑えることができる。また、RDCを含む周辺回
路24a,24cは、それぞれ行方向に分割されたメモリセル
アレイのブロック22a及び22b,22c及び22dに共有されて
いるため、RDCの信号配線も共通化でき、チップの縮小
化に貢献できる。なお、RDCを含む周辺回路24a,24cは、
これに隣接するメモリセルアレイのブロック22a及び22
b,22c及び22dに共有化させず、第４図に示すように、RD
Cを含む周辺回路24a〜24dをそれぞれのメモリセルアレ
イのブロック22a〜22dに固有に設けても良い。しかし、
この場合はRDCの制御信号線の配線容量及び抵抗、チッ
プ面積等が問題となるので好ましくない。さらに、メモ
リセルアレイの各ブロック22a〜22dは、さらに列方向に
2n（ｎは自然数）で分割され、最小のメモリセルアレイ
30a,30bとなって構成されている。これにより、最小の
メモリセルアレイ30a,30b単位で行選択ができるように
なり、さらにWLの細分化が可能になる。従って、WL、B
L、信号配線等を短くでき、その配線容量、抵抗等を低
く抑えることができる。また、重複する回路ブロックも
なくなり、高速化、低消費電力化に大きく貢献できる。
なお、16M DRAMのように、メモリの大容量化を図ると
共に、WLやBLの配線遅延、BLの充放電電流等のデバイス
特性の向上を達成するには、このようにメモリセルアレ
イ領域を大きく４個のブロックに分割することは大変効
果的である。
ところで、本発明は前記実施例に限られるものではな
く、種々の変形が可能である。
く、種々の変形が可能である。
第５図は、その一つとして４個に分割されたメモリセ
ルアレイの各ブロックを、さらに行方向に大きく２分割
したDRAMのチップレイアウトを示している。
ルアレイの各ブロックを、さらに行方向に大きく２分割
したDRAMのチップレイアウトを示している。
即ち、半導体チップ21の中央部には、４個に分割され
た規則的繰り返しパターンのメモリセルアレイのブロッ
ク22a,22a′、22b,22b′、22c,22c′及び22d,22d′がそ
れぞれ形成されている。そして、列方向に分割されたメ
モリセルアレイのブロック22a,22a′,22b,22b′と、メ
モリセルアレイのブロック22c,22c′,22d,22d′との間
には、不規則的繰り返しパターンの周辺回路領域23が形
成されている。
た規則的繰り返しパターンのメモリセルアレイのブロッ
ク22a,22a′、22b,22b′、22c,22c′及び22d,22d′がそ
れぞれ形成されている。そして、列方向に分割されたメ
モリセルアレイのブロック22a,22a′,22b,22b′と、メ
モリセルアレイのブロック22c,22c′,22d,22d′との間
には、不規則的繰り返しパターンの周辺回路領域23が形
成されている。
また、４個に分割されたメモリセルアレイの各ブロッ
ク22a,22a′、22b,22b′、22c,22c′及び22d,22d′は、
それぞれが行方向にさらに大きく２分割されている。そ
して、その分割されたメモリセルアレイのブロック22a
及び22a′間にはRDC（第１のデコーダ）を含む周辺回路
24aが、メモリセルアレイのブロック22b及び22b′間に
はRDCを含む周辺回路24bが、メモリセルアレイのブロッ
ク22c及び22c′間にはRDCを含む周辺回路24cが、メモリ
セルアレイのブロック22d及び22d′間にはRDCを含む周
辺回路22dがそれぞれ配置されている。なお、RDCを含む
周辺回路24a〜24dは、これに隣接するメモリセルアレイ
のブロックにより共有されている。さらに、不規則的繰
り返しパターンの周辺回路23とメモリセルアレイの各ブ
ロック22a〜22d,22a′〜22d′との間には、それぞれCDC
（第２のデコーダ）を含む周辺回路25が配置されてい
る。
ク22a,22a′、22b,22b′、22c,22c′及び22d,22d′は、
それぞれが行方向にさらに大きく２分割されている。そ
して、その分割されたメモリセルアレイのブロック22a
及び22a′間にはRDC（第１のデコーダ）を含む周辺回路
24aが、メモリセルアレイのブロック22b及び22b′間に
はRDCを含む周辺回路24bが、メモリセルアレイのブロッ
ク22c及び22c′間にはRDCを含む周辺回路24cが、メモリ
セルアレイのブロック22d及び22d′間にはRDCを含む周
辺回路22dがそれぞれ配置されている。なお、RDCを含む
周辺回路24a〜24dは、これに隣接するメモリセルアレイ
のブロックにより共有されている。さらに、不規則的繰
り返しパターンの周辺回路23とメモリセルアレイの各ブ
ロック22a〜22d,22a′〜22d′との間には、それぞれCDC
（第２のデコーダ）を含む周辺回路25が配置されてい
る。
そして、メモリセルアレイの各ブロック22a〜22d,22
a′〜22d′は、さらに列方向に2n（ｎは自然数）で分割
（同図では、点線で区切られる８分割）され、それぞれ
が最小のメモリセルアレイとなって構成されている。ま
た、半導体チップ21の外側、即ちメモリセルアレイの外
周部には、ボンディングパッド・入力保護回路を含む周
辺回路29が形成されている。
a′〜22d′は、さらに列方向に2n（ｎは自然数）で分割
（同図では、点線で区切られる８分割）され、それぞれ
が最小のメモリセルアレイとなって構成されている。ま
た、半導体チップ21の外側、即ちメモリセルアレイの外
周部には、ボンディングパッド・入力保護回路を含む周
辺回路29が形成されている。
このような構成によれば、４個に分割されたメモリセ
ルアレイの各ブロック22a,22a′、22b,22b′、22c,22
c′及び22d,22d′は、それぞれが行方向にさらに大きく
２分割されている。そして、このような８個に分割され
たメモリセルアレイのブロック間に不規則的繰り返しパ
ターンの周辺回路23、RDCを含む周辺回路24等が形成さ
れている。このため、前記第１図の実施例と同様な効果
を得ることができる。
ルアレイの各ブロック22a,22a′、22b,22b′、22c,22
c′及び22d,22d′は、それぞれが行方向にさらに大きく
２分割されている。そして、このような８個に分割され
たメモリセルアレイのブロック間に不規則的繰り返しパ
ターンの周辺回路23、RDCを含む周辺回路24等が形成さ
れている。このため、前記第１図の実施例と同様な効果
を得ることができる。
［発明の効果］ 以上、説明したように、本発明のDRAMによれば、次の
ような効果を奏する。
ような効果を奏する。
半導体チップ中央部にあるメモリセルアレイを列方向
に大きく２分割し、その間に不規則的繰り返しパターン
からなる周辺回路を配置している。また、２分割された
メモリセルアレイを行方向にさらに２分割し、その間に
はRDCを含む周辺回路を配置している。このため、WL、B
L、信号線等の配線長も短くでき、その配線容量、抵抗
等を低く抑えることが可能になる。また、重複する回路
ブロックもなくなり、メモリが大容量化されても高速
化、低消費電力化に大きく貢献できる。
に大きく２分割し、その間に不規則的繰り返しパターン
からなる周辺回路を配置している。また、２分割された
メモリセルアレイを行方向にさらに２分割し、その間に
はRDCを含む周辺回路を配置している。このため、WL、B
L、信号線等の配線長も短くでき、その配線容量、抵抗
等を低く抑えることが可能になる。また、重複する回路
ブロックもなくなり、メモリが大容量化されても高速
化、低消費電力化に大きく貢献できる。
第１図は本発明の一実施例に係わるDRAMのチップレイア
ウトを示す平面パターン図、第２図は不規則的繰り返し
パターンの周辺回路を詳細に示す図、第３図は前記第１
図のRDCを含む周辺回路を詳細に示す図、第４図及び第
５図はそれぞれ本発明の他の実施例に係わるDRAMのチッ
プレイアウトを示す平面パターン図、第６図は従来のDR
AMのチップレイアウトを示す平面パターン図である。 21……半導体チップ、22a〜22d,22a′〜22d′……メモ
リセルアレイの各ブロック、23……不規則的パターンの
周辺回路、24a〜24d……RDC（ローデコーダ）を含む周
辺回路、25……CDC（カラムデコーダ）を含む周辺回
路、26……WL（ワード線）、27……BL（ビット線）28…
…カラム選択線、29……ボンディングパッド・入力保護
回路を含む周辺回路。
ウトを示す平面パターン図、第２図は不規則的繰り返し
パターンの周辺回路を詳細に示す図、第３図は前記第１
図のRDCを含む周辺回路を詳細に示す図、第４図及び第
５図はそれぞれ本発明の他の実施例に係わるDRAMのチッ
プレイアウトを示す平面パターン図、第６図は従来のDR
AMのチップレイアウトを示す平面パターン図である。 21……半導体チップ、22a〜22d,22a′〜22d′……メモ
リセルアレイの各ブロック、23……不規則的パターンの
周辺回路、24a〜24d……RDC（ローデコーダ）を含む周
辺回路、25……CDC（カラムデコーダ）を含む周辺回
路、26……WL（ワード線）、27……BL（ビット線）28…
…カラム選択線、29……ボンディングパッド・入力保護
回路を含む周辺回路。
Claims (8)
- 【請求項１】行列状に配置されたメモリセルアレイを有
するダイナミックRAMにおいて、 a.列方向に複数に分割され、行方向に複数に分割される
ことにより、複数個のブロックに分割されるメモリセル
アレイと、 b.列方向に分割されたメモリセルアレイのブロック間に
配置される周辺回路と、 c.前記メモリセルアレイの各ブロックがさらに列方向に
複数に分割されることにより、その分割された最小のメ
モリセルアレイの間の全てに配置されるセンスアンプ回
路及びゲーティング回路と、 d.行方向に分割されたメモリセルアレイのブロック間に
おいて最小のメモリセルの間に配置されるローデコーダ
と、 e.列方向に分割されたメモリセルアレイのブロックと前
記周辺回路との間に配置されるカラムデコーダと、 f.前記メモリセルアレイの各ブロック上において各ブロ
ックを貫通するように列方向に延び、前記カラムデコー
ダ及び前記ゲーティング回路に接続されるカラム選択線
と、 g.各々の最小のメモリセルアレイ上において行方向に延
び、前記ローデコーダに接続されるワード線と、 h.前記最小のメモリセルアレイ単位で設けられ、各々の
最小のメモリセルアレイ上において列方向に延び、前記
センスアンプ回路に接続されるビット線と、 i.前記メモリセルアレイの外周部に配置される、ボンデ
ィングパッド及び入力保護回路を含む周辺回路と を具備することを特徴とするダイナミックRAM。 - 【請求項２】行列状に配置されたメモリセルアレイを有
するダイナミックRAMにおいて、 a.列方向に２つに分割され、行方向に２つに分割される
ことにより、４個のブロックに分割されるメモリセルア
レイと、 b.列方向に分割されたメモリセルアレイのブロック間に
配置される周辺回路と、 c.前記メモリセルアレイの各ブロックがさらに列方向に
複数に分割されることにより、その分割された最小のメ
モリセルアレイの間の全てに配置されるセンスアンプ回
路及びゲーティング回路と、 d.行方向に分割されたメモリセルアレイのブロック間に
おいて最小のメモリセルの間に配置されるローデコーダ
と、 e.列方向に分割されたメモリセルアレイのブロックと前
記周辺回路との間に配置されるカラムデコーダと、 f.前記メモリセルアレイの各ブロック上において各ブロ
ックを貫通するように列方向に延び、前記カラムデコー
ダ及び前記ゲーティング回路に接続されるカラム選択線
と、 g.各々の最小のメモリセルアレイ上において行方向に延
び、前記ローデコーダに接続されるワード線と、 h.前記最小のメモリセルアレイ単位で設けられ、各々の
最小のメモリセルアレイ上において列方向に延び、前記
センスアンプ回路に接続されるビット線と を具備することを特徴とするダイナミックRAM。 - 【請求項３】行列状に配置されたメモリセルアレイを有
するダイナミックRAMにおいて、 a.列方向に２つに分割され、行方向に４つに分割される
ことにより、８個のブロックに分割されるメモリセルア
レイと、 b.列方向に分割されたメモリセルアレイのブロック間に
配置される周辺回路と、 c.前記メモリセルアレイの各ブロックがさらに列方向に
複数に分割されることにより、その分割された最小のメ
モリセルアレイの間の全てに配置されるセンスアンプ回
路及びゲーティング回路と、 d.行方向に分割されたメモリセルアレイのブロック間に
おいて最小のメモリセルの間に配置されるローデコーダ
と、 e.列方向に分割されたメモリセルアレイのブロックと前
記周辺回路との間に配置されるカラムデコーダと、 f.前記メモリセルアレイの各ブロック上において各ブロ
ックを貫通するように列方向に延び、前記カラムデコー
ダ及び前記ゲーティング回路に接続されるカラム選択線
と、 g.各々の最小のメモリセルアレイ上において行方向に延
び、前記ローデコーダに接続されるワード線と、 h.前記最小のメモリセルアレイ単位で設けられ、各々の
最小のメモリセルアレイ上において列方向に延び、前記
センスアンプ回路に接続されるビット線と を具備することを特徴とするダイナミックRAM。 - 【請求項４】行方向に分割されたメモリセルアレイのブ
ロック間において、前記センスアンプ回路及び前記ゲー
ティング回路が配置される領域と前記ローデコーダが配
置される領域により囲まれた領域に配置されるリダンダ
ンシー回路をさらに具備することを特徴とする請求項１
又は２又は３記載のダイナミックRAM。 - 【請求項５】前記周辺回路は、信号配線が集まったバス
ラインにより、列方向に２分割されていることを特徴と
する請求項１又は２又は３記載のダイナミックRAM。 - 【請求項６】前記メモリセルアレイの各ブロックは、列
方向に2n（ｎは自然数）に分割され、それぞれが最小の
メモリセルアレイとして構成されていることを特徴とす
る請求項１又は２又は３記載のダイナミックRAM。 - 【請求項７】前記ローデコーダは、隣接するメモリセル
アレイのブロックに共有されていることを特徴とする請
求項１又は２又は３記載のダイナミックRAM。 - 【請求項８】前記ローデコーダと前記最小のメモリセル
アレイの間に、ワード線を固有にドライブする回路をさ
らに具備することを特徴とする請求項１又は２又は３記
載のダイナミックRAM。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260871A JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
| KR1019900015709A KR910008726A (ko) | 1989-10-05 | 1990-09-29 | 반도체기억장치 |
| US07/591,948 US5142492A (en) | 1989-10-05 | 1990-10-02 | Semiconductor memory device |
| DE69027085T DE69027085T2 (de) | 1989-10-05 | 1990-10-05 | Halbleiterspeicheranordnung |
| EP90119102A EP0421447B1 (en) | 1989-10-05 | 1990-10-05 | Semiconductor memory device |
| US08/475,378 USRE36236E (en) | 1989-10-05 | 1995-06-07 | Semiconductor memory device |
| KR96008782U KR0112040Y1 (en) | 1989-10-05 | 1996-04-22 | A semiconductor memory device |
| KR2019970013772U KR0140213Y1 (ko) | 1989-10-05 | 1997-06-10 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260871A JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123071A JPH03123071A (ja) | 1991-05-24 |
| JP2542706B2 true JP2542706B2 (ja) | 1996-10-09 |
Family
ID=17353910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260871A Expired - Lifetime JP2542706B2 (ja) | 1989-10-05 | 1989-10-05 | ダイナミックｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5142492A (ja) |
| EP (1) | EP0421447B1 (ja) |
| JP (1) | JP2542706B2 (ja) |
| KR (3) | KR910008726A (ja) |
| DE (1) | DE69027085T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517442A (en) * | 1995-03-13 | 1996-05-14 | International Business Machines Corporation | Random access memory and an improved bus arrangement therefor |
| JPH08273363A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体記憶装置 |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| KR100203145B1 (ko) | 1996-06-29 | 1999-06-15 | 김영환 | 반도체 메모리 소자의 뱅크 분산 방법 |
| US5936877A (en) | 1998-02-13 | 1999-08-10 | Micron Technology, Inc. | Die architecture accommodating high-speed semiconductor devices |
| DE19960557B4 (de) * | 1999-12-15 | 2006-09-07 | Infineon Technologies Ag | Integrierter dynamischer Halbleiterspeicher mit zeitlich gesteuertem Lesezugriff |
| JP2003100876A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2003173682A (ja) | 2001-12-04 | 2003-06-20 | Seiko Epson Corp | 半導体記憶装置、メモリシステムおよび電子機器 |
| US7110321B1 (en) | 2004-09-07 | 2006-09-19 | Integrated Device Technology, Inc. | Multi-bank integrated circuit memory devices having high-speed memory access timing |
| KR100996187B1 (ko) * | 2008-01-18 | 2010-11-24 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리 장치의 내부 구조 |
| CN101950368B (zh) * | 2010-09-20 | 2012-08-29 | 珠海天威技术开发有限公司 | 24c系列芯片存储容量的识别方法 |
| KR102360410B1 (ko) * | 2017-08-30 | 2022-02-08 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
| JPS60251643A (ja) * | 1984-05-28 | 1985-12-12 | Sharp Corp | 半導体ゲ−トアレイ装置 |
| US4736271A (en) * | 1987-06-23 | 1988-04-05 | Signetics Corporation | Protection device utilizing one or more subsurface diodes and associated method of manufacture |
| JP2762292B2 (ja) * | 1989-03-20 | 1998-06-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5504704A (en) * | 1990-10-29 | 1996-04-02 | Nec Corporation | Semiconductor memory device |
-
1989
- 1989-10-05 JP JP1260871A patent/JP2542706B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-29 KR KR1019900015709A patent/KR910008726A/ko not_active Application Discontinuation
- 1990-10-02 US US07/591,948 patent/US5142492A/en not_active Ceased
- 1990-10-05 DE DE69027085T patent/DE69027085T2/de not_active Expired - Lifetime
- 1990-10-05 EP EP90119102A patent/EP0421447B1/en not_active Expired - Lifetime
-
1995
- 1995-06-07 US US08/475,378 patent/USRE36236E/en not_active Expired - Lifetime
-
1996
- 1996-04-22 KR KR96008782U patent/KR0112040Y1/ko not_active IP Right Cessation
-
1997
- 1997-06-10 KR KR2019970013772U patent/KR0140213Y1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0421447A3 (en) | 1992-06-17 |
| US5142492A (en) | 1992-08-25 |
| KR0112040Y1 (en) | 1998-04-08 |
| EP0421447A2 (en) | 1991-04-10 |
| KR0140213Y1 (ko) | 1999-04-15 |
| DE69027085T2 (de) | 1996-10-31 |
| JPH03123071A (ja) | 1991-05-24 |
| USRE36236E (en) | 1999-06-29 |
| DE69027085D1 (de) | 1996-06-27 |
| EP0421447B1 (en) | 1996-05-22 |
| KR910008726A (ko) | 1991-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2542706B2 (ja) | ダイナミックｒａｍ | |
| EP0131464B1 (en) | Masterslice semiconductor device | |
| JPH0358540B2 (ja) | ||
| KR970076848A (ko) | 집적 회로 메모리 | |
| JP3058431B2 (ja) | 半導体記憶装置 | |
| JPH0697391A (ja) | 半導体記憶装置 | |
| EP0031659B1 (en) | A semiconductor memory device having a memory matrix area and a plurality of peripheral circuits | |
| JP3374967B2 (ja) | 半導体集積回路 | |
| JPH0642536B2 (ja) | 半導体記憶装置 | |
| US6169699B1 (en) | Semiconductor memory device | |
| JPH0775118B2 (ja) | 半導体記憶装置 | |
| JP2863619B2 (ja) | 半導体メモリ | |
| JPH11330351A (ja) | 半導体装置 | |
| JPH0754639B2 (ja) | 半導体メモリ | |
| JPH0695569B2 (ja) | ゲ−トアレイｌｓｉ装置 | |
| JP3060458B2 (ja) | 半導体記憶装置 | |
| JP2868016B2 (ja) | ゲートアレイの基本セル | |
| JP2680025B2 (ja) | 半導体メモリ装置 | |
| JPH0429158B2 (ja) | ||
| JP2534652B2 (ja) | 半導体集積回路 | |
| JP3020614B2 (ja) | 半導体記憶装置 | |
| JPH0546638B2 (ja) | ||
| EP0541360B1 (en) | Semiconductor memory device | |
| JP4095751B2 (ja) | 半導体記憶装置 | |
| GB2239540A (en) | Semiconductor memory array with staggered word line drivers |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |