KR20220116959A - 반도체 소자 및 그 제조방법 - Google Patents

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insulating layer
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김호준
박범진
배동일
미르코 칸토로
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삼성전자주식회사
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Abstract

반도체 소자는 기판 상에 제1 방향으로 서로 이격되고 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들, 및 상기 복수의 게이트 구조체들 중, 서로 바로 이웃하는 게이트 구조체들을 각각 관통하는 복수의 분리 패턴들을 포함한다. 상기 복수의 분리 패턴들의 각각은 상기 이웃하는 게이트 구조체들의 각각을 상기 제2 방향으로 서로 이격된 한 쌍의 게이트 구조체들로 분리한다. 상기 복수의 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되고 서로 이격된다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES AND A METHOD OF FORMING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로, 보다 상세하게는 전계효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 대한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명에 이루고자 하는 일 기술적 과제는 패턴 내 결함 발생을 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들; 및 상기 복수의 게이트 구조체들 중, 서로 바로 이웃하는 게이트 구조체들을 각각 관통하는 복수의 분리 패턴들을 포함할 수 있다. 상기 복수의 분리 패턴들의 각각은 상기 이웃하는 게이트 구조체들의 각각을 상기 제2 방향으로 서로 이격된 한 쌍의 게이트 구조체들로 분리할 수 있다. 상기 복수의 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되고 서로 이격될 수 있다.
본 발명에 따른 반도체 소자는, 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들; 상기 복수의 게이트 구조체들 중, 서로 바로 이웃하는 게이트 구조체들을 각각 관통하고, 상기 제1 방향을 따라 서로 정렬된 분리 패턴들; 및 상기 분리 패턴들 사이의 하부 절연막을 포함할 수 있다. 상기 분리 패턴들은 상기 하부 절연막을 사이에 두고 상기 제1 방향으로 서로 이격될 수 있다. 상기 복수의 게이트 구조체들의 각각은 게이트 전극, 및 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴을 포함할 수 있다. 상기 하부 절연막의 최상부면은 상기 기판으로부터 상기 게이트 캐핑 패턴의 최상부면과 같거나 높은 높이에 위치할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들을 형성하는 것; 상기 복수의 게이트 구조체들 상에 마스크 막을 형성하는 것; 상기 마스크 막 상에 상기 제1 방향으로 서로 이격되고 상기 제2 방향으로 연장되는 블로킹 마스크 패턴들을 형성하되, 상기 블로킹 마스크 패턴들은 상기 복수의 게이트 구조체들 사이의 하부 층간 절연막과 수직적으로 중첩하는 것; 상기 블로킹 마스크 패턴들 상에 상기 제1 방향으로 연장되는 개구부를 갖는 예비 커팅 마스크 패턴을 형성하되, 상기 개구부는 상기 복수의 게이트 구조체들 중 서로 바로 이웃하는 게이트 구조체들을 가로지르고, 상기 블로킹 마스크 패턴들의 부분들을 노출하는 것; 상기 예비 커팅 마스크 패턴 및 상기 블로킹 마스크 패턴들을 식각 마스크로 이용하여 상기 마스크 막을 패터닝함으로써, 상기 제1 방향으로 서로 이격된 복수의 홀들을 갖는 커팅 마스크 패턴을 형성하되, 상기 복수의 홀들은 상기 이웃하는 게이트 구조체들과 각각 수직적으로 중첩하는 것; 및 상기 커팅 마스크 패턴을 식각 마스크로 이용하여, 상기 이웃하는 게이트 구조체들을 각각 관통하는 복수의 관통 홀들을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 복수의 분리 패턴들은 서로 바로 이웃하는 게이트 구조체들을 각각 관통하되, 제1 방향으로 서로 이격될 수 있고 상기 제1 방향을 따라 서로 정렬될 수 있다. 상기 이웃하는 게이트 구조체들 사이의 하부 절연막은 상기 복수의 분리 패턴들 사이로 연장될 수 있다. 상기 이웃하는 게이트 구조체들 사이의 상기 하부 절연막의 최상부면, 및 상기 복수의 분리 패턴들 사이의 상기 하부 절연막의 최상부면은 상기 이웃하는 게이트 구조체들의 각각의 게이트 캐핑 패턴의 상면과 동일하거나 높은 높이에 위치할 수 있다. 상기 이웃하는 게이트 구조체들 사이에 개재된 제1 콘택들 중 적어도 하나는 상기 복수의 분리 패턴들 사이를 지나 제2 방향으로 연장될 수 있다. 상기 복수의 분리 패턴들 사이의 상기 하부 절연막의 최상부면이 상기 이웃하는 게이트 구조체들 사이의 상기 하부 절연막의 최상부면과 실질적으로 동일한 높이를 유지함에 따라, 상기 제1 콘택들 중 상기 적어도 하나가 상기 이웃하는 게이트 구조체들 사이의 상기 하부 절연막, 및 상기 복수의 분리 패턴들 사이의 상기 하부 절연막을 용이하게 관통할 수 있다. 이에 따라, 상기 제1 콘택들 중 상기 적어도 하나 내에 발생될 수 있는 패턴 결함이 최소화될 수 있고, 그 결과, 반도체 소자의 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2a, 도 2b 및 도 2c는 각각 도 1의 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다.
도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 I-I'에 따른 단면도들이다.
도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 II-II'에 따른 단면도들이다.
도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 III-III'에 따른 단면도들이다.
도 21a, 도 21b 및 도 21c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다.
도 22a, 도 22b 및 도 22c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다.
도 23a, 도 23b 및 도 23c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2a, 도 2b 및 도 2c는 각각 도 1의 I-I', II-II' 및 III-III'에 따른 단면도들이다.
도 1, 도 2a 내지 도 2c를 참조하면, 기판(100) 상에 활성패턴(ACT)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성패턴(ACT)은 상기 기판(100)으로부터 상기 기판(100)의 하면(100L)에 수직한 방향으로 돌출될 수 있고, 상기 기판(100)의 하면(100L)에 평행한 제1 방향(D1)으로 연장될 수 있다. 일부 실시예들에 따르면, 상기 활성패턴(ACT)은 복수 개로 제공될 수 있고, 복수 개의 활성패턴들(ACT)은 상기 기판(100)의 하면(100L)에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성패턴(ACT)은 상기 기판(100)의 하면(100L)에 수직한 제3 방향(D3)으로 돌출된, 상기 기판(100)의 일부일 수 있다.
소자분리패턴들(102)이 상기 활성패턴(ACT)의 양 측에 상기 기판(100) 상에 제공될 수 있다. 상기 소자분리패턴들(ST)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 활성패턴(ACT)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 소자분리패턴들(102)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
활성 구조체(active structure, AS)가 상기 활성패턴(ACT) 상에 제공될 수 있다. 상기 활성 구조체(AS)는 평면적 관점에서, 상기 활성패턴(ACT)과 중첩하도록 제공될 수 있다. 상기 활성 구조체(AS)는 상기 활성패턴(ACT)의 상면을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 활성 구조체(AS)는 채널 패턴들(CH), 및 상기 채널 패턴들(CH)의 각각을 사이에 두고 상기 제1 방향(D1)으로 서로 이격되는 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 채널 패턴들(CH) 및 상기 소스/드레인 패턴들(SD)은 상기 활성패턴(ACT)의 상기 상면 상에 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 복수의 활성 구조체들(AS)이 상기 복수의 활성패턴들(ACT) 상에 각각 제공될 수 있다. 상기 복수의 활성 구조체들(AS)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
일부 실시예들에 따르면, 상기 채널 패턴들(CH)의 각각은 상기 활성패턴(ACT)으로부터 상기 제3 방향(D3)으로 돌출된, 상기 활성패턴(ACT)의 상부일 수 있다. 상기 채널 패턴들(CH)의 각각은 상기 제1 방향(D1)으로 서로 대향하는 제1 측면들을 가질 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴들(CH)의 각각의 상기 제1 측면들 상에 각각 배치될 수 있다. 상기 채널 패턴들(CH)의 각각은 상기 제2 방향(D2)으로 서로 대향하는 제2 측면들을 가질 수 있고, 상기 소자분리패턴들(102)은 상기 채널 패턴들(CH)의 각각의 상기 제2 측면들을 각각 노출할 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 활성패턴(ACT)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴들(CH)의 각각에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다. 상기 소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물은 상기 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
복수의 게이트 구조체들(GS)이 상기 활성 구조체(AS) 상에 배치될 수 있고, 상기 활성 구조체(AS)를 가로지를 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 연장되어 상기 활성 구조체(AS), 상기 활성 패턴(ACT) 및 상기 소자분리패턴들(102)을 가로지를 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 활성 구조체(AS)의 상기 채널 패턴들(CH)과 각각 수직적으로 중첩할 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 복수의 게이트 구조체들(GS)의 각각의 양 측에 배치될 수 있다. 상기 복수의 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장되어 상기 복수의 활성 구조체들(AS)을 가로지를 수 있다.
상기 복수의 게이트 구조체들(GS)의 각각은 대응하는 채널 패턴(CH) 상의 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 대응하는 채널 패턴(CH) 사이의 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GSP), 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 전극(GE)은 상기 대응하는 채널 패턴(CH)의 상면 및 측면들을 덮을 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 소자분리패턴들(102)의 상면들(102U)을 덮을 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 하면을 따라 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 대응하는 채널 패턴(CH) 사이에 개재될 수 있고, 상기 제2 방향(D2)을 따라 상기 소자분리패턴들(102)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 스페이서들(GSP)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 상면 및 상기 게이트 절연 패턴(GI)의 상기 최상부면을 덮을 수 있다. 상기 게이트 스페이서들(GSP)은 상기 게이트 캐핑 패턴(CAP)의 측면들 상으로 연장될 수 있다. 상기 게이트 스페이서들(GSP)의 최상부면들은 상기 게이트 캐핑 패턴(CAP)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 전극(GE), 상기 대응하는 채널 패턴(CH), 및 대응하는 소스/드레인 패턴들(SD)은 핀 전계효과 트랜지스터(Fin Field Effect Transisor, FINFET)를 구성할 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
복수의 분리 패턴들(170)이 상기 복수의 게이트 구조체들(GS) 중, 서로 바로 이웃하는 게이트 구조체들(GS)을 각각 관통할 수 있다. 상기 복수의 분리 패턴들(170)의 각각은 상기 복수의 게이트 구조체들(GS) 중 대응하는 게이트 구조체(GS)를 관통할 수 있고, 상기 대응하는 게이트 구조체(GS)를 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 게이트 구조체들(GS)로 분리할 수 있다. 상기 복수의 분리 패턴들(170)의 각각은 상기 대응하는 게이트 구조체(GS)의, 게이트 캐핑 패턴(CAP), 게이트 전극(GE) 및 게이트 절연 패턴(GI)을 관통할 수 있다. 상기 대응하는 게이트 구조체(GS)의 게이트 스페이서들(GSP)은 상기 복수의 분리 패턴들(170)의 각각의 측면들 상으로 연장될 수 있다. 즉, 상기 복수의 분리 패턴들(170)의 각각은 상기 대응하는 게이트 구조체(GS)의 상기 게이트 스페이서들(GSP) 사이에 개재될 수 있다. 상기 대응하는 게이트 구조체(GS)의 상기 게이트 스페이서들(GSP)은 상기 복수의 분리 패턴들(170)의 각각과 후술될 하부 절연막(IL) 사이에 개재될 수 있다.
상기 복수의 분리 패턴들(170)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 방향(D1)을 따라 정렬될 수 있다. 상기 복수의 분리 패턴들(170)은 상기 제2 방향(D2)으로 서로 이웃하는 활성패턴들(ACT) 사이의 소자분리 패턴(102) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 각각은 상기 소자분리 패턴(102) 내부로 연장될 수 있다. 이 경우, 상기 복수의 분리 패턴들(170)의 각각의 하면(170L)은 상기 기판(100)으로부터 상기 소자분리 패턴(102)의 상면(102U)보다 낮은 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 하면(100L)으로부터 상기 제3 방향(D3)으로 측정된 길이이다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 각각의 최상부면(170U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치할 수 있다.
상기 복수의 분리 패턴들(170)의 각각은 상기 제1 방향(D1)에 따른 제1 폭(W1)을 가질 수 있고, 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170) 중 홀수번째 분리 패턴(170)의 상기 제1 폭(W1)은, 상기 복수의 분리 패턴들(170) 중 짝수번째 분리 패턴(170)의 상기 제1 폭(W1)과 다를 수 있다. 일 예로, 상기 홀수번째 분리 패턴(170)의 상기 제1 폭(W1)은 상기 짝수번째 분리 패턴(170)의 상기 제1 폭(W1)보다 크거나 작을 수 있다. 다른 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 상기 제1 폭들(W1)은 서로 동일할 수도 있다. 상기 복수의 분리 패턴들(170)의 상기 제2 폭들(W2)은 서로 동일할 수 있다. 상기 복수의 분리 패턴들(170)은 일 예로, 실리콘 질화물을 포함할 수 있다.
하부 절연막(IL)이 상기 기판(100) 상에 배치될 수 있고, 상기 복수의 분리 패턴들(170), 상기 복수의 게이트 구조체들(GS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 하부 절연막(IL)은 상기 복수의 분리 패턴들(170)의 최상부면들(170U)을 노출할 수 있고, 상기 하부 절연막(IL)의 상면(IL_U)은 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 공면을 이룰 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치할 수 있다.
상기 하부 절연막(IL)은 상기 복수의 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 복수의 분리 패턴들(170) 사이로 연장될 수 있다. 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치할 수 있고, 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다.
일부 실시예들에 따르면, 상기 하부 절연막(IL)은 상기 기판(100) 상에 차례로 적층된 하부 층간 절연막(120) 및 절연패턴(132A)을 포함할 수 있다. 상기 하부 층간 절연막(120)은 상기 소스/드레인 패턴들(SD)을 덮고 상기 복수의 게이트 구조체들(GS)의 측면들을 덮을 수 있다. 상기 하부 층간 절연막(120)은 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)을 노출할 수 있고, 상기 하부 층간 절연막(120)의 상면은 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)고 공면을 이룰 수 있다. 상기 절연패턴(132A)은 상기 하부 층간 절연막(120) 상에 배치될 수 있고, 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)을 덮을 수 있다. 상기 절연패턴(132A)은 상기 복수의 분리 패턴들(170)의 측면들을 덮을 수 있고, 상기 복수의 분리 패턴들(170)의 최상부면들(170U)을 노출할 수 있다. 상기 하부 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 절연패턴(132A)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
상부 절연막(180)이 상기 하부 절연막(IL) 상에 배치될 수 있고, 상기 복수의 분리 패턴들(170)의 최상부면들(170U)을 덮을 수 있다. 상기 상부 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
제1 콘택들(190)이 상기 복수의 게이트 구조체들(GS)의 각각의 양 측에 배치될 수 있다. 상기 제1 콘택들(190)의 각각은 상기 상부 절연막(180) 및 상기 하부 절연막(IL)을 관통할 수 있고, 상기 소스/드레인 패턴들(SD) 중 대응하는 소스/드레인 패턴(SD)에 연결될 수 있다. 상기 제1 콘택들(190) 중 적어도 하나는 상기 복수의 분리 패턴들(170) 사이를 지나 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)을 관통할 수 있다. 상기 제1 콘택들(190)의 각각의 최상부면(190U)은 상기 기판(100)으로부터 상기 복수의 분리 패턴들(170)의 최상부면들(170U)보다 높은 높이에 위치할 수 있다.
제2 콘택들(미도시)의 각각이 상기 상부 절연막(180), 및 상기 하부 절연막(IL)의 상부(일 예로, 상기 절연패턴(132A))를 관통하여 상기 복수의 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)에 연결될 수 있다. 배선들(미도시)이 상기 상부 절연막(180) 상에 배치될 수 있고, 상기 제1 콘택들(190) 및 상기 제2 콘택들에 전기적으로 연결될 수 있다. 상기 배선들은 상기 제1 콘택들(190) 및 상기 제2 콘택들을 통해 상기 소스/드레인 패턴들(SD) 및 상기 게이트 전극(GE)에 전압을 인가할 수 있다. 상기 제1 콘택들(190), 상기 제2 콘택들, 및 상기 배선들은 도전 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 복수의 분리 패턴들(170)은 서로 바로 이웃하는 게이트 구조체들(GS)을 각각 관통하되, 상기 제1 방향(D1)으로 서로 이격될 수 있고 상기 제1 방향(D1)을 따라 서로 정렬될 수 있다. 상기 이웃하는 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL)은 상기 복수의 분리 패턴들(170) 사이로 연장될 수 있다. 상기 이웃하는 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치할 수 있고, 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U) 또한 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이를 유지할 수 있다. 상기 이웃하는 게이트 구조체들(GS) 사이에 개재된 상기 제1 콘택들(190) 중 적어도 하나는 상기 복수의 분리 패턴들(170) 사이를 지나 상기 제2 방향(D2)으로 연장될 수 있다. 상기 하부 절연막(IL)의 최상부면(IL_U)이 상기 이웃하는 게이트 구조체들(GS) 사이 및 상기 복수의 분리 패턴들(170) 사이에서 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치함에 따라, 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 이웃하는 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL), 및 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)을 용이하게 관통할 수 있다. 이에 따라, 상기 제1 콘택들(190) 내 발생될 수 있는 결함이 최소화될 수 있고, 그 결과, 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이다. 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 도 16a, 도 18a 및 도 20a는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 I-I'에 따른 단면도들이고, 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 도 16b, 도 18b 및 도 20b는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 II-II'에 따른 단면도들이고, 도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c, 도 16c, 도 18c 및 도 20c는 각각 도 3, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17 및 도 19의 III-III'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 3, 도 4a 내지 도 4c를 참조하면, 기판(100) 상에 활성패턴(ACT)이 형성될 수 있다. 상기 활성패턴(ACT)을 형성하는 것은, 상기 기판(100)을 패터닝하여 상기 활성패턴(ACT)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(T)은 상기 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(T)을 형성하는 것은, 상기 기판(100) 상에 상기 활성패턴(ACT)이 형성될 영역을 정의하는 마스크 패턴(미도시)을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다.
상기 활성패턴(ACT)의 양 측에 소자분리패턴들(102)이 형성될 수 있다. 상기 소자분리패턴들(102)은 상기 트렌치들(T)을 채우도록 형성될 수 있다. 상기 소자분리패턴들(102)을 형성하는 것은, 상기 기판(100) 상에 상기 트렌치들(T)을 채우는 절연막을 형성하는 것, 및 상기 마스크 패턴이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다. 상기 소자분리패턴들(102)의 상부들을 리세스하여 상기 활성패턴(ACT)의 상부가 노출될 수 있다. 상기 소자분리패턴들(102)에 의해 노출된 상기 활성패턴(ACT)의 상기 상부는 활성 핀(AF)으로 정의될 수 있다. 상기 소자분리패턴들(102)의 상기 상부를 리세스하는 동안, 상기 마스크 패턴들이 제거될 수 있다.
상기 기판(100) 상에 상기 활성패턴(ACT) 및 상기 소자분리패턴들(102)을 가로지르는 희생 게이트 패턴(112)이 형성될 수 있다. 상기 희생 게이트 패턴(112)은 상기 제2 방향(D2)으로 연장될 수 있다. 상기 희생 게이트 패턴(112)은 상기 활성패턴(ACT)의 상면 및 측면들(즉, 상기 활성 핀(AF))을 덮을 수 있고, 상기 소자분리패턴들(102)의 상면들 상으로 연장될 수 있다. 상기 활성패턴(ACT)이 복수 개로 형성되는 경우, 복수 개의 활성패턴들(ACT)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 이 경우, 상기 희생 게이트 패턴(112)은 상기 제2 방향(D2)으로 연장되어 상기 복수 개의 활성패턴들(ACT)을 가로지를 수 있다.
식각 정지 패턴(110)이 상기 희생 게이트 패턴(112)과 상기 활성패턴(ACT) 사이에 제공될 수 있고, 상기 희생 게이트 패턴(112)과 상기 소자분리패턴들(102)의 각각의 사이로 연장될 수 있다. 상기 희생 게이트 패턴(112) 및 상기 식각 정지 패턴(110)을 형성하는 것은, 상기 기판(100) 상에 상기 활성패턴(ACT) 및 상기 소자분리패턴들(102)을 덮는 식각 정지막(미도시) 및 희생 게이트막(미도시)이 차례로 형성하는 것, 상기 희생 게이트 막 상에 상기 희생 게이트 패턴(112)이 형성될 영역을 정의하는 희생 마스크 패턴(114)을 형성하는 것, 및 상기 희생 마스크 패턴(114)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 패터닝하는 것을 포함할 수 있다. 상기 식각 정지막은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 희생 게이트막은 상기 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 희생 게이트막은 일 예로, 폴리 실리콘을 포함할 수 있다. 상기 희생 마스크 패턴(114)을 식각 마스크로 상기 희생 게이트막을 패터닝하여 상기 희생 게이트 패턴(112)이 형성될 수 있다. 상기 희생 게이트막을 패터닝하는 것은, 상기 식각 정지막에 대하여 식각 선택성을 갖는 식각 공정을 수행하는 것을 포함할 수 있다. 상기 희생 게이트 패턴(112)이 형성된 후, 상기 희생 게이트 패턴(112) 양 측의 상기 식각 정지막을 제거하여 상기 희생 게이트 패턴(112) 아래에 상기 식각 정지 패턴(110)이 형성될 수 있다.
상기 희생 게이트 패턴(112)의 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 상기 게이트 스페이서들(GSP)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서들(GSP)을 형성하는 것은, 상기 기판(100) 상에 상기 희생 게이트 패턴(112)을 덮는 게이트 스페이서막(미도시)을 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다.
상기 희생 마스크 패턴(114), 상기 희생 게이트 패턴(112), 상기 식각 정지 패턴(110), 및 상기 게이트 스페이서들(GSP)은 희생 게이트 구조체(SGS)로 지칭될 수 있다. 복수의 희생 게이트 구조체들(SGS)이 상기 활성 패턴(ACT) 및 상기 소자분리 패턴들(102)을 가로지를 수 있다. 상기 복수의 희생 게이트 구조체들(SGS)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다.
상기 희생 게이트 구조체(SGS)가 상기 활성패턴(ACT)을 가로지르도록 형성됨에 따라, 상기 활성 핀(AF) 내에 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 상기 제1 영역(R1)은 상기 희생 게이트 구조체(SGS) 아래에 위치하고 상기 희생 게이트 구조체(SGS)와 수직적으로 중첩하는, 상기 활성 핀(AF)의 일 영역일 수 있다. 상기 제2 영역들(R2)은 상기 희생 게이트 구조체(SGS) 양 측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된, 상기 활성 핀(AF)의 다른 영역들일 수 있다.
도 5, 도 6a 내지 도 6c를 참조하면, 소스/드레인 패턴들(SD)이 상기 희생 게이트 구조체(SGS)의 양 측에 상기 활성패턴(ACT) 상에 형성될 수 있다. 상기 소스/드레인 패턴들(SD)을 형성하는 것은, 상기 활성 핀(AF)의 상기 제2 영역들(R2)을 제거하는 것, 및 상기 활성패턴(ACT)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함하는 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 패턴들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정과 동시에 또는 상기 선택적 에피택시얼 성장 공정 후, 상기 소스/드레인 패턴들(SD)에 불순물을 도핑하는 것을 더 포함할 수 있다. 상기 불순물을 상기 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
상기 활성 핀(AF)의 상기 제1 영역(R1)은 상기 소스/드레인 패턴들(SD) 사이에 개재될 수 있고, 채널 패턴(CH)으로 지칭될 수 있다. 상기 채널 패턴(CH) 및 상기 소스/드레인 패턴들(SD)은 활성 구조체(AS)로 지칭될 수 있다.
하부 층간 절연막(120)이 상기 기판(100) 상에 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 하부 층간 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 하부 층간 절연막(120)이 상기 희생 게이트 패턴(112)이 노출될 때까지 평탄화될 수 있다. 상기 평탄화 공정에 의해 상기 희생 마스크 패턴(114)은 제거될 수 있다.
도 7, 도 8a 내지 도 8c를 참조하면, 상기 희생 게이트 패턴(112) 및 상기 식각 정지 패턴(110)을 제거함으로써, 상기 하부 층간 절연막(120) 내에 갭 영역(120g)이 형성될 수 있다. 상기 갭 영역(120g)은 상기 게이트 스페이서들(GSP) 사이의 빈 영역일 수 있다. 상기 갭 영역(120g)은 상기 채널 패턴(CH)을 노출할 수 있다.
게이트 절연 패턴(GI) 및 게이트 전극(GE)이 상기 갭 영역(120g)을 채우도록 형성될 수 있다. 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것은, 상기 갭 영역(120g)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 상기 갭 영역(120g)의 잔부를 채우는 게이트 전극막을 형성하는 것, 및 상기 하부 층간 절연막(120)이 노출될 때까지 평탄화 공정을 수행하여, 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)을 상기 갭 영역(120g) 내에 국소적으로 형성하는 것을 포함할 수 있다. 상기 게이트 절연 패턴(GI) 및 상기 게이트 전극(GE)의 상부들이 리세스되어, 상기 게이트 스페이서들(GSP) 사이에 그루브 영역이 형성될 수 있다. 게이트 캐핑 패턴(CAP)이 상기 그루브 영역 내에 형성될 수 있다. 상기 게이트 캐핑 패턴(CAP)을 형성하는 것은, 상기 하부 층간 절연막(120) 상에 상기 그루브 영역을 채우는 게이트 캐핑막을 형성하는 것, 및 상기 하부 층간 절연막(120)이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 하부 층간 절연막(120)은 상기 게이트 캐핑 패턴(CAP)의 상면을 노출할 수 있다.
상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 상기 게이트 캐핑 패턴(CAP), 및 상기 게이트 스페이서들(GSP)은 게이트 구조체(GS)로 지칭될 수 있다. 복수의 게이트 구조체들(GS)이 상기 활성 패턴(ACT) 및 상기 소자분리 패턴들(102)을 가로지를 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 복수의 게이트 구조체들(GS)의 각각은 상기 활성 구조체(AS)를 가로지를 수 있다.
절연막(132)이 상기 하부 층간 절연막(120) 상에 형성될 수 있고, 상기 게이트 캐핑 패턴(CAP)의 상기 노출된 상면을 덮을 수 있다. 상기 절연막(132)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
마스크 막(130)이 상기 절연막(132) 상에 형성될 수 있다. 상기 마스크 막(130)은 상기 절연막(132) 상에 차례로 적층된 제1 마스크 막(134), 제2 마스크 막(136) 및 제3 마스크 막(138)을 포함할 수 있다. 상기 제1 마스크 막(134)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있고, 상기 제2 마스크 막(136)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있고, 상기 제3 마스크 막(138)은 일 예로, 폴리 실리콘을 포함할 수 있다.
블로킹 마스크 패턴들(140)이 상기 마스크 막(130) 상에 형성될 수 있다. 상기 블로킹 마스크 패턴들(140)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 블로킹 마스크 패턴들(140)은 상기 복수의 게이트 구조체들(GS) 사이의 상기 하부 층간 절연막(120)과 수직적으로 중첩할 수 있다. 상기 블로킹 마스크 패턴들(140)의 각각은, 서로 바로 이웃하는 한 쌍의 게이트 구조체들(GS) 사이의 상기 하부 층간 절연막(120)과 수직적으로 중첩할 수 있다. 상기 블로킹 마스크 패턴들(140)은 산화물(일 예로, 실리콘 산화물)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 블로킹 마스크 패턴들(140)을 형성하는 것은, 상기 마스크 막(130) 상에 희생 패턴들(미도시)을 형성하는 것, 상기 희생 패턴들의 상면들 및 측면들을 컨포멀하게 덮는 스페이서막을 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 희생 패턴들의 각각은 상기 복수의 게이트 구조체들(GS) 중 대응하는 게이트 구조체(GS)와 수직적으로 중첩할 수 있다. 상기 블로킹 마스크 패턴들(140)은 상기 스페이서막을 이방석 식각함으로써 형성될 수 있다. 상기 블로킹 마스크 패턴들(140)이 형성된 후, 상기 희생 패턴들은 제거될 수 있다.
다른 실시예들에 따르면, 상기 블로킹 마스크 패턴들(140)을 형성하는 것은, 상기 마스크 막(130) 상에 블로킹 마스크 막을 형성하는 것, 상기 블로킹 마스크 막 상에 포토 레지스트 패턴들을 형성하는 것, 및 상기 포토 레지스트 패턴들을 식각 마스크로 이용하여 상기 블로킹 마스크 막을 식각하는 것을 포함할 수 있다. 상기 포토 레지스트 패턴들은 일 예로, 극자외선 리소그래피 공정에 의해 형성될 수 있다. 상기 블로킹 마스크 패턴들(140)은 상기 포토 레지스트 패턴들을 식각 마스크로 이용하여 상기 블로킹 마스크 막을 식각함으로써 형성될 수 있다.
도 9, 도 10a 내지 도 10c를 참조하면, 예비 커팅 마스크막(150)이 상기 마스크 막(130) 상에 형성될 수 있고, 상기 블로킹 마스크 패턴들(140)을 덮을 수 있다. 상기 예비 커팅 마스크막(150)은 일 예로, SOH(spin on hardmask) 물질을 포함할 수 있다.
포토 레지스트 막(152)이 상기 예비 커팅 마스크막(150) 상에 형성될 수 있다. 상기 포토 레지스트 막(152)은 상기 제1 방향(D1)으로 길게 연장되는 제1 개구부(152P)을 가질 수 있다. 상기 제1 개구부(152P)는 상기 복수의 게이트 구조체들(GS) 중 대응하는 게이트 구조체들(GS), 및 상기 블로킹 마스크 패턴들(140) 중 대응하는 블로킹 마스크 패턴들(140)을 가로지를 수 있고, 상기 대응하는 블로킹 마스크 패턴들(140) 및 상기 대응하는 게이트 구조체들(GS)과 수직적으로 중첩할 수 있다.
도 11, 도 12a 내지 도 12c를 참조하면, 상기 포토 레지스트 막(152)을 식각 마스크로 이용하여 상기 예비 커팅 마스크막(150)이 식각될 수 있고, 이에 따라, 예비 커팅 마스크 패턴(150A)이 형성될 수 있다. 상기 예비 커팅 마스크 패턴(150A)은 상기 포토 레지스트 막(152)의 상기 제1 개구부(152P)와 수직적으로 중첩하는 제2 개구부(150P)를 가질 수 있다. 상기 제2 개구부(150P)는 상기 제1 방향(D1)으로 길게 연장될 수 있고, 상기 대응하는 블로킹 마스크 패턴들(140) 및 상기 대응하는 게이트 구조체들(GS)을 가로지를 수 있다. 상기 제2 개구부(150P)는 상기 대응하는 블로킹 마스크 패턴들(140)의 부분들, 및 상기 대응하는 블로킹 마스크 패턴들(140)의 상기 부분들 사이의 상기 제3 마스크막(138)을 노출할 수 있다. 상기 제2 개구부(150P)는 상기 대응하는 게이트 구조체들(GS)의 부분들과 수직적으로 중첩할 수 있다.
상기 예비 커팅 마스크 패턴(150A)을 식각 마스크로 이용하여 상기 제3 마스크막(138)이 식각될 수 있고, 이에 따라, 제3 마스크 패턴(138A)이 형성될 수 있다. 상기 제3 마스크막(138)의 식각 동안, 상기 제2 개구부(150P)에 의해 노출된 상기 대응하는 블로킹 마스크 패턴들(140)의 상기 부분들은 식각 마스크로 기능할 수 있고, 이에 따라, 상기 제3 마스크 패턴(138A)의 부분들이 상기 대응하는 블로킹 마스크 패턴들(140)의 상기 부분들 아래에 형성될 수 있다. 상기 제2 개구부(150P)에 의해 노출된 상기 대응하는 블로킹 마스크 패턴들(140)의 상기 부분들은, 상기 제3 마스크막(138)의 식각 동안, 또는 상기 제3 마스크 패턴(138A)이 형성된 후 제거될 수 있다. 상기 예비 커팅 마스크 패턴(150A)의 상기 제2 개구부(150P)는 상기 제3 마스크 패턴(138A)의 상기 부분들, 및 상기 제3 마스크 패턴(138A)의 상기 부분들 사이의 상기 제2 마스크 막(136)을 노출할 수 있다.
도 13, 도 14a 내지 도 14c를 참조하면, 상기 포토 레지스트 막(152) 및 상기 예비 커팅 마스크 패턴(150A)이 제거될 수 있다. 상기 블로킹 마스크 패턴들(140)의 잔부들 및 상기 제3 마스크 패턴(138A)을 식각 마스크로 이용하여 상기 제2 마스크막(136) 및 상기 제1 마스크막(134)이 순차로 식각될 수 있다. 이에 따라, 제2 마스크 패턴(136A) 및 제1 마스크 패턴(134A)이 형성될 수 있다. 상기 제1 내지 제3 마스크 패턴들(134A, 136A, 138A)은 커팅 마스크 패턴(160)으로 지칭될 수 있고, 상기 커팅 마스크 패턴(160)은 상기 제1 방향(D1)으로 서로 이격된 복수의 홀들(160H)을 가질 수 있다. 상기 복수의 홀들(160H)은 상기 제1 방향(D1)을 따라 서로 정렬될 수 있고, 상기 복수의 게이트 구조체들(GS) 중, 서로 바로 이웃하는 게이트 구조체들(GS)과 각각 수직적으로 중첩할 수 있다.
상기 복수의 홀들(160H)의 각각은 상기 제1 방향(D1)에 따른 제3 폭(160W3)을 가질 수 있고, 상기 제2 방향(D2)에 따른 제4 폭(160W4)을 가질 수 있다. 일부 실시예들에 따르면, 상기 블로킹 마스크 패턴들(140)은 상기 희생 패턴들의 측면들 상에 증착된 상기 스페이서 막을 이방성 식각함으로써 형성될 수 있고, 이 경우, 상기 스페이서막의 증착 두께에 따라 상기 복수의 홀들(160H)의 상기 제3 폭들(160W3)이 달라질 수 있다. 상기 복수의 홀들(160H) 중 홀수번째 홀(160H)의 상기 제3 폭(160W3)은, 상기 복수의 홀들(160H) 중 짝수번째 홀(160H)의 상기 제3 폭(160W3)과 다를 수 있다. 일 예로, 상기 홀수번째 홀(160H)의 상기 제3 폭(160W3)은 상기 짝수번째 홀(160H)의 상기 제3 폭(160W3)보다 크거나 작을 수 있다. 다른 실시예들에 따르면, 상기 블로킹 마스크 패턴들(140)은 극자외선 포토 리소그래피 공정을 이용하여 형성된 상기 포토 레지스트 패턴들을 이용하여 상기 블로킹 마스크 막을 패터닝함으로써 형성될 수 있고, 이 경우, 상기 복수의 홀들(160H)의 상기 제3 폭들(160W3)은 서로 동일할 수 있다. 상기 복수의 홀들(160H)의 상기 제4 폭들(160W4)은 서로 동일할 수 있다.
도 15, 도 16a 내지 도 16c를 참조하면, 상기 커팅 마스크 패턴(160)을 식각 마스크로 이용하여 상기 절연막(132)이 식각될 수 있고, 이에 따라, 절연 패턴(132A)이 형성될 수 있다. 상기 복수의 홀들(160H)은 상기 절연패턴(132A) 내부로 연장될 수 있고, 상기 복수의 홀들(160H)의 각각은 상기 대응하는 게이트 구조체(GS)의 게이트 캐핑 패턴(CAP)의 일부를 노출할 수 있다. 상기 복수의 홀들(160H)의 각각에 의해 노출된 상기 게이트 캐핑 패턴(CAP)의 상기 일부가 제거될 수 있고, 이에 따라, 상기 복수의 홀들(160H)의 각각은 상기 대응하는 게이트 구조체(GS)의 게이트 전극(GE)의 일부를 노출할 수 있다. 상기 절연막(132)의 식각 동안, 및/또는 상기 대응하는 게이트 구조체(GS)의 상기 게이트 캐핑 패턴(CAP)의 제거 동안, 상기 블로킹 마스크 패턴들(140)의 상기 잔부들, 상기 제3 마스크 패턴(138A) 및 상기 제2 마스크 패턴(136A)이 제거될 수 있다.
도 17, 도 18a 내지 도 18c를 참조하면, 상기 제1 마스크 패턴(134A) 및 상기 절연패턴(132A)을 식각 마스크로 이용하여, 상기 복수의 홀들(160H)의 각각에 의해 노출된 상기 게이트 전극(GE)의 상기 일부가 제거될 수 있고, 이에 따라, 상기 게이트 전극(GE)을 관통하는 관통 홀(PH)이 형성될 수 있다. 상기 관통 홀(PH)은 상기 대응하는 게이트 구조체(GS)의 게이트 절연 패턴(GI)을 관통할 수 있고, 상기 대응하는 게이트 구조체(GS) 아래의 소자분리패턴(102) 내부로 연장될 수 있다. 상기 대응하는 게이트 구조체(GS)는 상기 관통 홀(PH)에 의해 상기 제2 방향(D2)으로 서로 이격된 한 쌍의 게이트 구조체들(GS)로 분리될 수 있다.
상기 복수의 홀들(160H)에 각각 대응하는 복수의 관통 홀들(PH)이 형성될 수 있고, 상기 복수의 관통 홀들(PH)은 상기 복수의 게이트 구조체들(GS) 중, 서로 바로 이웃하는 게이트 구조체들(GS)을 각각 관통할 수 있다. 상기 복수의 관통 홀들(PH)은 상기 제1 방향(D1)을 따라 서로 정렬될 수 있고, 상기 제2 방향(D2)으로 서로 바로 이웃하는 활성패턴들(ACT) 사이의 소자분리패턴(102)을 노출할 수 있다. 일부 실시예들에 따르면, 상기 복수의 관통 홀들(PH)의 각각은 상기 소자분리패턴(102) 내부로 연장될 수 있다. 상기 관통 홀들(PH)의 형성 동안, 상기 제1 마스크 패턴(134A)은 제거될 수 있다.
도 19, 도 20a 내지 도 20c를 참조하면, 복수의 분리 패턴들(170)이 상기 복수의 관통 홀들(PH) 내에 각각 형성될 수 있다. 상기 복수의 분리 패턴들(170)을 형성하는 것은, 상기 절연패턴(132A) 상에 상기 복수의 관통 홀들(PH)을 채우는 분리막을 형성하는 것, 및 상기 분리막을 평탄화하는 것을 포함할 수 있다. 상기 분리막의 평탄화 공정에 의해, 상기 복수의 분리 패턴들(170)은 상기 복수의 관통 홀들(PH) 내에 각각 국소적으로 형성될 수 있다.
일부 실시예들에 따르면, 상기 분리막의 평탄화 공정은 상기 절연패턴(132A)의 상면이 노출될 때까지 수행될 수 있다. 상기 하부 층간 절연막(120) 및 상기 절연패턴(132A)은 하부 절연막(IL)으로 지칭될 수 있다. 상기 평탄화 공정에 의해, 상기 복수의 분리 패턴들(170)의 각각의 최상부면(170U)은 상기 하부 절연막(IL)의 상면(IL_U)과 공면을 이룰 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다. 상기 하부 절연막(IL)의 상면(IL_U) 및 상기 복수의 분리 패턴들(170)의 최상부면들(170U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)보다 높은 높이에 위치할 수 있다.
도 1, 도 2a 내지 도 2c를 다시 참조하면, 상부 절연막(180)이 상기 하부 절연막(IL) 상에 형성될 수 있고, 상기 복수의 분리 패턴들(170)의 최상부면들(170U)들을 덮을 수 있다. 제1 콘택들(190)이 상기 복수의 게이트 구조체들(GS)의 각각의 양 측에 형성될 수 있다. 상기 제1 콘택들(190)의 각각은 상기 상부 절연막(180) 및 상기 하부 절연막(IL)을 관통할 수 있고, 상기 소스/드레인 패턴들(SD) 중 대응하는 소스/드레인 패턴(SD)에 연결될 수 있다. 상기 제1 콘택들(190) 중 적어도 하나는 상기 복수의 분리 패턴들(170) 사이를 지나 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)을 관통할 수 있다.
상기 복수의 관통 홀들(PH)의 형성을 위한 식각 공정 동안, 서로 이웃하는 적어도 한 쌍의 관통 홀들(PH) 사이의 상기 하부 절연막(IL)이 리세스되는 경우, 상기 복수의 분리 패턴들(170) 중 적어도 한 쌍의 분리 패턴들(170)은 서로 연결된 일체로 형성될 수 있다. 이 경우, 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 복수의 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL) 및 상기 적어도 한 쌍의 분리 패턴들(170)의 일부를 식각하는 식각 공정에 의해 형성될 수 있다. 상기 식각 공정 동안, 상기 적어도 한 쌍의 분리 패턴들(170)의 상기 일부를 식각하는 것은 용이하지 않을 수 있고, 이로 인해, 상기 제1 콘택들(190) 중 상기 적어도 하나 내에 패턴 결함이 발생될 수 있다. 이 경우, 상기 제1 콘택들(190)의 전기적 특성 열화가 문제될 수 있다.
본 발명의 개념에 따르면, 상기 복수의 분리 패턴들(170)은 서로 바로 이웃하는 게이트 구조체들(GS)을 각각 관통하되, 상기 제1 방향(D1)으로 서로 이격될 수 있고 상기 제1 방향(D1)을 따라 서로 정렬될 수 있다. 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)은, 상기 복수의 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)과 실질적으로 동일한 높이에 위치할 수 있다. 이 경우, 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 복수의 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL) 및 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)을 식각함으로써 용이하게 형성될 수 있다. 따라서, 상기 제1 콘택들(190) 중 상기 적어도 하나 내에 패턴 결함이 발생되는 것이 최소화될 수 있고, 그 결과, 상기 제1 콘택들(190)의 전기적 특성 열화가 최소화될 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선될 수 있다.
도시되지 않았지만, 제2 콘택들이 상기 상부 절연막(180) 내에 형성될 수 있다. 상기 제2 콘택들의 각각은 상기 상부 절연막(180), 및 상기 하부 절연막(IL)의 상부(일 예로, 상기 절연패턴(132A))를 관통하여 상기 복수의 게이트 구조체들(GS)의 각각의 상기 게이트 전극(GE)에 연결될 수 있다. 배선들(미도시)이 상기 상부 절연막(180) 상에 형성될 수 있고, 상기 제1 콘택들(190) 및 상기 제2 콘택들에 전기적으로 연결될 수 있다.
도 21a, 도 21b 및 도 21c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1, 도 21a, 도 21b 및 도 21c를 참조하면, 상기 복수의 분리 패턴들(170)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 방향(D1)을 따라 정렬될 수 있다. 상기 복수의 분리 패턴들(170)은 상기 제2 방향(D2)으로 서로 이웃하는 활성패턴들(ACT) 사이의 소자분리 패턴(102) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 각각은 상기 소자분리 패턴(102) 내부로 연장될 수 있다. 이 경우, 상기 복수의 분리 패턴들(170)의 각각의 하면(170L)은 상기 기판(100)으로부터 상기 소자분리 패턴(102)의 상면(102U)보다 낮은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 각각의 최상부면(170U)은 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 실질적으로 공면을 이룰 수 있다. 상기 복수의 분리 패턴들(170)의 각각의 최상부면(170U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이에 위치할 수 있다.
상기 복수의 분리 패턴들(170)의 각각은 상기 제1 방향(D1)에 따른 제1 폭(W1)을 가질 수 있고, 상기 제2 방향(D2)에 따른 제2 폭(W2)을 가질 수 있다. 일부 실시예들에 따르면, 상기 복수의 분리 패턴들(170) 중 홀수번째 분리 패턴(170)의 상기 제1 폭(W1)은, 상기 복수의 분리 패턴들(170) 중 짝수번째 분리 패턴(170)의 상기 제1 폭(W1)과 다를 수 있다. 일 예로, 상기 홀수번째 분리 패턴(170)의 상기 제1 폭(W1)은 상기 짝수번째 분리 패턴(170)의 상기 제1 폭(W1)보다 크거나 작을 수 있다. 다른 실시예들에 따르면, 상기 복수의 분리 패턴들(170)의 상기 제1 폭들(W1)은 서로 동일할 수도 있다. 상기 복수의 분리 패턴들(170)의 상기 제2 폭들(W2)은 서로 동일할 수 있다.
하부 절연막(IL)이 상기 기판(100) 상에 배치될 수 있고, 상기 복수의 분리 패턴들(170), 상기 복수의 게이트 구조체들(GS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 하부 절연막(IL)은 상기 소스/드레인 패턴들(SD)을 덮고 상기 복수의 게이트 구조체들(GS) 및 상기 복수의 분리 패턴들(170)의 측면들을 덮는 하부 층간 절연막(120)일 수 있다. 상기 하부 절연막(IL)은 상기 복수의 분리 패턴들(170)의 최상부면들(170U)을 노출할 수 있고, 상기 하부 절연막(IL)의 상면(IL_U)은 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 공면을 이룰 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이에 위치할 수 있다.
상기 하부 절연막(IL)은 상기 복수의 게이트 구조체들(GS) 사이에 개재될 수 있고, 상기 복수의 분리 패턴들(170) 사이로 연장될 수 있다. 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U) 및 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다.
본 발명의 개념에 따르면, 서로 이웃하는 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이에 위치할 수 있고, 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)의 최상부면(IL_U) 또한 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이를 유지할 수 있다. 상기 이웃하는 게이트 구조체들(GS) 사이에 개재된 상기 제1 콘택들(190) 중 적어도 하나는 상기 복수의 분리 패턴들(170) 사이를 지나 상기 제2 방향(D2)으로 연장될 수 있다. 상기 하부 절연막(IL)의 최상부면(IL_U)이 상기 이웃하는 게이트 구조체들(GS) 사이 및 상기 복수의 분리 패턴들(170) 사이에서 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이에 위치함에 따라, 상기 제1 콘택들(190) 중 상기 적어도 하나는 상기 이웃하는 게이트 구조체들(GS) 사이의 상기 하부 절연막(IL), 및 상기 복수의 분리 패턴들(170) 사이의 상기 하부 절연막(IL)을 용이하게 관통할 수 있다. 이에 따라, 상기 제1 콘택들(190) 내 발생될 수 있는 결함이 최소화될 수 있고, 그 결과, 전기적 특성이 개선된 반도체 소자가 제공될 수 있다.
도 22a, 도 22b 및 도 22c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 3 내지 도 20c를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 22a, 도 22b 및 도 22c를 참조하면, 복수의 분리 패턴들(170)이, 도 17, 도 18a 내지 도 18c를 참조하여 설명한, 상기 복수의 관통 홀들(PH) 내에 각각 형성될 수 있다. 상기 복수의 분리 패턴들(170)을 형성하는 것은, 상기 절연패턴(132A) 상에 상기 복수의 관통 홀들(PH)을 채우는 분리막을 형성하는 것, 및 상기 분리막을 평탄화하는 것을 포함할 수 있다.
일부 실시예들에 따르면, 상기 분리막의 평탄화 공정은 상기 하부 층간 절연막(120)의 상면이 노출될 때까지 수행될 수 있다. 도 17, 도 18a 내지 도 18c를 참조하여 설명한 상기 절연패턴(132A)은 상기 평탄화 공정에 의해 제거될 수 있고, 상기 하부 층간 절연막(120)은 하부 절연막(IL)으로 지칭될 수 있다. 상기 평탄화 공정에 의해, 상기 복수의 분리 패턴들(170)의 각각의 최상부면(170U)은 상기 하부 절연막(IL)의 상면(IL_U)과 공면을 이룰 수 있다. 상기 하부 절연막(IL)의 상면(IL_U)은 상기 기판(100)으로부터 상기 복수의 분리 패턴들(170)의 최상부면들(170U)과 동일한 높이에 있을 수 있다. 상기 하부 절연막(IL)의 상면(IL_U) 및 상기 복수의 분리 패턴들(170)의 최상부면들(170U)은 상기 기판(100)으로부터 상기 게이트 캐핑 패턴(CAP)의 상면(CAP_U)과 동일한 높이에 위치할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자의 제조방법은 도 3 내지 도 20c를 참조하여 설명한 반도체 소자의 제조방법과 실질적으로 동일하다.
도 23a, 도 23b 및 도 23c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 I-I', II-II' 및 III-III'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1, 도 23a, 도 23b 및 도 23c를 참조하면, 활성 구조체(active structure, AS)가 상기 활성패턴(ACT) 상에 제공될 수 있다. 상기 활성 구조체(AS)는 평면적 관점에서, 상기 활성패턴(ACT)과 중첩하도록 제공될 수 있다. 상기 활성 구조체(AS)는 상기 활성패턴(ACT)의 상면을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 활성 구조체(AS)는 채널 패턴들(CH), 및 상기 채널 패턴들(CH)의 각각을 사이에 두고 상기 제1 방향(D1)으로 서로 이격되는 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 채널 패턴들(CH) 및 상기 소스/드레인 패턴들(SD)은 상기 활성패턴(ACT)의 상기 상면 상에 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다.
일부 실시예들에 따르면, 상기 채널 패턴들(CH)의 각각은 상기 활성패턴(ACT) 상에 수직하게(일 예로, 상기 제3 방향(D3)을 따라) 적층된 복수의 반도체 패턴들(SP)을 포함할 수 있다. 상기 반도체 패턴들(SP)은 상기 제3 방향(D3)을 따라 서로 이격될 수 있고, 상기 반도체 패턴들(SP) 중 최하층의 반도체 패턴(SP)은 상기 제3 방향(D3)을 따라 상기 활성패턴(ACT)으로부터 이격될 수 있다. 상기 반도체 패턴들(SP)은 상기 소스/드레인 패턴들(SD) 사이에 개재할 수 있다. 상기 반도체 패턴들(SP)의 각각은 상기 소스/드레인 패턴들(SD)에 연결될 수 있고, 상기 소스/드레인 패턴들(SD)과 직접 접촉할 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴들(SP)의 측면들과 접할 수 있다. 상기 반도체 패턴들(SP)의 수는 3개로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 반도체 패턴들(SP)은 동일한 반도체 물질을 포함할 수 있다.
복수의 게이트 구조체들(GS)이 상기 활성 구조체(AS) 상에 배치될 수 있고, 상기 활성 구조체(AS)를 가로지를 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 복수의 게이트 구조체들(GS)은 상기 활성 구조체(AS)의 상기 채널 패턴들(CH)과 각각 수직적으로 중첩할 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 복수의 게이트 구조체들(GS)의 각각의 양 측에 배치될 수 있다.
상기 복수의 게이트 구조체들(GS)의 각각의 게이트 전극(GE)은 대응하는 채널 패턴(CH)의 상기 반도체 패턴들(SP) 상에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 반도체 패턴들(SP) 사이, 및 상기 반도체 패턴들(SP) 중 최하층의 반도페 패턴(SP)과 상기 활성패턴(ACT) 사이로 연장될 수 있다. 상기 게이트 전극(GE)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 대응하는 채널 패턴(CH)의 상기 제2 방향(D2)으로 서로 마주하는 측면들(즉, 상기 반도체 패턴들(SP)의 각각의 상기 제2 방향(D2)으로 서로 마주하는 측면들) 및 상기 소자분리패턴들(102)의 상면들을 덮을 수 있다.
상기 복수의 게이트 구조체들(GS)의 각각의 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 대응하는 채널 패턴(CH) 사이에 개재될 수 있고, 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 반도체 패턴들(SP)의 각각과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 반도체 패턴들(SP)의 각각의 외면을 둘러쌀 수 있다. 상기 반도체 패턴들(SP)의 각각은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 대응하는 소스/드레인 패턴들(SD)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 활성패턴(ACT)과 상기 게이트 전극(GE) 사이에 개재될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(GE)과 상기 소자분리패턴들(102)의 각각 사이에 개재될 수 있다.
상기 게이트 전극(GE), 상기 대응하는 채널 패턴(CH), 및 상기 대응하는 소스/드레인 패턴들(SD)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터, 또는 멀티 브릿지 채널 전계 효과 트랜지스터(Multi-Brige Channel Field Effect Transisor, MBCFET)을 구성할 수 있다.
일부 실시예들에 따르면, 도시되지 않았지만, 스페이서 패턴들이 상기 대응하는 채널 패턴(CH)의 상기 반도체 패턴들(SP) 사이에 개재될 수 있고, 상기 게이트 전극(GE)을 사이에 두고 서로 이격될 수 있다. 상기 스페이서 패턴들의 각각은 상기 소스/드레인 패턴들(SD) 중 대응하는 소스/드레인 패턴(SD)과 상기 게이트 전극(GE) 사이에 개재될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 반도체 패턴들(SP)의 각각 사이에 개재되되, 상기 게이트 전극(GE)과 상기 스페이서 패턴들의 각각 사이로 연장될 수 있다. 상기 스페이서 패턴들은 저유전막(일 예로, 실리콘 질화물)을 포함할 수 있다. 일 예로, 상기 스페이서 패턴들은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
본 발명의 일부 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. 음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다. 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. 강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. 도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. 도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 상기 게이트 절연 패턴(GI)은 서로 이격된 복수의 강유전체 물질막들을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들; 및
    상기 복수의 게이트 구조체들 중, 서로 바로 이웃하는 게이트 구조체들을 각각 관통하는 복수의 분리 패턴들을 포함하되,
    상기 복수의 분리 패턴들의 각각은 상기 이웃하는 게이트 구조체들의 각각을 상기 제2 방향으로 서로 이격된 한 쌍의 게이트 구조체들로 분리하고,
    상기 복수의 분리 패턴들은 상기 제1 방향을 따라 서로 정렬되고 서로 이격되는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 복수의 게이트 구조체들 사이에 개재되고, 상기 복수의 분리 패턴들 사이로 연장되는 하부 절연막을 더 포함하되,
    상기 복수의 게이트 구조체들의 각각은 상기 제2 방향으로 연장되는 게이트 전극, 및 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴을 포함하고,
    상기 복수의 분리 패턴들 사이의 상기 하부 절연막의 최상부면은 상기 기판으로부터 상기 게이트 캐핑 패턴의 상면과 같거나 높은 높이에 위치하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 복수의 분리 패턴들의 각각의 최상부면은 상기 기판으로부터 상기 게이트 캐핑 패턴의 상기 상면과 같거나 높은 높이에 위치하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 복수의 분리 패턴들의 각각의 상기 최상부면은 상기 기판으로부터 상기 복수의 분리 패턴들 사이의 상기 하부 절연막의 상기 최상부면과 동일한 높이에 위치하는 반도체 소자.
  5. 청구항 2에 있어서,
    상기 복수의 게이트 구조체들의 각각은 상기 게이트 전극의 하면을 따라 연장되는 게이트 절연 패턴, 및 상기 게이트 전극의 양 측면들 상의 게이트 스페이서들을 더 포함하고,
    상기 복수의 분리 패턴들의 각각은, 상기 이웃하는 게이트 구조체들의 각각의, 상기 게이트 캐핑 패턴, 상기 게이트 전극, 및 상기 게이트 절연 패턴을 관통하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 이웃하는 게이트 구조체들의 각각의 상기 게이트 스페이서들은 상기 복수의 분리 패턴들의 각각의 측면들 상으로 연장되는 반도체 소자.
  7. 청구항 5에 있어서,
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격되는 활성 패턴들; 및
    상기 활성 패턴들 사이의 소자분리 패턴을 더 포함하되,
    상기 복수의 게이트 구조체들은 상기 활성 패턴들 및 상기 소자분리 패턴 상에 배치되어, 상기 활성 패턴들 및 상기 소자분리 패턴을 가로지르고,
    상기 복수의 분리 패턴들은 상기 소자분리 패턴 상에 배치되는 반도체 소자.
  8. 청구항 2에 있어서,
    상기 기판 상에 상기 복수의 게이트 구조체들의 각각의 양 측에 배치되는 소스/드레인 패턴들; 및
    상기 복수의 게이트 구조체들의 각각의 양 측에 배치되고 상기 소스/드레인 패턴들에 각각 연결되는 제1 콘택들을 더 포함하되,
    상기 제1 콘택들 중 적어도 하나는 상기 복수의 분리 패턴들 사이로 연장되고, 상기 복수의 분리 패턴들 사이의 상기 하부 절연막을 관통하는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 제1 콘택들의 각각의 최상부면은 상기 기판으로부터 상기 복수의 분리 패턴들의 각각의 최상부면보다 높은 높이에 위치하는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 하부 절연막 상에 상기 복수의 게이트 구조체들 및 상기 복수의 분리 패턴들을 덮는 상부 절연막을 더 포함하되,
    상기 제1 콘택들의 각각은 상기 상부 절연막 및 상기 하부 절연막을 관통하는 반도체 소자.
  11. 청구항 1에 있어서,
    상기 복수의 분리 패턴들의 각각은 상기 제1 방향에 따른 제1 폭을 가지되,
    상기 복수의 분리 패턴들 중 홀수 번째 분리 패턴의 제1 폭은 상기 복수의 분리 패턴들 중 짝수 번째 분리 패턴의 제1 폭과 다른 반도체 소자.
  12. 청구항 1에 있어서,
    상기 복수의 분리 패턴들의 각각은 상기 제1 방향에 따른 제1 폭을 가지되,
    상기 복수의 분리 패턴들의 제1 폭들은 서로 동일한 반도체 소자.
  13. 기판 상에 제1 방향으로 서로 이격되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수의 게이트 구조체들;
    상기 복수의 게이트 구조체들 중, 서로 바로 이웃하는 게이트 구조체들을 각각 관통하고, 상기 제1 방향을 따라 서로 정렬된 분리 패턴들; 및
    상기 분리 패턴들 사이의 하부 절연막을 포함하되,
    상기 분리 패턴들은 상기 하부 절연막을 사이에 두고 상기 제1 방향으로 서로 이격되고,
    상기 복수의 게이트 구조체들의 각각은 게이트 전극, 및 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴을 포함하고,
    상기 하부 절연막의 최상부면은 상기 기판으로부터 상기 게이트 캐핑 패턴의 최상부면과 같거나 높은 높이에 위치하는 반도체 소자.
  14. 청구항 13에 있어서,
    상기 하부 절연막은 상기 이웃하는 게이트 구조체들 사이로 연장되는 반도체 소자.
  15. 청구항 13에 있어서,
    상기 분리 패턴들의 각각의 최상부면은 상기 기판으로부터 상기 게이트 캐핑 패턴의 상기 최상부면과 같거나 높은 높이에 위치하는 반도체 소자.
  16. 청구항 15에 있어서,
    상기 분리 패턴들의 각각의 상기 최상부면은 상기 기판으로부터 상기 하부 절연막의 상기 최상부면과 동일한 높이에 위치하는 반도체 소자.
  17. 청구항 13에 있어서,
    상기 복수의 게이트 구조체들의 각각은 상기 게이트 전극의 하면 상의 게이트 절연 패턴, 및 상기 게이트 전극의 양 측면들 상의 게이트 스페이서들을 더 포함하고,
    상기 게이트 절연 패턴은 상기 게이트 스페이서들의 각각과 상기 게이트 전극 사이로 연장되고,
    상기 분리 패턴들의 각각은 상기 게이트 캐핑 패턴, 상기 게이트 전극, 및 상기 게이트 절연 패턴을 관통하는 반도체 소자.
  18. 청구항 17에 있어서,
    상기 게이트 스페이서들 중 적어도 하나는 상기 분리 패턴들의 각각과 상기 하부 절연막 사이에 개재되는 반도체 소자.
  19. 청구항 13에 있어서,
    상기 분리 패턴들의 각각은 상기 제1 방향에 따른 제1 폭을 가지되,
    상기 복수의 분리 패턴들 중 홀수 번째 분리 패턴의 제1 폭은 상기 복수의 분리 패턴들 중 짝수 번째 분리 패턴의 제1 폭과 다른 반도체 소자.
  20. 청구항 13에 있어서,
    상기 분리 패턴들의 각각은 상기 제2 방향에 따른 제2 폭을 가지되,
    상기 분리 패턴들의 상기 제2 폭들은 서로 동일한 반도체 소자.
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