JP2011103450A - Ｆｉｎｆｅｔｓおよびその形成方法 - Google Patents

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Abstract

【課題】フィン電界効果トランジスタのソース／ドレイン構造を提供する。
【解決手段】基板上のフィンチャネル本体１１０ａ、１１０ｂ、フィンチャネル本体１１０ａ、１１０ｂ、上に配置されたゲート電極１１５、およびフィンチャネル本体１１０ａ、１１０ｂ、に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域１２０ａ，１２０ｂ及び１２５ａ，１２５ｂを含むフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。
【選択図】図１

Description

本発明は、半導体デバイスに関し、特に、フィン電界効果トランジスタ（ＦｉｎＦＥＴｓ）およびＦｉｎＦＥＴｓを形成する方法に関するものである。
半導体集積回路（ＩＣ）産業は、急速な成長を遂げている。集積回路の材料および設計の技術的進歩は、各世代が前の世代より、より小型でより複雑な回路を有するＩＣの世代が生み出されてきた。例えば、半導体産業は、メモリセルのサイズを熱烈に縮減するように努めている。用いられてきた１つの方策は、マルチプルゲートトランジスタ、別名ＦｉｎＦＥＴｓの使用を含む。
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
集積回路の例示的なＦｉｎＦＥＴの上面図を示す概略図である。 図１に示された集積回路１００の断面線２Ａ−２Ａに沿った概略断面図である。 図１に示された集積回路１００の断面線２Ｂ−２Ｂに沿った概略断面図である。 図１に示された集積回路１００の断面線２Ｃ−２Ｃに沿った概略断面図である。 例示的なＦｉｎＦＥＴの応力対距離ｄのシミュレーションの結果を示す概略図である。 基板の一部および分離領域を含むもう１つの例示的なＦｉｎＦＥＴの拡大された概略断面図である。 図１に示されたＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。 図１に示されたＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。 図１に示されたＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。 図１に示されたＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。 例示的なＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。
この開示は、添付の図面を参照して、次の詳細な説明から良く理解される。工業における標準実施に従って、種々の特徴が縮尺に描かれず、図示の目的のためだけに使用されていることを主張する。実際、種々の特徴の数や寸法は、議論の明確化のために、任意に増加または減少されてよい。
従来のＦｉｎＦＥＴデバイスは、半導体基板から***したシリコンフィンを用いて製造される。デバイスのチャネルは、フィンに形成され、ゲートはフィンの上（例えば周囲）、例えば、フィンの上および側壁に接触して提供される。チャネル（例えば、フィン）を囲うゲートは、三つの側面からチャネルを制御できるという点で有益である。ソース／ドレイン領域は、フィンの二つの端部に形成されている。
次の開示は、その開示の異なる特徴を実施するための、多くの異なる実施の形態または実施例を提供することがわかる。本開示を簡素化するために、複数の要素および複数の配列の特定の実施例が以下に述べられる。これらは単に実施例であり、これらに制限されるものではないことは勿論である。例えば、本説明の第２特徴の上方の、または第２特徴上の第１特徴の形成は、続いて、特徴が直接接触で形成される複数の実施の形態を含むことができ、且つ前記特徴が直接接触でないように、付加的な特徴が前記第１と第２特徴間に形成された複数の実施の形態を含むこともできる。また、本開示は、種々の実施例において、参照番号および／または文字を繰り返し用いている。この反復は、簡素化と明確さの目的のためであって、種々の実施の形態および／または議論された構成との間の関係を規定するものではない。
図１は、集積回路の例示的なＦｉｎＦＥＴの上面図を示す概略図である。図１では、集積回路１００は、少なくとも１つのＦｉｎＦＥＴ、例えばＦｉｎＦＥＴ１０５ａおよび１０５ｂを含むことができる。ＦｉｎＦＥＴ１０５ａおよび１０５ｂのそれぞれは、基板１０１上にフィンチャネル本体（fin-channel body）、例えばフィンチャネル本体１１０ａおよび１１０ｂをそれぞれ含むことができる。ゲート電極１１５は、フィンチャネル本体１１０ａおよび１１０ｂ上に配置されることができる。少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域、例えばＳ／Ｄ領域１２０ａ〜１２０ｂおよび１２５ａ〜１２５ｂは、フィンチャネル本体１１０ａおよび１１０ｂに隣接してそれぞれ配置される。少なくとも１つのＳ／Ｄ領域１２０ａ〜１２０ｂは、どのフィン構造も実質的に含まない。
注意するのは、フィンチャネル本体１１０ａおよび１１０ｂは、ゲート電極１１５の下方に位置されることである。フィンチャネル本体１１０ａおよび１１０ｂは、ＦｉｎＦＥＴ１０５ａおよび１０５ｂの上面図から見ることができない。フィンチャネル本体１１０ａおよび１１０ｂは、図１の点線で示され、ＦｉｎＦＥＴ１０５ａおよび１０５ｂにそれらの位置を表している。
いくつかの実施形態では、フィンチャネル本体１１０ａは、フィン構造を有する本体を指し、単にＳ／Ｄ領域１２０ａおよび１２０ｂ間のチャネルを提供するように用いられる。いくつかの他の実施形態では、フィンチャネル本体１１０ａは、単にゲート電極１１５によって覆われるフィン本体を含むことができる。また他の実施形態では、フィンチャネル本体１１０ａは、単にゲート電極１１５およびゲート電極１１５の側壁上のスペーサ１０７ａおよび１０７ｂによって覆われるフィン本体を含むことができる。
いくつかの実施形態では、基板１０１は、結晶、多結晶、または非結晶構造のシリコンまたはゲルマニウムを含む元素半導体、炭化ケイ素、ガリウムヒ素、ガリウムリン、リン化インジウム、ヒ化インジウム、またはアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム(SiGe)、ガリウムヒ素リン(GaAsP)、アルミニウムインジウムヒ素(AlInAs)、アルミニウムガリウムヒ素(AlGaAs)、ヒ化ガリウムインジウム(GaInAs)、リン化ガリウムインジウム(GaInP)、またはヒ化リン化インジウムガリウム(GaInAsP)を含む合金半導体、任意の他の好適な材料、またはその組み合わせを含むことができる。１つの実施形態では、合金半導体基板は、SiおよびGeの組成が１つの位置の１つの比率からもう１つの位置のもう１つの比率に変わる傾斜SiGeの特徴を有することができる。またもう１つの実施形態では、合金SiGeは、シリコン基板上に形成されることができる。もう１つの実施形態では、SiGe基板は、歪んでいる。また、半導体基板は、例えばシリコンオンインシュレーター（ＳＯＩ）などの絶縁膜上に形成された半導体(semiconductor on insulator)、または薄膜トランジスタ（ＴＦＴ）でもよい。いくつかの実施例では、半導体基板は、ドープされたエピ層または埋め込み層を含むことができる。他の実施例では、化合物半導体基板は、多層構造を有することができるか、または化合物半導体基板は、多層化合物半導体構造を含むことができる。
図１を参照下さい。分離構造１０３は、少なくとも１つの分離領域、例えば分離領域１０３ａ〜１０３ｃを含むことができる。分離構造１０３は、ＦｉｎＦＥＴｓ１０５ａおよび１０５ｂの周囲に配置され、ＦｉｎＦＥＴ１０５ａをＦｉｎＦＥＴ１０５ｂから電気的に分離する。分離構造１０３は、シャロートレンチアイソレーション（ＳＴＩ）構造、シリコンの局部酸化(local oxidation of silicon;LOCOS)構造、他の分離構造、またはその任意の組み合わせを含むことができる。
図１を参照下さい。スペーサ１０７ａおよび１０７ｂは、ゲート電極１１５に隣接して配置されることができる。スペーサ１０７ａおよび１０７ｂは、Ｓ／Ｄ領域１２０ａ、１２０ｂ、１２５ａ、および１２５ｂをゲート電極１１５から望ましく間隔をあけて配置することができる。スペーサ１０７ａと１０７ｂのそれぞれは、例えば、酸化物、窒化物、酸窒化物、他の誘電体材料、またはその任意の組み合わせなどの少なくとも１つの材料を含んでよい。
図２Ａは、図１に示された集積回路１００の断面線２Ａ−２Ａに沿った概略断面図である。図２Ａでは、基板１０１は、少なくとも１つの部分、例えば、部分１０２ａおよび１０２ｂを含むことができる。いくつかの実施形態では、部分１０２ａは、分離領域１０３ａおよび１０３ｂ間に配置されることができる。ゲート誘電体１３０は、ゲート電極１１５の下方に配置されることができる。フィンチャネル本体１１０ａおよび１１０ｂ（図１に示されている）は、それぞれＳ／Ｄ領域１２０ａおよび１２５ａの後方にあり、Ｓ／Ｄ領域１２０ａおよび１２５ａによってブロックされる。
いくつかの実施形態では、ゲート誘電体１３０は、単一層または多層構造であることができる。多層構造のいくつかの実施形態では、ゲート誘電体１３０は、界面層および高ｋ誘電体層を含むことができる。界面層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、他の誘電体材料、および／またはその組み合わせなどの誘電体材料を含むことができる。高ｋ誘電体層は、HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、他の好適な高ｋ誘電体材料、および／またはその組み合わせなどの高ｋ誘電体材料を含むことができる。高ｋ材料は、金属酸化物、金属窒化物、金属ケイ酸塩、遷移金属酸化物、遷移金属窒化物、遷移金属ケイ酸塩、金属酸窒化物、金属アルミネート、ケイ酸ジルコニウム、アルミン酸ジルコニウム、(zirconium aluminate)、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ジルコニウム、酸化チタン、酸化アルミニウム、二酸化ハフニウムアルミナ(hafnium dioxide-alumina;HfO2-Al2O3)合金、他の好適な材料、および／またはその組み合わせからさらに選択されることができる。
いくつかの実施形態では、ゲート電極１１５は、ポリシリコン、シリコンゲルマニウム、例えばアルミニウム（Al）、モリブデン（Mo）、銅（Cu）、タングステン（Ｗ）、チタン（Ti）、タンタル（Ta）、窒化チタン（TiN）、窒化タンタル（TaN）、ニッケルシリサイド（NiSi）、ケイ化コバルト（CoSi）、当技術分野で周知の他の好適な導電材料、またはその組み合わせの金属化合物を含む金属材料を含むことができる。他の実施形態では、ゲート電極１１５は、金属層上のポリシリコン層を含むことができる。また、他の実施形態では、ゲート電極１１５は、金属ゲートのＮ型金属の仕事関数またはＰ型金属の仕事関数を提供する仕事関数金属層を含むことができる。Ｐ型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケル、および導電金属酸化物、および／または他の好適な材料などの組成物を含む。Ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコン、炭化チタン、炭化アルミニウム）、アルミナイド、および／または他の好適な材料などの組成物を含む。
いくつかの実施形態では、Ｓ／Ｄ領域１２０ａおよび１２５ａのそれぞれは、エピタキシャル成長領域、例えば、エピタキシャル成長領域１２１および１２６をそれぞれ含むことができる。エピタキシャル成長領域１２１は、基板１０１の部分１０２ａ上に配置されることができる。エピタキシャル成長領域１２１および部分１０２ａは、界面１０４を有することができる。またいくつかの実施形態では、界面１０４の中心領域は、分離領域１０３ａの表面１０６と実質的に同じ高さにあることができる。もう１つの実施形態では、界面１０４の中心領域は、分離領域１０３ａの表面１０６より低いことができる。また他の実施形態では、界面１０４の中心領域は、距離“ｄ”で分離領域１０３ａの表面１０６と間隔を開けられることができる。また他の実施形態では、界面１０４の中心領域は、実質的に平坦であることができる。
いくつかの実施形態では、エピタキシャル成長領域１２１および１２３は、ドーパントを含むことができる。Ｎ型ＦｉｎＦＥＴを形成するいくつかの実施形態では、エピタキシャル成長領域１２１および１２３は、ヒ素（As）、リン（Ｐ）、他のＶ族元素、またはその任意の組み合わせなどのドーパントを有することができる。Ｐ型ＦｉｎＦＥＴを形成するいくつかの実施形態では、エピタキシャル成長領域１２１および１２３は、ホウ素（Ｂ）、他のIII族元素、またはその任意の組み合わせなどのドーパントを有することができる。いくつかの実施形態では、エピタキシャル成長領域１２１および１２３は、多層構造、例えば、２層または３層構造を含むことができる。例えば、２層構造は、シリコンキャップ層の下方のSiGe層を含むことができる。
いくつかの実施形態では、ＦｉｎＦＥＴ１１０ａは、エピタキシャル成長領域１２１および１２６上に配置されたケイ化物構造（図示せず）を含むことができる。ケイ化物構造は、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イットリウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、他の好適な材料、および／またはその組み合わせなどの材料を含んでよい。
図２Ｂは、図１に示された集積回路１００の断面線２Ｂ−２Ｂに沿った概略断面図である。図２Ｂでは、基板１０１は、少なくとも１つの部分、例えば部分１０２ｃと１０２ｄを含むことができる。フィンチャネル本体１１０ａは、部分１０２ｃ上に配置されることができる。フィンチャネル本体１１０ａは、高さ“ｈ”を有することができる。部分１０２ｃは、分離領域１０３ａおよび１０３ｂ間に配置されることができる。部分１０２ｃは、部分１０２ａ（図２Ａに示される）と接続していることができる。いくつかの実施形態では、フィンチャネル本体１１０ａおよび部分１０２ｃは、同じ材料、例えばシリコンを有することができる。他の実施形態では、フィンチャネル本体１１０ａおよび部分１０２ｃは、異なる材料、例えばSiGeおよびSiをそれぞれ有することができる。
図２Ｃは、図１に示された集積回路１００の断面線２Ｃ−２Ｃに沿った概略断面図である。図２Ｃでは、エピタキシャル成長領域１２１および１２３は、基板１０１の部分１０２ａおよび１０２ｅ上にそれぞれ配置されることができる。フィンチャネル本体１１０ａは、基板１０１の部分１０２ｃ上に配置されることができる。図に示されたように、いくつかの実施形態では、分離領域１０３の界面１０４および表面１０６は、距離“ｄ”を有することができる。フィンチャネル本体１１０ａは、高さ“ｈ”を有することができる。いくつかの実施形態では、距離“ｄ”と高さ“ｈ”の比率（ｄ／ｈ）は、約１０またはそれ以下であることができる。少なくとも１つの実施形態では、比率（ｄ／ｈ）は、約１である。
図２Ｃを参照下さい。エピタキシャル成長領域１２１および１２３は、応力、例えば圧縮応力または引張応力をフィンチャネル本体１１０ａに提供することができる。圧縮応力または引張応力を受けたフィンチャネル本体１１０ａは、ＦｉｎＦＥＴ１０５ａに望ましい電子移動度または正孔移動度を提供することができる。圧縮応力を提供するいくつかの実施例では、フィンチャネル本体１１０ａは、Si材料を有することができ、エピタキシャル成長領域１２１および１２３は、SiGe材料を有することができる。圧縮応力を提供する他の実施例では、フィンチャネル本体１１０ａおよびエピタキシャル成長領域１２１および１２３は、SiGe材料を有することができる。エピタキシャル成長領域１２１および１２３は、フィンチャネル本体１１０ａのゲルマニウム濃度より高いゲルマニウム濃度を有することができる。
引張応力を提供するいくつかの実施例では、フィンチャネル本体１１０ａは、Si材料を有することができ、エピタキシャル成長領域１２１および１２３は、SiＣ材料を有することができる。引張応力を提供する他の実施例では、フィンチャネル本体１１０ａおよびエピタキシャル成長領域１２１および１２３は、SiＣ材料を有することができる。エピタキシャル成長領域１２１および１２３は、フィンチャネル本体１１０ａの炭素濃度より高い炭素濃度を有することができる。
図３は、いくつかの実施形態に基づいた例示的なＦｉｎＦＥＴの応力対距離ｄのシミュレーションの結果を示す概略図である。図３では、垂直軸は、フィンチャネル本体に加えられた圧力を示し、水平軸は、距離“ｄ”を示している。シミュレーションでは、フィンチャネル本体１１０ａは、約４０ｎｍの高さ“ｈ”を有し、Si材料を有する。エピタキシャル成長領域１２１および１２３は、約３６atomic％（原子比）のゲルマニウム濃度を有するSiGe材料を有することができる。エピタキシャルシリコン層（図示されていない）は、エピタキシャル成長領域１２１および１２３のそれぞれの上に形成される。曲線Ａは、ＦｉｎＦＥＴ１０５ａがゲートファーストプロセスによって形成されるのを示している。曲線Ｂは、ＦｉｎＦＥＴ１０５ａがゲートラストプロセスによって形成されるのを示している。
図３を再度参照下さい。いくつかの実施形態では、距離“ｄ”は、約０である。界面１０４の中心領域は、分離領域１０３ａの表面１０６と実質的に同じ高さにある。約−４００Ｍｐａおよび−７００Ｍｐａの応力は、ゲートファーストプロセスおよびゲートラストプロセスによってそれぞれ形成されたＦｉｎＦＥＴ１０５ａのフィンチャネル本体１１０ａに加えられることができる。距離“ｄ”を増すことで、応力は、ゲートファーストプロセスおよびゲートラストプロセスによって形成されたＦｉｎＦＥＴ１０５ａのフィンチャネル本体１１０ａに対して増加される。他の実施形態では、距離“ｄ”が高さ“ｈ”と実質的に同じか、または高さ“ｈ”より大きい場合、ＦｉｎＦＥＴ１０５ａのフィンチャネル本体１１０ａに加えられる応力の増加は遅くなり得る。上述より、エピタキシャル成長領域１２１および１２３は、任意のフィン構造を含まない。エピタキシャル成長領域１２１および１２３の量は、ＦｉｎＦＥＴ１０５ａのフィンチャネル本体１１０ａに望ましい応力を提供することができる。
図４は、基板の一部および分離領域を含むもう１つの例示的なＦｉｎＦＥＴの拡大された概略断面図である。図２Ａの中の要素と同じである図４の要素は、３００を加えた同じ参照番号によって示される。いくつかの実施形態では、分離領域４０３ａは、分離領域４０３ａの表面４０６が分離領域４０３ａおよび基板４０１の部分４０２ａ間の界面４０９と交差する角４０８を有することができる。基板４０１の部分４０２ａは、基板４０１の部分４０２ａの表面４０４が分離領域４０３ａおよび基板４０１の部分４０２ａ間の界面４０９と交差する先端４１１を有することができる。角４０８は、先端４１１に実質的に隣接する。いくつかの実施例では、エピタキシャル成長領域４２１を形成するプロセスは、水素含有環境下でのリフロープロセスを含むことができる。リフロープロセスは、表面４０４の中心部分を平坦にすることができる。
角４０８が先端４１１に実質的に隣接する場合、エピタキシャル成長領域４２１の望ましい量は、基板４０１の部分４０２ａから形成されることができる。エピタキシャル成長領域４２１の望ましい量は、ＦｉｎＦＥＴのフィンチャネル本体に望ましい応力を提供することができる。エピタキシャル成長領域４２１の量は、ソース／ドレイン領域の抵抗も減少することができる。いくつかの実施例では、インサイチュ（in-Situ）プロセスによってエピタキシャル成長領域４２１に加えられたドーパントは、ソース／ドレイン領域の抵抗を更に減少することができる。
図５Ａ〜図５Ｄは、図１の断面線２Ｃ−２Ｃに沿った、ＦｉｎＦＥＴを形成する例示的な方法を示す概略断面図である。図５Ａでは、分離構造１０３は、基板１０１内および／または基板１０１上に形成されることができる。フィン１３５は、基板１０１上に形成されることができる。フィン１３５は、高さ“ｈ”を有することができる。ゲート誘電体１３０およびゲート電極１１５は、フィン１３５上に形成されることができる。ハードマスク層１４０は、ゲート電極１１５上に形成されることができる。スペーサ層１０７は、フィン１３５、ハードマスク層１４０、およびゲート電極１１５およびゲート誘電体１３０の側壁上に実質的に共形して形成されることができる。分離構造１０３、ゲート誘電体１３０、ゲート電極１１５、スペーサ層１０７、フィン１３５、および／またはハードマスク層１４０は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および／またはその任意の組み合わせを含むプロセスによって形成されることができる。
図５Ｂを参照下さい。スペーサ層１０７の部分（図５Ａに図示）は、スペーサ層１０７ａ〜１０７ｄを形成するために除去されることができる。スペーサ層１０７ａおよび１０７ｂは、ゲート電極１１５の側壁上に形成されることができる。スペーサ層１０７ｃおよび１０７ｄは、フィン１３５の側壁上に形成されることができる。いくつかの実施例では、スペーサ層１０７ａおよび１０７ｂは、ゲート電極１１５の側壁からのエピタキシャル成長に起因する急成長(mushroom effect)を防ぐためにゲート電極１１５を覆うことができる。分離構造１０３、ゲート誘電体１３０、ゲート電極１１５、スペーサ１０７ａおよび１０７ｂ、フィン１３５、および／またはハードマスク層１４０は、例えば堆積プロセス、エッチプロセス、洗浄プロセス、リソグラフィプロセス、および／またはその任意の組み合わせを含むプロセスによって形成されることができる。
図５Ｃを参照下さい。除去プロセス１４５は、基板１０１の部分１０２ａの表面１４５ａおよび１０２ｅの表面１４５ｂを露出し、フィンチャネル本体１１０ａを規定するために、フィン１３５の少なくとも一部を除去することができる。除去プロセス１４５は、スペーサ層１０７ｃおよび１０７ｄを除去することもできる。いくつかの実施形態では、除去プロセス１４５は、フィン１３５の部分を実質的に除去することで露出された表面１４５ａの中心領域が分離構造１０３の表面１０６と実質的に同じ高さにあることができる。他の実施例では、除去プロセス１４５は、基板１０１の部分を除去することで露出された表面１４５ａの中心領域が分離構造１０３の表面１０６の下方にあることができる。距離“ｄ”は、露出された表面１４５ａおよび分離構造１０３の表面１０６の間に定義されることができる。距離“ｄ”と高さ“ｈ”の比率（ｄ／ｈ）は、約１０またはそれ以下であることができる。少なくとも１つの実施形態では、比率（ｄ／ｈ）は、約１であることができる。
いくつかの実施形態では、図５Ａ〜５Ｃに関連した上述のプロセスのステップは、フィンチャネル本体１４５ａを基板１０１上に形成するプロセスおよびゲート電極１１５をフィンチャネル本体１４５ａ上に形成するプロセス（図６に示されるプロセス６１０および６２０）となることができる。他の実施形態では、プロセス６１０は、フィンチャネル本体１４５ａを形成する、１つまたは１つ以上の従来の半導体プロセスのステップを含むことができる。また他の実施形態では、図５Ａ〜５Ｃに関連した上述の１つまたは１つ以上のプロセスのステップは、省かれ、プロセス６１０および６２０を行うことができる。
図５Ｄを参照下さい。少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域、例えばＳ／Ｄ領域１２０ａおよび１２０ｂは、フィンチャネル本体１１０ａに隣接して形成されることができる。いくつかの実施形態では、Ｓ／Ｄ領域１２０ａおよび１２０ｂの形成は、基板１０１の部分１０２ａの露出された表面１４５ａおよび部分１０２ｅの露出された表面１４５ｂから、エピタキシャル成長領域１２１および１２３のエピタキシャル成長をそれぞれ含むことができる。いくつかの実施形態では、エピタキシャル成長領域１２１および１２３のそれぞれは、（１００）ファセット有することができる。
いくつかの実施形態では、図５Ａ〜図５Ｃに関連した上述のプロセスのステップは、フィンチャネル本体に隣接した、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域を形成するプロセスとなることができ、少なくとも１つのＳ／Ｄ領域は、どのフィン構造も実質的に含まない（図６に示されたプロセス６３０）。
いくつかの実施形態では、ＦｉｎＦＥＴ１００の形成方法は、Ｓ／Ｄ領域１２０ａおよび１２０ｂ内にドーパントを注入するステップを含む。Ｎチャネルメモリセルを形成する実施形態には、Ｓ／Ｄ領域１２０ａおよび１２０ｂは、ヒ素（As）、リン（Ｐ）、他のＶ族元素、またはその組み合わせなどのドーパントを有することができる。
他の実施形態では、ＦｉｎＦＥＴ１００の形成方法は、エピタキシャル成長領域１２１および１２３の少なくとも一部をサリサイド化(salicidating)するステップを含むことができる。エピタキシャル成長領域１２１および１２３のケイ化物は、望ましい導電率を提供することができる。ケイ化物は、ニッケルシリサイド（NiSi）、ケイ化ニッケル−白金（NiPtSi）、ケイ化ニッケル−白金−ゲルマニウム（NiPtGeSi）、ケイ化ニッケル−ゲルマニウム（NiGeSi）、ケイ化イットリウム（YbSi）、ケイ化白金（PtSi）、ケイ化イリジウム（IrSi）、ケイ化エルビウム（ErSi）、ケイ化コバルト（CoSi）、他の好適な材料、および／またはその組み合わせなどの材料を含んでよい。ケイ化物を作製するのに用いられる材料は、スパッタリングおよび蒸着などの物理気相成長（ＰＶＤ）、めっき、プラズマＣＶＤ（ＰＥＣＶＤ）、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、および原子層ＣＶＤ（ＡＬＣＶＤ）などの化学気相成長法、他の好適な成長法、および／またはその組み合わせを用いて堆積されることができる。堆積後、サリサイド化プロセスは、特定材料(specific material)または材料(materials)に基づいて選ばれた高温下で、堆積した材料およびドープ領域の間での反応を続けることができる。これは、アニーリングとも呼ばれ、急速熱処理(rapid thermal process;RTP)を含むことができる。反応したケイ化物は、単一ステップのＲＴＰまたは複数ステップのＲＴＰを必要とする可能性がある。
いくつかの実施形態では、ＦｉｎＦＥＴ１００の形成方法は、エピタキシャル層（図示されていない）、例えば、シリコンエピタキシャル層を各エピタキシャル成長領域１２１および１２３上に形成するステップを含むことができる。シリコンエピタキシャル層の形成後、前記方法は、エピタキシャル層の少なくとも一部をサリサイド化するステップを含むことができる。シリコンエピタキシャル層から形成されたケイ化物は、ケイ化物の欠陥を望ましく低減することができる。ケイ化物の望ましい伝導率は達成することができる。
他の実施例では、ＦｉｎＦＥＴ１００の形成方法は、基板１０１の一部を除去するエッチプロセス（図示されていない）を含むことができる。エッチプロセスは、例えば、ドライエッチ、ウェットエッチ、および／またはその任意の組み合わせを含むことができる。エッチプロセスは、図２Ｂに関連した上述の除去プロセス１４５の後、および／または図２Ｃに関連した上述のエピタキシャル成長領域１２１および１２３を形成する前に行われることができる。いくつかの実施例では、除去プロセス１４５の後、分離構造１０３の上部角は、基板１０１の部分１０２ａの先端より高いことができる。エッチプロセスは、基板１０１の部分を除去することで、図４に関連した上述のように分離構造１０３の角が基板１０１の部分１０２ａの先端に実質的に隣接するようにする。実質的に同じ高さの角と先端は、エピタキシャル成長領域１２１および１２３の望ましい量を露光した表面１４５ａおよび１４５ｂからそれぞれ形成されるようにすることができる。エピタキシャル成長領域１２１および１２３の望ましい量は、望ましい応力をフィンチャネル本体１１０ａに提供することができる。
また、他の実施形態では、ＦｉｎＦＥＴ１００の形成方法は、基板１０１の露光した表面１４５ａおよび１４５ｂをリフローするプロセスを含み、基板の露光した表面１４５ａおよび１４５ｂの中心領域が実質的に平坦になることができる。露光した表面１４５ａおよび１４５ｂの実質的に平坦な中心領域は、エピタキシャル成長領域１２１および１２３を露光した表面１４５ａおよび１４５ｂからそれぞれ望ましく形成されるようにすることができる。いくつかの実施形態では、露光した表面１４５ａおよび１４５ｂをリフローするプロセスは、水素含有環境下で、３０分間、約６００℃〜８００℃の間の処理温度で実行されることができる。
いくつかの実施形態では、少なくとも１つの誘電体構造（図示されていない）は、基板上に形成されることができる。誘電体構造は、酸化物、窒化物、酸窒化物、低ｋ誘電体材料、超低ｋ誘電体材料、またはその任意の組み合わせなどの材料を含んでよい。誘電体構造は、例えば、ＣＶＤプロセス、ＨＤＰ ＣＶＤプロセス、高アスペクト比プロセス（ＨＡＲＰ）、スピンコーティングプロセス、他の堆積プロセス、および／またはその任意の組み合わせによって形成されることができる。
いくつかの実施形態では、接触プラグ、ビアプラグ、金属領域、および／または金属線は、相互接続用に誘電体構造内に形成されることができる。接触プラグ、ビアプラグ、金属領域、および／または金属線は、タングステン（Ｗ）、アルミニウム（Al）、銅（Cu）、チタン（Ti）、タンタル（Ta）、窒化チタン（Tin）、窒化タンタル（TaN）、ニッケルシリサイド（NiSi）、ケイ化コバルト（CoSi）、他の好適な導電材料、および／またはその組み合わせなどの材料を含むことができる。接触プラグ、ビアプラグ、金属領域、および／または金属線は、堆積、フォトリソグラフィー、およびエッチングプロセス、および／またはその組み合わせなど、任意の好適なプロセスによって形成されることができる。注意するのは、図５Ａ〜図５Ｄに関連した上述の方法は、単に範例にすぎない。前記方法は、ゲートファーストプロセスまたはゲートラストプロセスであることができる。本発明の範例は、これに限定されるものではない。
いくつかの実施形態では、ＦｉｎＦＥＴ１０５ａおよび／または１０５ｂは、プリント配線板またはプリント回路板（ＰＣＢ）に物理的かつ電気的に接続されることができるパッケージ内に形成され、電子アセンブリを形成することができる。電子アセンブリは、コンピュータ、無線通信デバイス、コンピュータ周辺機器、娯楽機器などの電子システムの一部であることができる。
いくつかの実施形態では、集積回路１００を含むシステムは、単一のＩＣ、いわゆるシステムオンチップ（ＳＯＣ）または集積回路システム(system on integrated circuit ; SOIC)デバイスに全システムを提供できる。これらのＳＯＣデバイスは、単一の集積回路に、例えば、携帯電話、ＰＤＡ、デジタルＶＣＲ、デジタルカムコーダー、デジタルカメラ、ＭＰ３プレーヤーなどを実行するために必要な全ての回路を提供することができる。
以上、当業者が本開示の態様をより理解できるように幾つかの実施の形態特徴を概説した。当業者は、本開示を、ここで採用された実施の形態の、同じ目的を実行し実行しおよび／または同じ利点を達成するために他のプロセスおよび構造を設計又は改変するための基礎として、容易に使用できることが分かる。本開示の精神及び範囲を逸脱しない限りにおいては、当業者であればそのような等価な構成を達成することが可能であり、当業者は、本開示の精神および範囲を逸脱せずに、ここで種々の変更、代替、および改変をするだろう。

Claims (10)

  1. 基板上のフィンチャネル本体と、
    前記フィンチャネル本体上に配置されたゲート電極と、
    前記フィンチャネル本体に隣接して配置され、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域を有するフィン電界効果トランジスタ（ＦｉｎＦＥＴ）。
  2. 前記基板は、第１分離領域および第２分離領域の間の部分を有し、前記少なくとも１つのＳ／Ｄ領域は、エピタキシャル成長領域を含み、前記エピタキシャル成長領域は、前記基板の前記部分上に配置される請求項１に記載のＦｉｎＦＥＴ。
  3. 前記エピタキシャル成長領域および前記基板の前記部分は、界面を有し、前記界面の中心領域は、前記第１分離領域の表面の下方にあり、かつ前記界面の前記中心領域および前記第１分離領域の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項２に記載のＦｉｎＦＥＴ。
  4. 前記界面の前記中心領域は、実質的に平坦である請求項３に記載のＦｉｎＦＥＴ。
  5. 前記第１分離領域は、前記第１分離領域の前記表面が前記第１分離領域および前記基板の前記部分の間の界面と交差する角を有し、前記基板の前記部分は、前記基板の前記部分の表面が前記第１分離領域および前記基板の前記部分間の界面と交差する先端を有し、前記角は、前記先端に実質的に隣接する請求項２に記載のＦｉｎＦＥＴ。
  6. 基板上にフィンチャネル本体を形成し、
    前記フィンチャネル本体上にゲート電極を形成し、
    前記フィンチャネル本体に隣接し、どのフィン構造も実質的に含まない、少なくとも１つのソース／ドレイン（Ｓ／Ｄ）領域を形成するフィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するための方法。
  7. 前記フィンチャネル本体の形成は、
    前記基板上にフィンを形成するステップと、
    前記フィンの少なくとも１つの端部を除去し、分離構造によって囲まれた前記基板の部分の表面を露出してフィンチャネル本体を形成するステップを有する請求項６に記載の方法。
  8. 前記基板の部分を除去するステップを更に有し、前記基板の前記部分の前記露出した表面の中心領域は、前記分離構造の表面の下方にあり、前記基板の前記露出した表面の前記中心領域および前記分離構造の前記表面間の距離は、前記フィンチャネル本体の高さと実質的に同じである請求項７に記載の方法。
  9. 前記少なくとも１つのＳ／Ｄ領域の形成は、前記基板の前記部分の前記露出した表面から前記少なくとも１つのＳ／Ｄ領域をエピタキシャル成長させるステップを有する請求項７に記載の方法。
  10. 前記エピタキシャル成長領域上にエピタキシャル層を形成するステップと、
    少なくとも１つの前記エピタキシャル層をサリサイド化するステップをさらに有する請求項９に記載の方法。
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