KR100598099B1 - 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법을 제공한다. 이 트랜지스터는 반도체 기판과, 상기 반도체 기판 상에 형성되어 수직으로 신장된 핀과, 상기 핀의 측벽을 둘러싸는 소자분리막을 포함한다. 게이트 전극이 상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싼다. 상기 게이트 전극의 측벽에 측벽 스페이서가 형성되고, 상기 게이트 전극 양측의 핀에 소오스/드레인이 형성된다. 상기 소오스/드레인의 표면 폭은 게이트 전극과 중첩된 핀의 두께보다 넓다. 소오스/드레인이 형성된 핀의 측벽을 노출시킴으로써 소오스/드레인의 표면 폭을 핀의 두께보다 넓힐 수 있다. 또한, 핀을 형성한 후 다마신 게이트를 형성하기 위한 게이트 그루브에 노출된 부분만을 선택적으로 리세스 시키어 핀의 폭을 줄일 수 있다.

Description

다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법{VERTICAL CHANNEL FIN FET HAVING A DAMASCENE GATE AND METHOD FOR FABRICATING THE SAME}
도 1a은 본 발명의 제 1 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 2a 내지 도 8a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 I-I'를 따라 취해진 공정단면도들이다.
도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅱ-Ⅱ'를 따라 취해진 공정단면도들이다.
도 9a는 제 1 실시예의 변형례를 설명하기 위한 평면도이다.
도 9b는 도 9a의 I-I'에 따라 취해진 단면도이다.
도 9c는 도 9a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 10a은 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 10b는 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 10c는 도 10a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 11a 내지 도 16a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 11b 내지 도 16b는 각각 도 11a 내지 도 16a의 Ⅲ-Ⅲ'를 따라 취해진 공정단면도들이다.
도 11c 내지 도 16c는 각각 도 11a 내지 도 16a의 Ⅳ-Ⅳ'를 따라 취해진 공정단면도들이다.
도 17a는 제 2 실시예의 제 1 변형례를 설명하기 위한 평면도이다.
도 17b는 도 17a의 I-I'에 따라 취해진 단면도이다.
도 17c는 도 17a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 18a는 제 2 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 18b는 도 18a의 I-I'에 따라 취해진 단면도이다.
도 18c는 도 18a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 19a은 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 19b는 도 19a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 19c는 도 19a의 Ⅵ- Ⅵ'를 따라 취해진 단면도이다.
도 20a 내지 도 25a는 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 20b 내지 도 25b는 각각 도 20a 내지 도 25a의 Ⅴ-Ⅴ'를 따라 취해진 공정단면도들이다.
도 20c 내지 도 25c는 각각 도 20a 내지 도 25a의 Ⅵ- Ⅵ'를 따라 취해진 공정단면도들이다.
도 26a는 제 3 실시예의 제 1 변형례를 설명하기 위한 평면도이다.
도 26b는 도 26a의Ⅴ-Ⅴ'에 따라 취해진 단면도이다.
도 26c는 도 26a의 Ⅵ- Ⅵ'에 따라 취해진 단면도이다.
도 27a은 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 27b는 도 27a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 27c는 도 27a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 28a 내지 도 32a는 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 28b 내지 도 32b는 각각 도 28a 내지 도 32a의 Ⅶ-Ⅶ'를 따라 취해진 공정단면도들이다.
도 28c 내지 도 32c는 각각 도 28a 내지 도 32a의 Ⅷ-Ⅷ'를 따라 취해진 공정단면도들이다.
도 33a는 제 4 실시예의 제 1 변형례를 설명하기 위한 평면도이다.
도 33b는 도 33a의Ⅶ-Ⅶ'에 따라 취해진 단면도이다.
도 33c는 도 33a의 Ⅷ-Ⅷ'에 따라 취해진 단면도이다.
도 34a는 제 4 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 34b는 도 34a의Ⅶ-Ⅶ'에 따라 취해진 단면도이다.
도 34c는 도 34a의 Ⅷ-Ⅷ'에 따라 취해진 단면도이다.
도 35a은 본 발명의 제 5 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 35b는 도 35a의 Ⅸ-Ⅸ'를 따라 취해진 단면도이다.
도 35c는 도 35a의 Ⅹ-Ⅹ'를 따라 취해진 단면도이다.
도 36a 내지 도 39a는 본 발명의 제 5 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 36b 내지 도 39b는 각각 도 36a 내지 도 39a의 Ⅸ-Ⅸ'를 따라 취해진 공정단면도들이다.
도 36c 내지 도 39c는 각각 도 36a 내지 도 39a의 Ⅹ-Ⅹ'를 따라 취해진 공정단면도들이다.
도 40a는 제 5 실시예의 변형례를 설명하기 위한 평면도이다.
도 40b는 도 40a의Ⅸ-Ⅸ'에 따라 취해진 단면도이다.
도 40c는 도 40a의 Ⅹ-Ⅹ'에 따라 취해진 단면도이다.
도 41a은 본 발명의 제 6 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 41b는 도 41a의 ⅩI-ⅩI'를 따라 취해진 단면도이다.
도 41c는 도 41a의 ⅩⅡ-ⅩⅡ'를 따라 취해진 단면도이다.
도 42a 내지 도 45a는 본 발명의 제 6 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 42b 내지 도 45b는 각각 도 42a 내지 도 45a의 ⅩI-ⅩI'를 따라 취해진 공정단면도들이다.
도 42c 내지 도 45c는 각각 도 42a 내지 도 45a의 ⅩⅡ-ⅩⅡ'를 따라 취해진 공정단면도들이다.
도 47a는 제 6 실시예의 제 1 변형례를 설명하기 위한 평면도이다.
도 47b는 도 47a의ⅩI-ⅩI'에 따라 취해진 단면도이다.
도 47c 도 47a의 ⅩⅡ-ⅩⅡ'에 따라 취해진 단면도이다.
도 47a는 제 6 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 47b는 도 47a의ⅩI-ⅩI'에 따라 취해진 단면도이다.
도 47c 도 47a의 ⅩⅡ-ⅩⅡ'에 따라 취해진 단면도이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 다마신 게이트를 갖는 수직 채널 핀 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
소자의 성능은 일반적으로 소자의 크기를 줄임으로써 개선된다. 그러나, 채널의 길이가 100 ㎚ 이하로 축소되면 전통적인 수평채널(planar channel)을 갖는 전계효과 트랜지스터는 몇 가지 문제점을 유발한다. 수평채널을 갖는 전계효과 트랜지스터전계효과 트랜지스터게이트 전극이 형성된 구조로서, 채널 상·하부의 전계가 비 대칭적으로 형성되어 채널길이가 줄어들 수록 소오스 및 드레인의 영향으로 인하여 게이트의 채널 제어 능력이 저하되는 현상이 발생한다. 트랜지스터의 채널에 대한 게이트의 제어능력을 향상시키기 위해 도입된 것이 이중 게이트(double gate), 혹은 삼중 게이트 전계효과 트랜지스터(triple gate field effect transistor)이다. 이중 게이트, 혹은 삼중 게이트 전계효과 트랜지스터는 게이트가 채널을 감싸는 구조로서, 채널에 대칭적인 전계가 인가되어 게이트의 채널 제어 능력이 향상되어 단채널효과를 억제할 수 있다.
미합중국특허번호 6,396,108호 "SELF-ALIGNED DOUBLE GATE SILICON-ON-INSULATOR(SOI) DEVICE"은 수직 채널을 갖는 핀 전계효과 트랜지스터(fin FET)를 개시하고 있다. 수직 채널을 갖는 핀 전계효과 트랜지스터는 핀의 두께에 비해 핀의 높이가 매우 높기 때문에, 핀 상부에 게이트 전극을 형성하기 위하여 두꺼운 도전막을 패터닝하여야 한다. 이 과정에서 핀이 과식각되어 핀의 형태가 비정상적으로 변형될 수 있다. 따라서, 핀이 과식각되는 것을 방지할 수 있는 기술이 요구된다.
또한, 수직 채널을 갖는 핀 전계효과 트랜지스터는 핀 양면 또는 삼면에 채널을 통해 높은 전류 구동이 가능하다. 따라서, 게이트의 채널 제어 능력을 향상시키기 위하여 핀의 두께가 수십 나노 정도로 형성하는 것이 요구되는 것에 반해 높은 전류 출력을 위한 넓은 면적의 소오스/드레인 형성이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 점유면적을 높이지 않고 높은 전류를 출력할 수 있는 핀 전계효과 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 채널영역이 형성되는 핀의 두께가 좁고 소오스/드레인의 면적이 넓은 핀 전계효과 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 소오스/드레인 표면의 폭이 채널 영역이 형성되는 핀의 두께보다 넓은 다마신 게이트를 갖는 핀 전계효과 트랜지스터를 제공한다. 이 트랜지스터는 반도체 기판과, 상기 반도체 기판 상에 형성되어 수직으로 신장된 핀과, 상기 핀의 측벽을 둘러싸는 소자분리막을 포함한다. 게이트 전극이 상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싼다. 상기 게이트 전극의 측벽에 측벽 스페이서가 형성되고, 상기 게이트 전극 양측의 핀에 소오스/드레인이 형성된다. 상기 소오스/드레인의 표면 폭은 상기 게이트 전극과 중첩된 핀의 두께보다 넓다.
상기 핀과 상기 게이트 전극 사이에 게이트 절연막이 개재될 수 있다. 상기 게이트 절연막은 상기 게이트 전극과 상기 핀의 양측벽 사이 또는, 상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 개재될 수 있다.
본 발명의 일 양태에서 상기 핀은 상기 게이트 전극과 중첩된 채널영역을 포함할 수 있다. 상기 채널 영역이 형성된 핀은 상기 게이트 전극에 자기정렬되어 그 폭이 감소되어 상기 소오스/드레인이 형성된 핀의 두께보다 좁다. 결과적으로, 채널 영역이 형성된 부분 보다 넓은 부분에 형성되는 상기 소오스/드레인의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다.
본 발명의 다른 양태에서 상기 채널 영역이 형성된 핀의 두께와 상기 소오스/드레인이 형성된 핀의 두께는 동일하다. 그러나, 상기 소오스/드레인을 둘러싸는 소자분리막이 상기 스페이서 패턴의 외측벽에 정렬되어 리세스됨으로서, 상기 핀의 일부분이 노출되고 상기 핀의 노출된 측벽에 소자분리막의 표면이 노출되어, 결과적으로 상기 소오스/드레인의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다.
본 발명의 또 다른 양태에서 상기 게이트 전극은 상기 핀의 상부 및 양측벽을 감싸는 하부 게이트 패턴 및 상기 하부 게이트 패턴 상에 형성된 상부 게이트 패턴으로 구성될 수 있다. 상기 하부 게이트 패턴과 상기 핀의 양측벽 사이에 게이트 절연막이 개재되거나, 상기 하부 게이트 패턴과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막이 개재될 수 있다. 상기 측벽스페이서는 상기 상부 게이트 측벽에 형성된 상부 측벽 스페이서 및 상기 상부 측벽 스페이서 하부에 형성된 하부 측벽 스페이서로 구성될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 소오스/드레인 표면의 폭이 채널영역이 형성되는 핀의 두께보다 넓은 다마신 게이트를 갖는 핀 전계효과 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체 기판을 패터닝하여 핀을 형성함과 동시에 소자분리 영역을 정의하는 단계를 포함한다. 상기 소자분리 영역에 절연막을 채워 소자분리막을 형성한다. 상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싸는 게이트 전극을 형성한다. 상기 게이트 전극은 다마신 공정을 적용하여 형성할 수 있다. 상기 게이트 패턴 양측의 핀에 소오스/드레인 영역을 형성하고, 상기 게이트 전극의 측벽에 측벽 스페이서를 형성한다.
구체적으로 상기 반도체 기판 상에 하드마스크를 형성하여 상기 핀 상부에 하드마스크 패턴이 형성될 수 있다. 상기 하드마스크 패턴은 상기 게이트 전극을 형성하는 동안 제거되거나 제거되지 않을 수 있다. 따라서, 상기 게이트 패턴과 상기 핀의 상부면 사이에 캐핑층이 형성되거나 형성되지 않을 수 있다. 다마신 공정을 적용하는데 있어서, 상기 게이트 전극을 형성하기 위한 게이트 그루브 내에 노출되는 핀의 표면에 게이트 절연막을 형성한다. 상기 게이트 절연막은 핀의 양측벽에 형성되거나, 핀의 양측벽 및 상부면에 형성될 수 있다. 이는 상기 캐핑층의 유무에 따른다. 상기 게이트 그루브 내에 노출된 핀의 측벽을 리세스 시키어 상기 소자분리막에 덮여진 부분보다 폭을 줄일 수 있다. 핀 측벽은 등방성 식각을 이용하여 리세스 시키거나 산화막 성장 후 제거에 의해 리세스 시킬 수 있다. 그 결과, 채널 영역이 형성되는 핀의 두께는 소오스/드레인이 형성되는 핀의 두께보다 좁게 형성할 수 있다. 따라서, 소오스/드레인의 표면 폭은 채널 영역이 형성되는 핀의 두께보다 넓은 폭을 가질 수 있다.
채널 영역이 형성되는 핀의 두께와 소오스/드레인이 형성되는 핀의 두께가 동일하더라도 소오스/드레인의 표면 폭을 증가시킬 수 있다. 구체적으로, 상기 측벽 스페이서 및 상기 게이트 전극을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀의 측벽을 노출시킬 수 있다. 따라서, 상기 소오스/드레인의 표면은 상기 핀의 상부면 뿐만 아니라 상기 핀의 측벽에도 노출된다. 결과적으로, 상기 소오스/드레인의 표면 폭은 상기 채널영역이 형성되는 핀의 두께보다 넓은 폭을 가질 수 있다.
상기 게이트 전극은 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 감싸는 하부 게이트 패턴과 상기 하부 게이트 패턴 상에 상부 게이트 패턴을 형성함으로써 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a은 본 발명의 제 1 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 기판(10) 상에 수직으로 신장된 핀(20)이 형성되고, 상기 핀(20)과 교차하는 게이트 그루브(26g)를 갖는 소자분리막(18)이 상기 핀(20)의 측벽을 둘러싼다. 상기 게이트 그루브(26)의 바닥은 리세스된 소자분리막(18r)으로 이루어진다. 상기 게이트 그루브(26g)를 채우는 게이트 전극(30g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(30g)과 상기 핀의 상부면 사이에는 캐핑층(12c)이 개재되고, 상기 게이트 전극(30g)과 상기 핀의 양측벽 사이에 게이트 절연막(28)이 개재된다. 상기 게이트 전극(30g)의 양측벽에는 측벽 스페이서(34)가 형성되어 있고, 상기 게이트 전극(30g) 양측의 핀에는 소오스/드레인(32s, 32d)이 각각 형성되어 있다. 상기 소자분리막(18)은 상기 측벽 스페이서(34)의 외측벽에 정렬되어 리세스된 부분(18b)을 가진다. 따라서, 상기 핀(20)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(32s, 32d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(32s, 32d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)에 접속된 전극을 더 포함할 수 있다. 상기 소오스/드레인(32s, 32d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수 나노 내지 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 2a 내지 도 8a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 I-I'를 따라 취해진 공정단면도들이다.
도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅱ-Ⅱ'를 따라 취해진 공정단면도들이다.
도 2a, 2b 및 2c를 참조하면, 반도체 기판(10) 상에 하드마스크막(12)을 형성하고, 상기 하드마스크막(12) 상에 핀을 형성하기 위한 포토레지스트 패턴(14)을 형성한다.도 3a, 3b 및 3c를 참조하면, 상기 포토레지스트 패턴(14)을 식각마스크로 사용하여 상기 하드마스크막(12) 및 상기 반도체 기판(10)을 패터닝하여 수직으로 신장된 핀(20) 및 소자분리 영역을 정의한다. 상기 핀(20)의 상부에 하드마스크 패턴(12p)이 형성된다. 상기 포토레지스트 패턴(14)을 제거한다. 상기 포토레지스트 패턴(14)은 상기 하드마스크막(12)을 패터닝한 후 제거할 수도 있다. 이 경우, 상기 하드마스크 패턴(12p)을 식각마스크로 사용하여 상기 반도체 기판(10)을 패터닝할 수 있다. 상기 반도체 기판(10)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(12p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(18)을 형성한다.
도 4a, 4b 및 4c를 참조하면, 상기 소자분리막(18)이 형성된 기판 상에 희생막(22)을 형성하고, 상기 희생막(22) 상에 게이트 오프닝(26)을 가지는 포토레지스트 패턴(24)을 형성한다. 상기 게이트 오프닝(26)은 상기 핀(20)의 상부를 가로지른다. 상기 희생막(22)은 상기 하드마스크막과 동일한 물질로 형성할 수 있다. 그 외에도, 상기 소자분리막(18)에 대한 식각선택성을 가지는 막으로써 비정질 실리콘, 폴리실리콘 등으로 형성할 수도 있다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다.
도 5a, 5b 및 5c를 참조하면, 상기 포토레지스트 패턴(24)을 식각마스크로 사용하여 상기 희생막(22)을 식각하여 희생막 패턴(22p) 및 게이트 그루브(26g)를 형성한다. 상기 게이트 그루브(26g)는 상기 핀(20)의 양측벽을 노출시킨다. 도시된 것과 같이 상기 하드마스크 패턴(12p)의 일부분도 식각될 수 있으나, 이는 공정 조건에 따라 변동될 수 있다. 상기 게이트 그루브(26g)는 바닥에 소자분리막(18)이 잔존하도록 형성한다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다. 상기 포토레지스트 패턴(24)를 제거한다. 상기 포토레지스트 패턴(24)은 상기 희생막 패턴(22p)을 형성한 후 식각할 수도 있다. 이 경우, 상기 절연막 패턴(22p)을 식각마스크로 사용하여 상기 게이트 그루브(26g)를 형성할 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 게이트 그루브(26g)에 노출된 핀(20)의 표면에 게이트 절연막(28)을 형성한다. 상기 게이트 절연막(28)이 형성된 기판의 전면에 상기 게이트 그루브(26g)를 채우는 도전막(30)을 형성한다. 상기 도전막(30)은 폴리실리콘막, 폴리사이드막 또는 금속막 등 필요에 따라 전도성을 가지는 다양한 물질로 형성할 수 있다.
도 7a, 7b 및 7c를 참조하면, 상기 도전막(30)을 리세스 시키어 상기 게이트 그루브(26g) 내에 형성된 게이트 전극(30g)을 형성한다. 상기 도전막(30)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(30g) 양측에 노출되는 희생막 패턴(22p)을 제거하여 상기 게이트 전극(30g)의 측벽을 노출시킨다. 상기 희생막(22)를 상기 게이트 전극(30g)과 유사한 연마율 및 식각율을 가지는 물질로 형성한 경우, 상기 희생막(22)까지 에치백할 수도 있다.
도 8a, 8b 및 8c를 참조하면, 상기 게이트 전극(30g)을 식각마스크로 사용하여 상기 하드마스크 패턴(12p)을 식각한다. 상기 하드마스크 패턴(12p)이 제거되어 상기 게이트 전극(30g) 양측으로 상기 핀(20)의 상부면이 노출되고, 상기 게이트 전극(30g)과 상기 핀(20) 사이에 하드마스크 패턴이 잔존하여 캐핑층(12c)이 형성된다. 상기 게이트 전극(30g)을 이온주입 마스크로 사용하여 상기 핀(20) 내에 불순물을 주입하여 상기 게이트 전극(30g) 양측의 핀에 소오스/드레인(32s, 32d)을 각각 형성한다. 상기 게이트 전극(30g)의 양측벽에 측벽 스페이서(34)를 형성한다. 상기 측벽 스페이서(34)는 상기 핀(20)의 상부에서 상기 게이트 전극(30g) 및 상기 캐핑층(12c)의 측벽을 덮고, 상기 소자분리막(18)의 상부에서는 상기 게이트 전극(30g)의 측벽을 덮는다.
계속해서, 상기 측벽 스페이서(34) 및 상기 게이트 전극(30g)을 식각마스크로 사용하여 상기 소자분리막(18)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(18)은 상기 측벽 스페이서(34)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 상기 소오스/드레인은 상기 측벽 스페이서(34)를 형성한 전 또는 후에 형성할 수 있고, 상기 소자분리막(18)을 리세스한 후에 형성할 수도 있다. 상기 소오스/드레인은 경사이온주입 방법을 이용하여 형성하거나, 주입 깊이를 조절함으로써 상기 핀의 측벽에 노출되는 소오스/드레인의 표면적을 결정할 수 있다. 또한, 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다. 구체적으로, 상기 측벽 스페이서(34)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(34)를 형성한 이후에는 상기 측벽 스페이서(34)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(34)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(34) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
마직막으로, 상기 소자분리막이 리세스 된 이후에는 상기 두가지 방법 뿐만 아니라 경사 이온 주입을 적용하여 소오스/드레인을 형성할 수 있다.
결과적으로, 도 1a, 도 1b 및 도 1c에 도시된 것과 같이 수십 나노 폭의 핀을 형성하더라도 핀 측벽의 소오스/드레인이 노출되기 때문에 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 따라서, 후속공정에서 상기 소오스/드레인에 접속되는 전극을 형성할 때, 상기 핀의 상부면 및 상기 핀의 측벽에 노출된 소오스/드레인에 전극을 전기적으로 접속시킴으로써 핀 두께의 축소에 따른 저항에 대한 영향을 억제할 수 있다.
도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)의 표면, 즉, 상기 핀의 노출된 상부면 및 측벽에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
도 9a는 제 1 실시예의 변형례를 설명하기 위한 평면도이다.
도 9b는 도 9a의 I-I'에 따라 취해진 단면도이다.
도 9c는 도 9a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
본 발명에 따른 트랜지스터는 벌크 기판에 형성될 뿐만 아니라, SOI(Silicon-On-insulator, or Semiconductor-On insulator)기판에도 형성될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, SOI기판은 베이스 기판(10)과 상기 베이스 기판(10) 상에 형성된 매몰 절연층(11) 및 상기 메몰 절연층(11) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘일 수 있다. 상기 반도체층()이 패터닝되어 상기 매몰 절연층(11) 상에 수직으로 신장된 핀(20)이 형성되고, 상기 핀(20)과 교차하는 게이트 그루브(26g)를 갖는 소자분리막(18)이 상기 핀(20)의 측벽을 둘러싼다. 상기 게이트 그루브(26g)를 채우는 게이트 전극(30g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 그루브(26g)의 바닥은 리세스된 소자분리막(18r)로 이루어진다. 상기 게이트 전극(30g)과 상기 핀의 상부면 사이에는 캐핑층(12c)이 개재되고, 상기 게이트 전극(30g)과 상기 핀의 양측벽 사이에 게이트 절연막(28)이 개재된다. 상기 게이트 전극(30g)의 양측벽에는 측벽 스페이서(34)가 형성되어 있고, 상기 게이트 전극(30g) 양측의 핀에는 소오스/드레인(32s, 32d)이 각각 형성되어 있다. 상기 소자분리막(18)은 상기 측벽 스페이서(34)의 외측벽에 정렬되어 리세스된 부분(18b)을 가지거나, 완전히 제거될 수 있다.. 따라서, 상기 핀(20)의 측벽의 일부분 또는 전면이 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(32s, 32d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(32s, 32d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수 나도 내지 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 게이트 그루브(26g)의 바닥은 주변보다 리세스된 소자분리막(18r)일 수 있다. 그러나, 상기 소자분리막(18r)을 완전히 제거하여 상기 게이트 그루브(26g)의 바닥은 상기 매몰 절연막(11)이 될 수도 있다.
도 10a은 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 10b는 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 10c는 도 10a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 10a, 도 10b 및 도 10c를 참조하면, 반도체 기판(50) 상에 수직으로 신장된 핀(60)이 형성되고, 상기 핀(60)과 교차하는 게이트 그루브(66g)를 갖는 소자분리막(58)이 상기 핀(60)의 측벽을 둘러싼다. 상기 게이트 그루브(66g)를 채우는 게이트 전극(70g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(70g)과 상기 핀의 상부면 사이에는 캐핑층(52c)이 개재되고, 상기 게이트 전극(70g)과 상기 핀의 양측벽 사이에 게이트 절연막(68)이 개재된다. 상기 게이트 전극(70g)의 양측벽에는 측벽 스페이서(74)가 형성되어 있고, 상기 게이트 전극(70g) 양측의 핀에는 소오스/드레인(72s, 72d)이 각각 형성되어 있다. 상기 핀(60)은 상기 게이트 전극(70g)와 중첩되는 부분과, 상기 소오스/드레인(72s, 72d)으로 구분할 수 있다. 상기 게이트 전극(70g)와 중첩되는 부분은 상기 게이트 전극(70g)에 자기정렬되어 상기 소오스/드레인(72s, 72d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(70g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(70g)에 자기정렬된다. 결과적으로, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(72s, 72d)의 표면은 상기 게이트 전극(70g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수 나노 내지 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 11a 내지 도 16a는 본 발명의 제 2 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 11b 내지 도 17b는 각각 도 11a 내지 도 17a의 Ⅲ-Ⅲ'를 따라 취해진 공정단면도들이다.
도 11c 내지 도 17c는 각각 도 11a 내지 도 17a의 Ⅳ-Ⅳ'를 따라 취해진 공정단면도들이다.
도 11a, 11b 및 11c를 참조하면, 반도체 기판(50) 상에 하드마스크막(52)을 형성하고, 상기 하드마스크막(52) 상에 핀을 형성하기 위한 포토레지스트 패턴(54)을 형성한다.
도 12a, 12b 및 12c를 참조하면, 상기 포토레지스트 패턴(54)을 식각마스크로 사용하여 상기 하드마스크막(52) 및 상기 반도체 기판(50)을 패터닝하여 수직으로 신장된 핀(60) 및 소자분리 영역을 정의한다. 상기 핀(60)의 상부에 하드마스크 패턴(62p)이 형성된다. 상기 포토레지스트 패턴(54)을 제거한다. 상기 포토레지스트 패턴(54)는 상기 하드마스크 패턴(62p)을 형성한 후 제거할 수도 있다. 이 경우, 상기 하드마스크 패턴(62p)을 식각마스크로 사용하여 상기 반도체 기판(50)을 패터닝할 수 있다. 상기 반도체 기판(50)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(52p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(58)을 형성한다.
도 13a, 13b 및 13c를 참조하면, 상기 소자분리막(58)이 형성된 기판 상에 희생막(62)을 형성하고, 상기 희생막(62) 상에 게이트 오프닝(66)을 가지는 포토레지스트 패턴(64)을 형성한다. 상기 게이트 오프닝(66)은 상기 핀(60)의 상부를 가로지른다. 상기 희생막(62)은 상기 소자분리막(58)에 대하여 식각선택성을 가지는 막으로써 상기 하드마스크막과 동일한 물질로 형성하거나, 폴리실리콘 또는 비정질 실리콘으로도 형성할 수 있다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다.
도 14a, 14b 및 14c를 참조하면, 상기 포토레지스트 패턴(64)을 식각마스크로 사용하여 상기 희생막(62)을 식각하여 게이트 그루브(66g) 및 희생막 패턴(62p)를 형성한다. 상기 게이트 그루브(66g)는 상기 핀(60)의 양측벽을 노출시킨다. 도시된 것과 같이 상기 하드마스크 패턴(52p)의 일부분도 식각될 수 있으나, 이는 공정 조건에 따라 변동될 수 있다. 상기 게이트 그루브(66g)는 바닥에 소자분리막(58)이 잔존하도록 형성한다. 상기 포토레지스트 패턴(64)를 제거한다. 상기 포토레지스트 패턴(64)는 상기 희생막 패턴(62p)을 형성한 후 제거할 수도 있다.
상기 게이트 그루브(66g)에 노출된 핀의 측벽을 리세스 시키어 두께를 감소 시킨다. 상기 핀은 등방성 식각을 이용하여 리세스 시키거나, 열산화 후 산화막을 제거함으로써 리세스 시킬 수 있다. 등방성 식각의 경우 식각용액의 농도 및 식각 시간을 조절함으로써 핀의 측벽을 리세스 시킬 수 있고, 식각된 면의 측벽에 폴리머를 형성함으로써 일 방향으로만 리세스 시킬 수 있다. 또한, 열산화 공정에 의해 핀의 노출된 표면에 열산화막을 성장시키고 열산화막을 제거하면, 소모되는 반도체층의 양만큼 핀의 두께를 감소시킬 수 있다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
도 15a, 15b 및 15c를 참조하면, 상기 게이트 그루브(66g)에 노출된 핀(60)의 표면에 게이트 절연막(68)을 형성한다. 상기 게이트 절연막(68)이 형성된 기판의 전면에 상기 게이트 그루브(66g)를 채우는 도전막(70)을 형성한다. 상기 도전막(70)은 폴리실리콘막, 폴리사이드막 또는 금속막 등 필요에 따라 전도성을 가지는 다양한 물질로 형성할 수 있다.
도 16a, 16b 및 16c를 참조하면, 상기 도전막(70)을 리세스 시키어 상기 게이트 그루브(66g) 내에 형성된 게이트 전극(70g)을 형성한다. 상기 도전막(70)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(70g) 양측에 노출되는 희생막 패턴(62p)을 제거하여 상기 게이트 전극(70g)의 측벽을 노출시킨다. 상기 도전막(70)과 상기 희생막 패턴(62p)이 동일한 물질이면 상기 희생막 패턴(62p)까지 리세스하여 상기 게이트 전극(70g)을 형성할 수 있다.
도시하지는 않았지만, 계속해서 상기 게이트 전극(70g)을 식각마스크로 사용하여 상기 하드마스크 패턴(52p)을 식각하고, 상기 게이트 전극(70g)을 이온주입 마스크로 사용하여 상기 핀(60) 내에 불순물을 주입하여 상기 게이트 전극(70g) 양측의 핀에 소오스/드레인(72s, 72d)을 각각 형성한다. 상기 게이트 전극(70g)의 양측벽에 측벽 스페이서(74)를 형성하여 도 10a, 도 10b 및 도 10c에 도시된 트랜지스터를 제조할 수 있다. 결과적으로, 도 10a, 도 10b 및 도 10c에 도시된 것과 같이 소오스/드레인이 형성된 부분의 두께를 두껍게 하더라도 게이트 전극에 자기정렬된 부분은 수 나노 내지 수십 나노 두께로 형성할 수 있다. 따라서, 채널 영역의 핀 두께를 축소하더라도 낮은 저항의 소오스/드레인을 형성할 수 있다. 상기 소오스/드레인은 상기 측벽 스페이서(34)를 형성한 전 또는 후에 형성할 수도 있다.
. 구체적으로, 상기 측벽 스페이서(34)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(34)를 형성한 이후에는 상기 측벽 스페이서(34)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(34)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(34) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
도시하지는 않았지만, 상기 소오스/드레인(72s, 72d)의 표면, 즉, 상기 핀의 노출된 상부면 및 측벽에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
한편, 상기 하드마스크 패턴(52p)이 제거되어 상기 게이트 전극(70g) 양측으로 상기 핀(60)의 상부면이 노출되고, 상기 게이트 전극(70g)과 상기 핀(60) 사이에 하드마스크 패턴이 잔존하여 캐핑층(52c)이 형성된다. 상기 측벽 스페이서(74)는 상기 핀(60)의 상부에서 상기 게이트 전극(70g) 및 상기 캐핑층(52c)의 측벽을 덮고, 상기 소자분리막(58)의 상부에서는 상기 게이트 전극(70g)의 측벽을 덮는다.도 17a, 도 17b 및 도 17c는 제 2 실시예의 제 1 변형례를 나타낸 도면이다.
제 2 실시예는 채널이 형성되는 핀의 폭보다 소오스/드레인이 형성되는 핀의 폭을 넓게 형성할 수 있는 이점을 가지지만, 상기 제 1 실시예와 마찬가지로 핀 측벽에서 소오스/드레인의 표면을 노출시킬 수도 있다.
도 17a, 도 17b 및 도 17c을 참조하면, 상기 측벽 스페이서(74) 및 상기 게이트 전극(70g)을 식각마스크로 사용하여 상기 소자분리막(58)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(58)은 상기 측벽 스페이서(74)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 상기 소오스/드레인은 상기 소자분리막(58)을 리세스 한 후 형성할 수도 있다. 이 때, 상기 소오스/드레인은 상술한 방법 이외에도 경사이온주입 방법을 이용하여 형성할 수도 있다. 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다.
도 18a는 제 2 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 18b는 도 18a의 I-I'에 따라 취해진 단면도이다.
도 18c는 도 18a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 18a, 도 18b 및 도 18c를 참조하면, SOI기판은 베이스 기판(50)과 상기 베이스 기판(50) 상에 형성된 매몰 절연층(51) 및 상기 메몰 절연층(51) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘(graded silicon)일 수 있다. 상기 반도체층(50)이 패터닝되어 상기 매몰 절연층(51) 상에 수직으로 신장된 핀(60)이 형성되고, 상기 핀(60)과 교차하는 게이트 그루브(66g)를 갖는 소자분리막(58)이 상기 핀(60)의 측벽을 둘러싼다. 상기 게이트 그루브(66g)를 채우는 게이트 전극(70g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(70g)과 상기 핀의 상부면 사이에는 캐핑층(52c)이 개재되고, 상기 게이트 전극(70g)과 상기 핀의 양측벽 사이에 게이트 절연막(68)이 개재된다. 상기 게이트 전극(70g)의 양측벽에는 측벽 스페이서(74)가 형성되어 있고, 상기 게이트 전극(70g) 양측의 핀에는 소오스/드레인(72s, 72d)이 각각 형성되어 있다. 상기 핀(60)은 상기 게이트 전극(70g)와 중첩되는 부분과, 상기 소오스/드레인(72s, 72d)으로 구분할 수 있다. 상기 게이트 전극(70g)와 중첩되는 부분은 상기 게이트 전극(70g)에 자기정렬되어 상기 소오스/드레인(72s, 72d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(70g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(70g)에 자기정렬된다. 결과적으로, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(72s, 72d)의 표면은 상기 게이트 전극(70g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수 나노 내지 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 게이트 그루브(66g)의 바닥은 주변보다 리세스된 소자분리막(18r)일 수 있다. 그러나, 상기 매몰 절연막(51)이 드러나도록 상기 소자분리막(58)을 완전히 제거함으로써 상기 게이트 그루브(66g)의 바닥은 매몰 절연막(11)일 수도 있다. 또한 상기 소오스/드레인(72s, 72d)의 저면은 상기 핀 측벽의 게이트 전극 저면과 같거나 더 높을 수 있다. 따라서, 상기 소오스/드레인(72s, 72d)은 상기 매몰 절연막(11)과 접촉할 수도 있다.
도 19a은 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 19b는 도 19a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 19c는 도 19a의 Ⅵ- Ⅵ'를 따라 취해진 단면도이다.
도 19a, 도 19b 및 도 19c를 참조하면, 반도체 기판(110) 상에 수직으로 신장된 핀(120)이 형성되고, 상기 핀(120)과 교차하는 게이트 그루브(126g)를 갖는 소자분리막(118)이 상기 핀(120)의 측벽을 둘러싼다. 상기 게이트 그루브(126g)의 바닥은 리세스된 소자분리막(118r)로 이루어진다. 상기 게이트 그루브(126g)를 채우는 게이트 전극(130g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(130g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(128)이 개재된다. 상기 제1 실시예와 달리 본 실시예에서 채널 영역은 핀의 양측벽 및 상부면의 3면에 걸쳐 형성되게 된다. 따라서, 동일한 핀 두께에서 제1 실시예에 비해 높은 드레인 전류를 얻을 수 있다. 상기 게이트 전극(130g)의 양측벽에는 측벽 스페이서(134)가 형성되어 있고, 상기 게이트 전극(130g) 양측의 핀에는 소오스/드레인(132s, 132d)이 각각 형성되어 있다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 리세스된 부분(118b)을 가질 수 있다. 따라서, 상기 핀(120)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(132s, 132d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(132s, 132d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(132s, 132d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수 나노 내지 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 20a 내지 도 25a는 본 발명의 제 3 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 20b 내지 도 25b는 각각 도 20a 내지 도 25a의 Ⅴ-Ⅴ'를 따라 취해진 공정단면도들이다.
도 20c 내지 도 25c는 각각 도 20a 내지 도 25a의 Ⅵ- Ⅵ'를 따라 취해진 공정단면도들이다.
도 20a, 20b 및 20c를 참조하면, 반도체 기판(110) 상에 하드마스크막(112)을 형성하고, 상기 하드마스크막(112) 상에 핀을 형성하기 위한 포토레지스트 패턴(114)을 형성한다.
도 21a, 21b 및 21c를 참조하면, 상기 포토레지스트 패턴(114)을 식각마스크로 사용하여 상기 하드마스크막(112) 및 상기 반도체 기판(110)을 패터닝하여 수직으로 신장된 핀(120) 및 소자분리 영역을 정의한다. 상기 핀(120)의 상부에 하드마스크 패턴(112p)이 형성된다. 상기 포토레지스트 패턴(114)를 제거한다. 앞선 실시예들과 마찬가지로 상기 포토레지스트 패턴(114)는 상기 하드마스크 패턴(112p)을 형성한 후 제거할 수도 있다. 상기 반도체 기판(110)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(112p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(118)을 형성한다.
상기 소자분리막(118)이 형성된 기판 상에 게이트 오프닝(26)을 가지는 포토레지스트 패턴(24)을 형성한다. 상기 게이트 오프닝(126)은 상기 핀(120)의 상부를 가로지른다. 상기 절연막(122)은 상기 하드마스크막과 동일한 물질로 형성할 수 있다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다.
도 22a, 22b 및 22c를 참조하면, 상기 포토레지스트 패턴(124)을 식각마스크로 사용하여 상기 절연막(122)을 식각하여 게이트 그루브(126g)를 형성한다. 상기 게이트 그루브(126g)는 상기 핀(120)의 양측벽을 노출시킨다. 상기 게이트 그루브(126g)의 연장선 상에서 상기 하드마스크 패턴(112p)은 제거되어 상기 게이트 그루브(126g)의 양측에 잔존 하드마스크 패턴(112a)만 남게 된다. 상기 게이트 그루브(126g)는 바닥에 소자분리막(118r)이 잔존하도록 형성한다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다. 상기 포토레지스트 패턴(124)을 제거한다.
도 23a, 23b 및 23c를 참조하면, 상기 게이트 그루브(126g)에 노출된 핀(120)의 표면에 게이트 절연막(128)을 형성한다. 상기 게이트 절연막(128)이 형성된 기판의 전면에 상기 게이트 그루브(126g)를 채우는 도전막(130)을 형성한다. 상기 도전막(130)은 폴리실리콘막, 폴리사이드막 또는 금속막 등 필요에 따라 전도성을 가지는 다양한 물질로 형성할 수 있다.
도 24a, 24b 및 24c를 참조하면, 상기 도전막(130)을 리세스 시키어 상기 게이트 그루브(126g) 내에 형성된 게이트 전극(130g)을 형성한다. 상기 도전막(130)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다. 상기 게이트 전극(130g) 양측에 상기 잔존 하드마스크 패턴(112a)가 노출된다.
도 25a, 25b 및 25c를 참조하면, 상기 잔존 하드마스크 패턴(112a)을 제거하여 상기 게이트 전극(130g)의 측벽을 노출시킨다. 상기 게이트 전극(130g)을 이온주입 마스크로 사용하여 상기 핀(120) 내에 불순물을 주입하여 상기 게이트 전극(130g) 양측의 핀에 소오스/드레인(132s, 132d)을 각각 형성한다. 상기 게이트 전극(130g)의 양측벽에 측벽 스페이서(134)를 형성한다. 상기 측벽 스페이서(134)는 상기 핀(120)의 상부에서 상기 게이트 전극(30g)의 측벽을 덮는다. 상기, 소자분리막(118) 상부에는 상기 게이트 전극(130g)의 측벽이 노출될 수도 있고, 노출되지 않을 수도 있기 때문에, 상기 측벽 스페이서(134)는 상기 소자분리막(118) 상부에 있을 수도 있고 없을 수도 있다. 그러나, 이는 본 발명의 목적 달성에 별다른 영향을 주지 못한다.
계속해서, 상기 측벽 스페이서(134) 및 상기 게이트 전극(130g)을 식각마스크로 사용하여 상기 소자분리막(118)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 또한, 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다. 상기 소오스/드레인은 상기 측벽 스페이서(34)를 형성한 전 또는 후에 형성할 수도 있다.
. 구체적으로, 상기 측벽 스페이서(134)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(134)를 형성한 이후에는 상기 측벽 스페이서(134)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(134)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(134) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
결과적으로, 도 18a, 도 18b 및 도 18c에 도시된 것과 같이 수 나노 내지 수십 나노 폭의 핀을 형성하더라도 핀 측벽의 소오스/드레인이 노출되기 때문에 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 따라서, 후속공정에서 상기 소오스/드레인에 접속되는 전극을 형성할 때, 상기 핀의 상부면 및 상기 핀의 측벽에 노출된 소오스/드레인에 전극을 전기적으로 접속시킴으로써 핀 두께의 축소에 따른 저항에 대한 영향을 억제할 수 있다.
도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)의 표면, 즉, 상기 핀의 노출된 상부면 및 측벽에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
도 26a는 제 3 실시예의 변형례를 설명하기 위한 평면도이다.
도 26b는 도 26a의Ⅴ-Ⅴ'에 따라 취해진 단면도이다.
도 26c는 도 26a의 Ⅵ- Ⅵ'에 따라 취해진 단면도이다.
본 발명에 따른 트랜지스터는 벌크 기판에 형성될 뿐만 아니라, SOI(Silicon-On-insulator, or Semiconductor-On insulator)기판에도 형성될 수 있다.
도 26a, 도 26b 및 도 26c를 참조하면, SOI기판은 베이스 기판(110)과 상기 베이스 기판(110) 상에 형성된 매몰 절연층(111) 및 상기 메몰 절연층(111) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘일 수 있다. 상기 반도체층(110)이 패터닝되어 상기 매몰 절연층(111) 상에 수직으로 신장된 핀(120)이 형성되고, 상기 핀(120)과 교차하는 게이트 그루브(126g)를 갖는 소자분리막(118)이 상기 핀(120)의 측벽을 둘러싼다. 상기 게이트 그루브(126g)의 바닥은 리세스된 소자분리막(118r)으로 이루어지거나, 소자분리막(118)이 완전히 제거되어 매몰 절연막(111)으로 이루어질 수도 있다. 상기 게이트 그루브(126g)를 채우는 게이트 전극(130g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(130g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(28)이 개재된다. 상기 게이트 전극(130g)의 양측벽에는 측벽 스페이서(134)가 형성되어 있고, 상기 게이트 전극(130g) 양측의 핀에는 소오스/드레인(132s, 132d)이 각각 형성되어 있다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 리세스된 부분(118b)을 가질 수도 있다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 상기 메몰 절연층(111)이 드러날 때까지 완전히 제거될 수도 있다. 따라서, 상기 핀(120)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(132s, 132d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(132s, 132d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(132s, 132d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 게이트 그루브(126g)의 바닥은 주변보다 리세스된 소자분리막(118r)이거나, 상기 매몰 절연막(111)일 수 있다. . 상기 소오스/드레인은 상기 소자분리막(118)을 리세스 한 후 형성할 수도 있다. 이 때, 상기 소오스/드레인은 상술한 방법 이외에도 경사이온주입 방법을 이용하여 형성할 수도 있다.
도 27a은 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 27b는 도 27a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 27c는 도 27a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 27a, 도 27b 및 도 27c를 참조하면, 반도체 기판(150) 상에 수직으로 신장된 핀(160)이 형성되고, 상기 핀(160)과 교차하는 게이트 그루브(166g)를 갖는 소자분리막(158)이 상기 핀(160)의 측벽을 둘러싼다. 상기 게이트 그루브(166g)의 바닥은 리세스된 소자분리막(158)으로 이루어진다. 상기 게이트 그루브(166g)를 채우는 게이트 전극(170g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(170g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(168)이 개재된다. 상기 게이트 전극(170g)의 양측벽에는 측벽 스페이서(174)가 형성되어 있고, 상기 게이트 전극(170g) 양측의 핀에는 소오스/드레인(172s, 172d)이 각각 형성되어 있다. 상기 핀(160)은 상기 게이트 전극(170g)와 중첩되는 부분과, 상기 소오스/드레인(172s, 172d)으로 구분할 수 있다. 상기 게이트 전극(170g)와 중첩되는 부분은 상기 게이트 전극(170g)에 자기정렬되어 상기 소오스/드레인(172s, 172d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(170g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(170g)에 자기정렬된다. 상기 채널 영역은 상기 핀의 상부면 및 양측벽의 3면에 걸쳐 형성된다.
도시된 것과 같이, 상기 게이트 전극(170g)과 평행한 방향으로 상기 소오스/드레인(172s, 172d)의 표면은 상기 게이트 전극(170g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수 나노 내지 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 28a 내지 도 33a는 본 발명의 제 4 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 28b 내지 도 33b는 각각 도 28a 내지 도 33a의 Ⅶ-Ⅶ'를 따라 취해진 공정단면도들이다.
도 28c 내지 도 33c는 각각 도 28a 내지 도 33a의 Ⅷ-Ⅷ'를 따라 취해진 공정단면도들이다.
도 28a, 28b 및 28c를 참조하면, 반도체 기판(150) 상에 하드마스크막(152)을 형성하고, 상기 하드마스크막(152) 상에 핀을 형성하기 위한 포토레지스트 패턴(154)을 형성한다.
도 29a, 29b 및 29c를 참조하면, 상기 포토레지스트 패턴(154)을 식각마스크로 사용하여 상기 하드마스크막(152) 및 상기 반도체 기판(150)을 패터닝하여 수직으로 신장된 핀(160) 및 소자분리 영역을 정의한다. 상기 핀(160)의 상부에 하드마스크 패턴(152p)이 형성된다. 상기 포토레지스트 패턴(154)를 제거한다. 상기 포토레지스트 패턴(154)는 상기 하드마스크 패턴(152p)을 형성한 후 제거할 수도 있다. 상기 반도체 기판(150)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 하드마스크 패턴(152p)을 노출시킴과 동시에 상기 소자분리 영역에 소자분리막(158)을 형성한다. 상기 소자분리막(158)이 형성된 기판 상에 게이트 오프닝(166)을 가지는 포토레지스트 패턴(164)을 형성한다. 상기 게이트 오프닝(166)은 상기 핀(160)의 상부를 가로지른다.
이어서, 다마신 공정을 적용하여 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극을 형성한다.
도 30a, 30b 및 30c를 참조하면, 상기 포토레지스트 패턴(164)을 식각마스크로 사용하여 상기 하드마스크 패턴(152p) 및 상기 소자분리막(158)을 식각하여 게이트 그루브(166g)를 형성한다. 상기 게이트 그루브(166g)는 상기 핀(160)의 양측벽을 노출시킨다. 도시된 것과 같이, 상기 게이트 그루브(166g)의 연장선 상의 하드마스크 패턴(152a)는 제거되어 상기 핀(160)의 상부면이 노출되고, 게이트 그루브(166g) 양측에 잔존 하드마스크 패턴(152a)가 남는다. 상기 포토레지스트 패턴(164)를 제거한다.
상기 게이트 그루브(166g)에 노출된 핀의 측벽을 리세스 시키어 두께를 감소 시킨다. 상기 핀은 등방성 식각을 이용하여 리세스 시키거나, 열산화 후 산화막을 제거함으로써 리세스 시킬 수 있다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
도 31a, 31b 및 31c를 참조하면, 상기 게이트 그루브(166g)에 노출된 핀(160)의 표면에 게이트 절연막(168)을 형성한다. 상기 게이트 절연막(168)이 형성된 기판의 전면에 상기 게이트 그루브(166g)를 채우는 도전막(170)을 형성한다. 상기 도전막(170)은 폴리실리콘막, 폴리사이드막 또는 금속막 등 필요에 따라 전도성을 가지는 다양한 물질로 형성할 수 있다.
도 32a, 32b 및 132c를 참조하면, 상기 도전막(170)을 리세스 시키어 상기 게이트 그루브(166g) 내에 형성된 게이트 전극(170g)을 형성한다. 상기 도전막(170)은 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시킬 수 있다.
계속해서, 상기 게이트 전극(170g) 양측의 잔존 하드마스크 패턴(152a)이 제거하고, 측벽 스페이서 형성 및 소오스/드레인 형성공정을 실시하여 도 27a, 도 27b 및 도 27c 에 도시된 것과 같은 트랜지스터를 형성할 수 있다.
구체적으로, 상기 게이트 전극(170g) 양측으로 상기 핀(160)의 상부면이 노출된다. 상기 게이트 전극(170g)을 이온주입 마스크로 사용하여 상기 핀(160) 내에 불순물을 주입하여 상기 게이트 전극(170g) 양측의 핀에 소오스/드레인(172s, 172d)을 각각 형성한다. 상기 게이트 전극(170g)의 양측벽에 측벽 스페이서(174)를 형성한다. 상기 측벽 스페이서(174)는 상기 핀(160)의 상부에서 상기 게이트 전극(170g)의 측벽을 덮는다. 상기, 측벽스페이서(174)는 상기 소자분리막 상부에 게이트 전극(170g)의 측벽이 돌출된 경우에는 상기 게이트 전극(170g)의 측벽에 형성되나, 게이트 전극(170g)이 상기 소자분리막(158) 상부에 돌출되지 않을 수도 있기 때문에 상기 소자분리막(158) 상에 측벽스페이서(174)가 형성되지 않을 수도 있다. 결과적으로, 도 27a, 도 27b 및 도 27c에 도시된 것과 같이 소오스/드레인이 형성된 부분의 두께를 두껍게 하더라도 게이트 전극에 자기정렬된 부분은 수십 나노 두께로 형성할 수 있다. 따라서, 채널 영역의 핀 두께를 축소하더라도 낮은 저항의 소오스/드레인을 형성할 수 있다. 상기 소오스/드레인은 상기 측벽 스페이서(174)를 형성한 전 또는 후에 형성할 수도 있다.
. 구체적으로, 상기 측벽 스페이서(34)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(174)를 형성한 이후에는 상기 측벽 스페이서(174)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(174)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(174) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
도시하지는 않았지만, 상기 소오스/드레인(172s, 172d)의 표면, 즉, 상기 핀의 노출된 상부면 및 측벽에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
도 33a, 도 33b 및 도 33c은 본 발명의 제4 실시예의 제1 변형례를 설명하기 위한 도면들이다.
도 33a, 도 33b 및 도 33c을 참조하면, 상기 측벽 스페이서(174) 및 상기 게이트 전극(170g)을 식각마스크로 사용하여 상기 소자분리막(158)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(158)은 상기 측벽 스페이서(174)의 외측벽에 정렬되어 리세스 되어 상기 핀의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 또한, 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다. 상기 소오스/드레인은 상기 소자분리막(158)을 리세스 한 후 형성할 수도 있다. 이 경우 상기 소오스/드레인은 상술한 두가지 방법 뿐만 아니라 경사 이온주입 방법에 의해서도 형성할 수도 있다.
도 34a는 제 4 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 34b는 도 34a의Ⅶ-Ⅶ'에 따라 취해진 단면도이다.
도 34c는 도 34a의 Ⅷ-Ⅷ'에 따라 취해진 단면도이다.
도 34a, 도 34b 및 도 134c를 참조하면, SOI기판은 베이스 기판(150)과 상기 베이스 기판(150) 상에 형성된 매몰 절연층(151) 및 상기 메몰 절연층(151) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘(graded silicon)일 수 있다. 상기 반도체층(50)이 패터닝되어 상기 매몰 절연층(151) 상에 수직으로 신장된 핀(160)이 형성되고, 상기 핀(160)과 교차하는 게이트 그루브(166g)를 갖는 소자분리막(158)이 상기 핀(160)의 측벽을 둘러싼다. 상기 게이트 그루브(166g)의 바닥은 리세스된 소자분리막(158r)이거나, 상기 매몰 절연막(151)일 수도 있다. 상기 게이트 그루브(166g)를 채우는 게이트 전극(170g)이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극(170g)과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(168)이 개재된다. 상기 게이트 전극(170g)의 양측벽에는 측벽 스페이서(174)가 형성되어 있고, 상기 게이트 전극(170g) 양측의 핀에는 소오스/드레인(172s, 172d)이 각각 형성되어 있다. 상기 핀(160)은 상기 게이트 전극(170g)와 중첩되는 부분과, 상기 소오스/드레인(172s, 172d)으로 구분할 수 있다. 상기 게이트 전극(170g)와 중첩되는 부분은 상기 게이트 전극(170g)에 자기정렬되어 상기 소오스/드레인(172s, 172d)이 형성되는 부분보다 폭이 좁다. 상기 게이트 전극(170g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 게이트 전극(170g)에 자기정렬된다. 결과적으로, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(172s, 172d)의 표면은 상기 게이트 전극(170g)과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 게이트 그루브(166g)의 바닥은 주변보다 리세스된 소자분리막(158r)이거나, 상기 매몰 절연막(151)일 수 있다. 제1 변형례와 마찬가지로, 상기 소자분리막(158)은 상기 측벽 스페이서(174)의 외측벽에 정렬되어 리세스된 영역을 가질 수도 있다. 상기 소자분리막(118)은 상기 측벽 스페이서(134)의 외측벽에 정렬되어 상기 메몰 절연층(111)이 드러날 때까지 완전히 제거될 수도 있다.
도 35a은 본 발명의 제 5 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 35b는 도 35a의 Ⅸ-Ⅸ'를 따라 취해진 단면도이다.
도 35c는 도 35a의 Ⅹ-Ⅹ'를 따라 취해진 단면도이다.
도 35a, 도 35b 및 도 35c를 참조하면, 반도체 기판(210) 상에 수직으로 신장된 핀(220)이 형성되고, 상기 핀(220)과 교차하는 게이트 그루브(226g)를 갖는 소자분리막(218)이 상기 핀(220)의 측벽을 둘러싼다. 상기 게이트 그루브(226g)를 채우는 게이트 전극이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 그루브(226g)의 바닥은 리세스된 소자분리막(218r)으로 이루어진다. 상기 게이트 전극은 상기 게이트 그루브(226g)에 채워져 상기 핀의 측벽 및 상부를 감싸는 하부 게이트 패턴(229)와 상기 하부 게이트 패턴(229) 상에 형성된 상부 게이트 패턴(230g)로 구성된다. 상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(228)이 개재된다. 본 실시예에서 채널 영역은 핀의 양측벽 및 상부면의 3면에 걸쳐 형성될 수 있다. 상기 게이트 전극의 양측벽에는 측벽 스페이서가 형성되어 있고, 상기 게이트 전극 양측의 핀에는 소오스/드레인(132s, 132d)이 각각 형성되어 있다. 상기 측벽 스페이서는 상기 하부 게이트 패턴(229)의 측벽에 형성된 하부 측벽 스페이서(222b)와 상기 하부 측벽 스페이서(222b) 상에 형성되고, 상기 상부 게이트 패턴(230g)의 측벽에 형성되는 상부 측벽 스페이서(234)를 포함한다. 상기 소자분리막(118)은 상기 상부 및 하부 측벽 스페이서(222b, 234)의 외측벽에 정렬되어 리세스 되어 있다. 따라서, 상기 핀(220)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(232s, 232d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(232s, 232d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(232s, 232d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수 나노 내지 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 36a 내지 도 39a는 본 발명의 제 5 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 36b 내지 도 39b는 각각 도 36a 내지 도 39a의 Ⅸ-Ⅸ'를 따라 취해진 공정단면도들이다.
도 36c 내지 도 39c는 각각 도 36a 내지 도 39a의 Ⅹ-Ⅹ'를 따라 취해진 공정단면도들이다.
도 36a, 36b 및 36c를 참조하면, 반도체 기판(210) 상에 하드마스크막을 형성하고, 상기 하드마스크막 및 상기 반도체 기판을 패터닝하여 수직으로 신장된 핀(220) 및 소자분리 영역을 정의한다. 상기 반도체 기판(210)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 소자분리 영역에 소자분리막(218)을 형성한다. 상기 소자분리막(218)이 형성된 기판의 전면에 게이트 마스크로 사용되는 절연막(222)을 형성한다. 상기 절연막(222)는 상기 반도체 기판(220) 및 상기 소자분리막(218)의 식각을 저지할 수 있는 막으로써, 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 절연막(222)을 형성하기 전에 상기 핀(220)의 표면에 버퍼 산화막을 더 형성할 수도 있다.
도 37a, 도 37b 및 도 37c를 참조하면, 상기 절연막(222) 상에 게이트 오프닝(226)을 갖는 포토레지스트 패턴(224)을 형성한다. 상기 게이트 오프닝(226)은 상기 핀(220)의 상부를 가로지른다. 상기 포토레지스트 패턴(224)을 식각마스크로 사용하여 상기 절연막(222) 및 상기 소자분리막(218)을 식각하여 절연막 패턴(222) 및 게이트 그루브(226g)를 형성한다.
도 38a, 도 38b 및 도 38c를 참조하면, 상기 게이트 그루브(226g)를 형성한 후 상기 포토레지스트 패턴(224)을 제거하여 절연막 패턴(222a)을 노출시킨다. 상기 포토레지스트 패턴(224)은 상기 절연막(222a)을 패터닝한 후 제거할 수도 있다. 이 경우에는, 절연막 패턴(222)을 식각마스크로 사용하여 상기 소자분리막(218)을 식각함으로써 상기 게이트 그루브(226g)를 형성할 수 있다. 상기 게이트 그루브(226g)는 바닥에 소자분리막(218r)이 잔존하도록 형성한다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
상기 게이트 그루브(226g)에 노출된 핀의 표면에 게이트 절연막(228)을 형성한다. 상기 게이트 절연막(228)이 형성된 기판의 전면에 상기 게이트 그루브(226g)를 채우는 제 1 도전막을 형성하고, 상기 제 1 도전막을 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시키어 상기 핀(220)의 상부 및 양측벽을 감싸는 하부 게이트 패턴(229)을 형성한다. 상기 하부 게이트 패턴(229)이 형성된 기판의 전면에 제 2 도전막(230)을 형성한다. 상기 제 2 도전막(230)은 전기전도성이 우수한 물질로써, 예컨대 금속, 금속실리사이드로 형성할 수 있다. 상기 제 2 도전막(230)은 폴리실리콘으로 형성하고, 후속공정에서 실리사이드화시킬 수도 있다.
도 39a, 39b 및 39c를 참조하면, 상기 제 2 도전막(230)을 패터닝하여 상기 하부 게이트 패턴(229) 상에 상부 게이트 패턴(230g)을 형성한다. 상기 상부 게이트 패턴(230g)은 상기 핀(220)의 상부를 가로지른다. 상기 상부 게이트 전극(230g)을 이온주입 마스크로 사용하여 상기 핀(220) 내에 불순물을 주입하여 상기 상부 게이트 전극(230g) 양측의 핀에 소오스/드레인(232s, 232d)을 각각 형성한다. 상기 불순물은 상기 절연막 패턴(222a)을 투과하여 상기 핀(220)에 주입되고, 상기 하부 게이트 패턴(229)에 인접한 부분까지 확산된다. 상기 상부 게이트 전극(230g)의 양측벽에 상부 측벽 스페이서(234)를 형성한다. 상기 상부 측벽 스페이서(234)를 식각마스크로 사용하여 상기 절연막 패턴(222a)을 패터닝하여 상기 상부 측벽 스페이서(234)하부에 하부 측벽 스페이서(222b)를 형성한다. 상기 하부 측벽 스페이서(222b)는 상기 하부 게이트 패턴(229)의 측벽에 형성된다. 상기 소오스/드레인은 상기 측벽 스페이서(234)를 형성한 전 또는 후에 형성할 수도 있다.
. 구체적으로, 상기 측벽 스페이서(234)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(234)를 형성한 이후에는 상기 측벽 스페이서(234)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(234)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(234) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
계속해서, 상기 상부 측벽 스페이서(234) 및 상기 상부 게이트 전극(230g)을 식각마스크로 사용하여 상기 소자분리막(218)을 식각하여 상기 핀의 측벽을 노출시킨다. 상기 소자분리막(218)은 상기 상부 측벽 스페이서(234)의 외측벽에 정렬되어 리세스 되어 상기 핀(220)의 측벽이 노출된다. 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된다. 따라서, 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 상기 소오스/드레인은 측벽 스페이서(234)를 리세스한 후에 형성할 수도 있다. 이 경우 상기 소오스/드레인은 경사이온주입 방법을 이용하여 형성할 수 있다. 상기 소자분리막의 리세스 깊이에 따라 상기 소오스/드레인의 표면적이 조절될 수도 있다.
결과적으로, 도 35a, 도 35b 및 도 35c에 도시된 것과 같이 수 나노 내지 수십 나노 폭의 핀을 형성하더라도 핀 측벽의 소오스/드레인이 노출되기 때문에 상기 소오스/드레인의 표면적을 증가시킬 수 있다. 따라서, 후속공정에서 상기 소오스/드레인에 접속되는 전극을 형성할 때, 상기 핀의 상부면 및 상기 핀의 측벽에 노출된 소오스/드레인에 전극을 전기적으로 접속시킴으로써 핀 두께의 축소에 따른 저항에 대한 영향을 억제할 수 있다.
도시하지는 않았지만, 상기 소오스/드레인(32s, 32d)의 표면, 즉, 상기 핀의 노출된 상부면 및 측벽에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
도 40a는 제 5 실시예의 변형례를 설명하기 위한 평면도이다.
도 40b는 도 40a의Ⅸ-Ⅸ'에 따라 취해진 단면도이다.
도 40c는 도 40a의 Ⅹ-Ⅹ'에 따라 취해진 단면도이다.
도 26a, 도 26b 및 도 26c를 참조하면, SOI기판은 베이스 기판(210)과 상기 베이스 기판(210) 상에 형성된 매몰 절연층(211) 및 상기 메몰 절연층(211) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘일 수 있다.
상기 매몰 절연층(211) 상에 수직으로 신장된 핀(220)이 형성되고, 상기 핀(220)과 교차하는 게이트 그루브(226g)를 갖는 소자분리막(218)이 상기 핀(220)의 측벽을 둘러싼다. 상기 게이트 그루브(226g)를 채우는 게이트 전극이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 그루브(226g)의 바닥은 리세스된 소자분리막(218) 또는 매몰 절연층(251)로 이루어질 수 있다. 상기 게이트 전극은 상기 게이트 그루브(226g)에 채워져 상기 핀의 측벽 및 상부를 감싸는 하부 게이트 패턴(229)와 상기 하부 게이트 패턴(229) 상에 형성된 상부 게이트 패턴(230g)로 구성된다. 상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(228)이 개재된다. 본 실시예에서 채널 영역은 핀의 양측벽 및 상부면의 3면에 걸쳐 형성될 수 있다. 상기 게이트 전극의 양측벽에는 측벽 스페이서가 형성되어 있고, 상기 게이트 전극 양측의 핀에는 소오스/드레인(132s, 132d)이 각각 형성되어 있다. 상기 측벽 스페이서는 상기 하부 게이트 패턴(229)의 측벽에 형성된 하부 측벽 스페이서(222b)와 상기 하부 측벽 스페이서(222b) 상에 형성되고, 상기 상부 게이트 패턴(230g)의 측벽에 형성되는 상부 측벽 스페이서(234)를 포함한다. 상기 소자분리막(218)은 상기 상부 및 하부 측벽 스페이서(222b, 234)의 외측벽에 정렬되어 리세스된 부분(218r)을 가진다. 따라서, 상기 핀(220)의 측벽이 일부분 노출되고, 상기 노출된 측벽에 상기 소오스/드레인(232s, 232d)의 표면이 노출된다. 따라서, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(232s, 232d)의 표면은 상기 핀의 두께보다 넓은 폭을 가질 수 있다. 도시하지는 않았지만, 상기 소오스/드레인(232s, 232d)에 접속되는 전극은 상기 핀의 상부면 및 상기 핀의 노출된 측벽에 접촉될 수 있다. 즉, 핀의 두께가 수십 나노 정도가 되더라도 핀 측벽에 노출되는 소오스/드레인에 전극이 접속되기 때문에 저항을 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다. 상기 게이트 그루브(126g)의 바닥은 주변보다 리세스된 소자분리막(118r)이거나, 상기 매몰 절연막(111)일 수 있다.
도 41a은 본 발명의 제 6 실시예에 따른 핀 전계효과 트랜지스터를 설명하기 위한 평면도이다.
도 41b는 도 41a의 ⅩI-ⅩI'를 따라 취해진 단면도이다.
도 41c는 도 41a의 ⅩⅡ-ⅩⅡ'를 따라 취해진 단면도이다.
반도체 기판(250) 상에 수직으로 신장된 핀(260)이 형성되고, 상기 핀(260)과 교차하는 게이트 그루브(266g)를 갖는 소자분리막(258)이 상기 핀(260)의 측벽을 둘러싼다. 상기 게이트 그루브(266g)를 채우는 게이트 전극이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 그루브(266g)의 바닥은 상기 소자분리막(258)으로 이루어질 수 있다. 상기 게이트 전극은 상기 게이트 그루브(266g)에 채워져 상기 핀의 측벽 및 상부를 감싸는 하부 게이트 패턴(269)와 상기 하부 게이트 패턴(269) 상에 형성된 상부 게이트 패턴(270g)로 구성된다. 상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(268)이 개재된다. 본 실시예에서 채널 영역은 핀의 양측벽 및 상부면의 3면에 걸쳐 형성될 수 있다. 상기 게이트 전극의 양측벽에는 측벽 스페이서가 형성되어 있고, 상기 게이트 전극 양측의 핀에는 소오스/드레인(272s, 272d)이 각각 형성되어 있다. 상기 측벽 스페이서는 상기 하부 게이트 패턴(269)의 측벽에 형성된 하부 측벽 스페이서(262b)와 상기 하부 측벽 스페이서(262b) 상에 형성되고, 상기 상부 게이트 패턴(270g)의 측벽에 형성되는 상부 측벽 스페이서(234)를 포함한다.
상기 핀(260)은 상기 하부 게이트 패턴(269g)와 중첩되는 부분과, 상기 소오스/드레인(272s, 272d)으로 구분할 수 있다. 상기 하부 게이트 패턴(269)와 중첩되는 부분은 상기 하부 게이트 패턴(269)에 자기정렬되어 상기 소오스/드레인(272s, 272d)이 형성되는 부분보다 폭이 좁다. 상기 하부 게이트 패턴(270g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 하부 게이트 패턴(269)에 자기정렬된다. 상기 채널 영역은 상기 핀의 상부면 및 양측벽의 3면에 걸쳐 형성된다.
도시된 것과 같이, 상기 게이트 전극과 평행한 방향으로 상기 소오스/드레인(272s, 272d)의 표면은 상기 게이트 전극과 중첩된 핀의 두께보다 넓은 폭을 가질 수 있다. 즉, 게이트 전극에 제어되는 채널 영역의 핀은 수 나노 내지 수십 나노 정도의 두께로 형성하더라도 소오스/드레인이 형성되는 핀은 두껍게 형성할 수 있기 때문에 소오스/드레인의 저항은 낮출 수 있다. 또한, 상기 소오스/드레인 및 상기 게이트 전극의 노출된 표면에 실리사이드층을 형성하여 저항을 더욱 더 낮출 수도 있다.
도 42a 내지 도 45a는 본 발명의 제 6 실시예에 따른 핀 전계효과 트랜지스터의 제조방법을 설명하기 위한 공정단면도들이다.
도 42b 내지 도 45b는 각각 도 42a 내지 도 45a의 ⅩI-ⅩI'를 따라 취해진 공정단면도들이다.
도 42c 내지 도 45c는 각각 도 42a 내지 도 45a의 ⅩⅡ-ⅩⅡ'를 따라 취해진 공정단면도들이다.
도 42a, 42b 및 42c를 참조하면, 반도체 기판(250) 상에 하드마스크막을 형성하고, 상기 하드마스크막 및 상기 반도체 기판을 패터닝하여 수직으로 신장된 핀(260) 및 소자분리 영역을 정의한다. 상기 반도체 기판(250)의 전면에 상기 소자분리 영역을 채우는 절연막을 형성하고, 화학적 기계적 연마공정에 의해 상기 절연막을 연마하여 상기 소자분리 영역에 소자분리막(258)을 형성한다. 상기 소자분리막(258)이 형성된 기판의 전면에 게이트 마스크로 사용되는 절연막(262)을 형성한다. 상기 절연막(262)는 상기 반도체 기판(250) 및 상기 소자분리막(258)의 식각을 저지할 수 있는 막으로써, 예컨대 실리콘 질화막으로 형성할 수 있다. 상기 절연막(262)을 형성하기 전에 상기 핀(260)의 표면에 버퍼 산화막을 더 형성할 수도 있다.
도 43a, 도 43b 및 도 43c를 참조하면, 상기 절연막(262) 상에 게이트 오프닝(266)을 갖는 포토레지스트 패턴(264)을 형성한다. 상기 게이트 오프닝(266)은 상기 핀(260)의 상부를 가로지른다. 상기 포토레지스트 패턴(264)을 식각마스크로 사용하여 상기 절연막(262)을 식각하여 상기 핀(260)의 상부를 가로지르는 오프닝을 갖는 절연막 패턴(262)을 형성한다.
도 44a, 도 44b 및 도 44c를 참조하면, 상기 포토레지스트 패턴(264)을 식각마스크로 사용하여 상기 소자분리막(268)을 식각하여 게이트 그루브(226g)를 형성한다. 상기 게이트 그루브(266g)를 형성한 후 상기 포토레지스트 패턴(264)을 제거하여 절연막 패턴(262a)을 노출시킨다. 상기 포토레지스트 패턴(264)은 상기 절연막(262a)을 패터닝한 후 제거할 수도 있다. 이 경우에는, 절연막 패턴(262a)을 식각마스크로 사용하여 상기 소자분리막(258)을 식각함으로써 상기 게이트 그루브(266g)를 형성할 수 있다. 상기 게이트 그루브(266g)는 바닥에 소자분리막(258r)이 잔존하도록 형성한다. 상기 게이트 그루브(266g)에 노출된 핀의 측벽을 리세스 시키어 두께를 감소 시킨다. 상기 핀은 등방성 식각을 이용하여 리세스 시키거나, 열산화 후 산화막을 제거함으로써 리세스 시킬 수 있다. 상기 핀의 노출된 측벽에 불순물을 주입하여 채널 영역을 형성할 수도 있다. 상기 채널 영역은 상기 핀을 형성한 후 불순물을 주입하여 형성할 수도 있다.
도 45a, 도 45b 및 도 45c를 참조하면, 상기 게이트 그루브(226g)에 노출된 핀의 표면에 게이트 절연막(268)을 형성한다. 상기 게이트 절연막(268)이 형성된 기판의 전면에 상기 게이트 그루브(266g)를 채우는 제 1 도전막을 형성하고, 상기 제 1 도전막을 에치백 또는 화학적 기계적 연마공정에 의해 리세스 시키어 상기 핀(260)의 상부 및 양측벽을 감싸는 하부 게이트 패턴(269)을 형성한다. 상기 하부 게이트 패턴(269)이 형성된 기판의 전면에 제 2 도전막(270)을 형성한다. 상기 제 2 도전막(270)은 전기전도성이 우수한 물질로써, 예컨대 금속, 금속실리사이드로 형성할 수 있다. 상기 제 2 도전막(230)은 폴리실리콘으로 형성하고, 후속공정에서 실리사이드화시킬 수도 있다.
도시하지는 않았지만, 계속해서 측벽 스페이서 및 소오스/드레인 형성공정을 실시하여 도 41a, 41b 및 41c에 도시된 트랜지스터를 형성한다.
구체적으로, 상기 제 2 도전막(270)을 패터닝하여 상기 하부 게이트 패턴(269) 상에 상부 게이트 패턴(270g)을 형성한다. 상기 상부 게이트 패턴(270g)은 상기 핀(260)의 상부를 가로지른다. 상기 상부 게이트 전극(270g)을 이온주입 마스크로 사용하여 상기 핀(260) 내에 불순물을 주입하여 상기 상부 게이트 전극(270g) 양측의 핀에 소오스/드레인(272s, 272d)을 각각 형성한다. 상기 불순물은 상기 절연막 패턴(262a)을 투과하여 상기 핀(260)에 주입되고, 상기 하부 게이트 패턴(229)에 인접한 부분까지 확산된다. 상기 상부 게이트 전극(270g)의 양측벽에 상부 측벽 스페이서(274)를 형성한다. 도시하지는 않았지만, 상기 소오스/드레인(272s, 272d)의 표면, 즉, 상기 핀의 노출된 상부면에 실리사이드층을 더 형성할 수 있다. 또한, 상기 게이트 전극의 상부면에도 실리사이드층을 형성할 수도 있다.
상기 소오스/드레인은 상기 측벽 스페이서(274)를 형성한 전 또는 후에 형성할 수도 있다.
. 구체적으로, 상기 측벽 스페이서(274)를 형성하기 이전에는 핀의 상부면이 노출되어 있기 때문에 경사 이온주입 방법을 적용할 수 없다. 이 경우, 단일 투사 거리(Rp)를 적용하면 고른 이온분포를 위한 열처리에서 이온이 게이트 하부로 확산될 수 있다. 따라서, 깊이를 분할하거나, 주입 에너지를 스윕(swipe)하여 이온을 주입하고 신속한 열처리(rapid thermal annealing)를 적용함으로써 이온이 게이트 하부로 확산되는 것을 방지할 수 있다.
상기 측벽 스페이서(274)를 형성한 이후에는 상기 측벽 스페이서(274)에 의해 이온 주입 영역과 게이트 사이의 거리가 확보된다. 따라서, 이 경우에는 단일 투사 거리(Rp)로 이온을 주입한 후 이온을 열확산시킬 수도 있다. 즉, 상기 스페이서(274)에 의한 공간이 이온이 게이트 하부로 확산되는 것을 어느정도는 방지할 수 있다. 그러나, 이 때에도 측벽 스페이서(274) 형성 전에 실시하는 이온주입과 동일한 방법을 사용할 수도 있다.
도 46a는 제 6 실시예의 제 1 변형례를 설명하기 위한 평면도이다.
도 46b는 도 46a의ⅩI-ⅩI'에 따라 취해진 단면도이다.
도 46c는 도 46a의 ⅩⅡ-ⅩⅡ'에 따라 취해진 단면도이다.
도 46a, 46b 및 46c를 참조하면, 제 6 실시예에 따른 트랜지스터의 소자분리막(258)은 상기 측벽 스페이서(274)의 외측벽에 정렬되어 리세스된 부분(258b)을 더 포함할 수 있다. 이 경우, 상기 소오스/드레인은 상기 소자분리막(258)을 리세스 한 후 형성할 수도 있다. 상기 소오스/드레인은 상술한 두가지 방법 뿐만 아니라 경사이온 주입법을 적용하여 형성할 수도 있다.
도 47a는 제 6 실시예의 제 2 변형례를 설명하기 위한 평면도이다.
도 47b는 도 47a의ⅩI-ⅩI'에 따라 취해진 단면도이다.
도 47c 도 47a의 ⅩⅡ-ⅩⅡ'에 따라 취해진 단면도이다.
도 47a, 도 47b 및 도 47c를 참조하면, SOI기판은 베이스 기판(250)과 상기 베이스 기판(250) 상에 형성된 매몰 절연층(251) 및 상기 메몰 절연층(251) 상의 반도체층으로 구성된다. 상기 반도체층은 실리콘, 실리콘-게르마늄 또는, 실리콘의 격자거리가 증가된 그레이디드 실리콘(graded silicon)일 수 있다. 상기 반도체층(250)이 패터닝되어 상기 매몰 절연층(251) 상에 수직으로 신장된 핀(260)이 형성되고, 상기 핀(260)과 교차하는 게이트 그루브(266g)를 갖는 소자분리막(258)이 상기 핀(260)의 측벽을 둘러싼다. 상기 게이트 그루브(266g)의 바닥은 리세스된 소자분리막(258r) 또는 상기 매몰 절연층(251)으로 이루어 진다. 상기 게이트 그루브(166g)를 채우는 게이트 전극이 상기 핀의 상부 및 양측벽을 감싼다. 상기 게이트 전극은 상기 핀의 상부 및 양측벽을 감싸는 하부 게이트 패턴(269)과, 상기 하부 게이트 패턴(269) 상에 형성된 상부 게이트 패턴(270g)으로 구성된다. 상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 게이트 절연막(268)이 개재된다. 상기 게이트 전극의 양측벽에는 측벽 스페이서가 형성되어 있고, 상기 게이트 전극 양측의 핀에는 소오스/드레인(272s, 272d)이 각각 형성되어 있다. 상기 측벽 스페이서는 상기 하부 게이트 패턴(269)의 측벽에 형성된 하부 측벽 스페이서(262b)와 상기 하부 측벽 스페이서(262b) 상에 형성되고, 상기 상부 게이트 패턴(270g)의 측벽에 형성되는 상부 측벽 스페이서(234)를 포함한다.
상기 핀(260)은 상기 하부 게이트 패턴(269g)와 중첩되는 부분과, 상기 소오스/드레인(272s, 272d)으로 구분할 수 있다. 상기 하부 게이트 패턴(269)와 중첩되는 부분은 상기 하부 게이트 패턴(269)에 자기정렬되어 상기 소오스/드레인(272s, 272d)이 형성되는 부분보다 폭이 좁다. 상기 하부 게이트 패턴(270g)에 중첩된 부분에 채널 영역이 형성된다. 따라서, 상기 채널 영역은 상기 하부 게이트 패턴(269)에 자기정렬된다. 상기 채널 영역은 상기 핀의 상부면 및 양측벽의 3면에 걸쳐 형성된다. 상기 소자분리막(258)은 상기 측벽 스페이서의 외측벽에 정렬되어 리세스된 부분을 더 포함할 수도 있다. 따라서, 상기 소오스/드레인이 상기 핀의 측벽에 노출될 수도 있다. 또한, 노출된 소오스/드레인의 표면 및 게이트 전극의 표면에 실리사이드층이 더 형성될 수도 있다.
상기 소오스/드레인이 상기 게이트 전극보다 낮은 위치에 형성되는 경우 펀치쓰루 등의 문제를 유발할 수 있기 때문에, 본 발명의 실시예들에 있어서, 상기 소오스/드레인 영역의 저면의 깊이는 상기 핀을 둘러싸는 게이트 전극의 저면과 같거나 더 얕은 것이 바람직하다. 따라서, 상기 소자분리막을 리세스시키어 노출된 핀에 소오스/드레인을 형성하는 경우 상기 소자분리막의 리세스 깊이는 상기 게이트 전극 하부에 잔존한 소자분리막 보다 같거나 얕게 리세스시키는 것이 바람직하다.
상술한 것과 같이 본 발명에 따르면 핀의 측벽에 소오스/드레인의 표면을 노출시킴으로써 소오스/드레인에 접속되는 전극과 소오스/드레인의 접촉면적을 높일 수 있다. 따라서, 소오스/드레인 저항을 낮추기 위하여 그 면적을 넓히지 않아도 충분히 저항을 낮출 수 있다. 또한, 다마신 게이트 형성을 위한 게이트 그루브에 노출된 표면만을 리세스하여 핀의 두께를 줄이기 때문에 소오스/드레인이 형성되는 핀의 폭이 감소되지 않는다. 따라서, 두께의 감소를 고려하여 소오스/드레인이 형성되는 핀의 두게를 더 두껍게 할 필요가 없다.
결과적으로 본 발명에 따르면, 트랜지스터의 점유면적을 증가시키지 않고 소오스/드레인과 전극 사이의 접촉저항이 낮은 핀 전계효과 트랜지스터가 제공될 수 있다.

Claims (55)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 측벽을 둘러싸는 소자분리막;
    상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싸는 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인을 포함하되, 상기 소오스/드레인의 표면 폭은 상기 게이트 전극과 중첩된 핀의 두께보다 넓은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소자분리막이 상기 측벽 스페이서의 외측벽에 정렬되어 리세스되어 상기 소오스/드레인의 표면은 상기 핀의 상부면 및 측벽들에 노출된 것을 특징으로 하는 핀 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 핀은 상기 게이트 전극과 중첩된 채널 영역을 포함하되, 상기 채널 영역은 상기 게이트 전극에 자기정렬되고, 상기 채널 영역이 형성된 핀의 두께는 상기 소오스/드레인이 형성된 핀의 두께보다 좁은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  4. 제1 항에 있어서,
    상기 게이트 전극과 상기 핀의 상부면 및 측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 게이트 전극과 상기 핀의 상부면 사이에 개재된 캐핑층;및
    상기 게이트 전극과 상기 핀의 양측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 게이트 전극은,
    상기 핀의 상부면 및 양 측벽을 감싸며 상기 핀의 상부를 가로지르는 하부 게이트 패턴;및
    상기 하부 게이트 패턴 상에 형성되어 상기 핀의 상부를 가로지르는 상부 게이트 패턴을 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  7. 제 6 항에 있어서,
    상기 측벽 스페이서 패턴은,
    상기 상부 게이트 패턴의 측벽에 형성된 상부 측벽 스페이서;및
    상기 상부 측벽 스페이서 하부에 위치하고 상기 하부 게이트 패턴의 측벽에 형성된 하부 측벽 스페이서를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 핀은 상기 반도체 기판이 수직으로 신장된 부분인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 반도체 기판은,
    반도체 기판은 베이스 기판, 매몰 절연층 및 반도체층으로 구성된 에스.오.아이 기판이되, 상기 핀은 상기 매몰 절연층 상의 수직으로 신장된 반도체층인 것을 특징으로 하는 핀 전계효과 트랜지스터.
  10. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 측벽을 둘러싸고, 상기 핀과 교차하는 게이트 그루브를 가지는 소자분리막;
    상기 게이트 그루브를 채우며 상기 핀의 상부를 가로질러 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극;
    적어도 상기 핀 상부의 게이트 전극 측벽에 형성된 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인 영역을 포함하되,
    상기 소자분리막은 상기 측벽 스페이서의 외측벽에 정렬되어 리세스되고, 상기 소오스/드레인의 표면은 상기 핀의 상부면 및 측벽들에 노출된 것을 특징으로 하는 핀 전계효과 트랜지스터.
  11. 제 10 항에 있어서,
    상기 게이트 전극과 상기 핀의 측벽 및 상부면 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  12. 제 10 항에 있어서,
    상기 게이트 전극과 상기 핀의 상부면 사이에 개재된 캐핑층을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  13. 제 12 항에 있어서,
    상기 게이트 전극과 상기 핀의 양측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  14. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 측벽을 둘러싸고, 상기 핀과 교차하는 게이트 그루브를 가지는 소자분리막;
    상기 게이트 그루브를 채우며 상기 핀의 상부를 가로질러 상기 핀의 상부 및 양측벽을 둘러싸는 게이트 전극;
    적어도 상기 핀 상부의 게이트 전극 측벽에 형성된 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인 영역을 포함하되,
    상기 핀은 상기 게이트 전극과 중첩된 채널 영역을 포함하되, 상기 채널 영역은 상기 게이트 전극에 자기정렬되고, 상기 채널 영역이 형성된 핀의 두께는 상기 소오스/드레인이 형성된 핀의 두께보다 좁은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  15. 제 14 항에 있어서,
    상기 게이트 전극과 상기 핀의 상부면 및 양측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  16. 제 14 항에 있어서,
    상기 게이트 전극과 상기 핀 상부면 사이에 개재된 캐핑층을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  17. 제 16 항에 있어서,
    상기 게이트 전극과 상기 핀의 양측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  18. 제 16 항에 있어서,
    상기 캐핑층의 폭은 그 하부의 핀의 두께보다 넓은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  19. 제 14 항에 있어서,
    상기 소자분리막이 상기 측벽 스페이서의 외측벽에 정렬되어 리세스되어 상기 소오스/드레인의 표면은 상기 핀의 상부면 및 측벽들에 노출된 것을 특징으로 하는 핀 전계효과 트랜지스터.
  20. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 측벽을 둘러싸고, 상기 핀과 교차하는 게이트 그루브를 가지는 소자분리막;
    상기 게이트 그루브를 채우며 상기 핀의 상부를 가로질러 상기 핀의 상부면 및 양측벽을 둘러싸는 하부 게이트 패턴;
    상기 하부 게이트 패턴 상에 형성되어 상기 핀의 상부를 가로지르는 상부 게이트 패턴;
    상기 상부 게이트 패턴의 측벽에 형성된 상부 측벽 스페이서;
    상기 상부 측벽 스페이서의 하부에 위치하고, 적어도 상기 핀의 상부의 하부 게이트 패턴 측벽에 형성된 하부 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인 영역을 포함하되,
    상기 소자분리막은 상기 측벽 스페이서의 외측벽에 정렬되어 리세스되어 상기 핀의 측벽 일부분을 노출시키고, 상기 핀의 노출된 측벽에 상기 소오스/드레인이 노출된 것을 특징으로 하는 핀 전계효과 트랜지스터.
  21. 제 20 항에 있어서,
    상기 하부 게이트 패턴과 상기 핀의 측벽 및 상부면 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  22. 제 20 항에 있어서,
    상기 핀은 상기 하부 게이트 전극과 중첩된 채널 영역을 포함하되, 상기 채널 영역은 상기 하부 게이트 전극에 자기정렬되고, 상기 채널 영역이 형성된 핀의 두께는 상기 소오스/드레인이 형성된 핀의 두께보다 좁은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  23. 반도체 기판;
    상기 반도체 기판 상에 형성되어 수직으로 신장된 핀;
    상기 핀의 측벽을 둘러싸고, 상기 핀과 교차하는 게이트 그루브를 가지는 소자분리막;
    상기 게이트 그루브를 채우며 상기 핀의 상부를 가로질러 상기 핀의 상부면 및 양측벽을 둘러싸는 하부 게이트 패턴;
    상기 하부 게이트 패턴 상에 형성되어 상기 핀의 상부를 가로지르는 상부 게이트 패턴;
    상기 상부 게이트 패턴의 측벽에 형성된 상부 측벽 스페이서;
    상기 상부 측벽 스페이서의 하부에 위치하고, 적어도 상기 핀 상부의 하부 게이트 패턴의 측벽에 형성된 하부 측벽 스페이서;및
    상기 게이트 전극 양측의 핀에 형성된 소오스/드레인 영역을 포함하되,
    상기 핀은 상기 하부 게이트 패턴과 중첩된 채널 영역을 포함하되, 상기 채널 영역은 상기 하부 게이트 패턴에 자기정렬되고, 상기 채널 영역이 형성된 핀의 두께는 상기 소오스/드레인이 형성된 핀의 두께보다 좁은 것을 특징으로 하는 핀 전계효과 트랜지스터.
  24. 제 23 항에 있어서,
    상기 하부 게이트 패턴과 상기 핀의 상부면 및 양측벽 사이에 개재된 게이트 절연막을 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  25. 제 23 항에 있어서,
    상기 소자분리막이 상기 측벽 스페이서의 외측벽에 정렬되어 리세스되어 상기 소오스/드레인의 표면은 상기 핀의 상부면 및 측벽들에 노출된 것을 특징으로 하는 핀 전계효과 트랜지스터.
  26. 반도체 기판을 패터닝하여 핀을 형성함과 동시에 소자분리 영역을 정의하는 단계;
    상기 소자분리 영역에 절연막을 채워 소자분리막을 형성하는 단계;
    다마신 공정을 적용하여 상기 핀의 상부를 가로지르며 상기 핀의 상부 및 양 측벽을 감싸는 게이트 전극을 형성하는 단계;
    상기 게이트 패턴 양측의 핀에 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계;및
    상기 게이트전극과 상기 측벽 스페이서를 식각마스크로 사용하여 상기 소자분리막을 리세스 시키어 상기 핀의 측벽의 소오스/드레인 표면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  27. 제 26 항에 있어서,
    상기 핀을 형성하는 단계는,
    반도체 기판 상에 하드마스크막을 형성하는 단계;및
    상기 하드마스크막 및 상기 반도체 기판을 순차적으로 패터닝하여 상부에 하드마스크 패턴이 위치하는 핀을 형성함과 동시에 소자분리막을 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  28. 제 27 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 핀의 상부를 가로지르는 게이트 오프닝을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀을 노출시키는 게이트 그루브를 형성하는 단계;
    상기 게이트 그루브 내에 노출된 핀의 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 그루브 및 상기 게이트 오프닝을 채우는 도전막을 기판의 전면에 형성하는 단계;
    상기 도전막을 리세스 시키어 절연막 패턴을 노출시키는 단계;
    상기 절연막 패턴을 제거하는 단계; 및
    상기 게이트 전극을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 상기 핀의 상부면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  29. 제 28 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀을 등방성 식각하여 핀의 두께를 줄이는 단계를 더 포함하는 전계효과 트랜지스터 제조방법.
  30. 제 28 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하여 상기 핀의 두께를 줄이는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조방법.
  31. 제 27 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 하드마스크 패턴의 상부를 가로지르는 게이트 오프닝을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크 패턴 및 상기 소자분리막을 식각하여 상기 핀의 측벽 및 상부면을 노출시키는 게이트 그루브를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 게이트 그루브 내에 노출된 핀의 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 그루브를 채우는 도전막을 기판의 전면에 형성하는 단계;
    상기 도전막을 리세스 시키어 상기 하드마스크 패턴을 노출시키는 단계;
    상기 게이트 전극을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 상기 핀의 상부면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  32. 제 31 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀을 등방성 식각하여 핀의 두께를 줄이는 단계를 더 포함하는 전계효과 트랜지스터 제조방법.
  33. 제 31 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하여 상기 핀의 두께를 줄이는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조방법.
  34. 제 26 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 소자분리막 및 상기 핀이 형성된 기판의 전면에 상기 핀의 상부를 가로지르는 게이트 오프닝을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀의 상부면 및 양측벽을 노출시키는 게이트 그루브를 형성하는 단계;
    상기 핀의 노출된 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 그루브 및 상기 게이트 오프닝을 채우는 제 1 도전막을 기판의 전면에 형성하는 단계;
    상기 제 1 도전막을 리세스 시키어 절연막 패턴을 노출시킴과 동시에 상기 핀의 상부면 및 양측벽을 둘러싸는 하부 게이트 패턴을 형성하는 단계;
    상기 하부 게이트 패턴 상에 상부 게이트 패턴을 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  35. 제 34 항에 있어서,
    상기 상부 게이트 패턴을 이온주입 마스크로 사용하여 상기 핀에 불순물을 주입하여 상기 소오스/드레인을 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  36. 제 34 항에 있어서,
    상기 측벽 스페이서를 형성하는 단계는,
    상기 상부 게이트 패턴의 측벽에 상부 측벽 스페이서를 형성하는 단계;
    상기 상부 게이트 패턴 및 상기 상부 측벽 스페이서를 식각마스크로 사용하여 상기 절연막 패턴을 식각하여 상기 상부 측벽 스페이서 하부에 하부 측벽 스페이서를 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  37. 제 34 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀을 등방성 식각하여 핀의 두께를 줄이는 단계를 더 포함하는 전계효과 트랜지스터 제조방법.
  38. 제 34 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 게이트 그루브 내에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하여 상기 핀의 두께를 줄이는 단계를 더 포함하는 핀 전계효과 트랜지스터 제조방법.
  39. 반도체 기판을 패터닝하여 핀을 형성함과 동시에 소자분리 영역을 정의하는 단계;
    상기 소자분리 영역에 절연막을 채워 소자분리막을 형성하는 단계;
    상기 소자분리막을 식각하여 상기 핀을 가로질러 상기 핀의 측벽을 노출시키는 게이트 그루브를 형성하는 단계;
    상기 게이트 그루브에 노출된 핀의 표면 리세스시키어 핀의 두께를 줄이는 단계;
    상기 게이트 그루브에 노출된 핀의 측벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 그루브를 채우며 상기 핀의 상부를 가로지르는 게이트 전극을 형성하는 단계;
    상기 게이트 패턴 양측의 핀에 소오스/드레인 영역을 형성하는 단계;및
    상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  40. 제 39 항에 있어서,
    상기 핀을 형성하는 단계는,
    반도체 기판 상에 하드마스크막을 형성하는 단계;및
    상기 하드마스크막 및 상기 반도체 기판을 순차적으로 패터닝하여 상부에 하드마스크 패턴이 위치하는 핀을 형성함과 동시에 소자분리막을 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  41. 제 40 항에 있어서,
    상기 게이트 그루브를 형성하는 단계는,
    상기 핀의 상부를 가로지르는 게이트 오프닝을 갖는 절연막 패턴을 형성하는 단계;및
    상기 절연막 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀을 노출시키는 게이트 그루브를 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  42. 제 41 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀을 등방성 식각하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  43. 제 41 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  44. 제 42 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 게이트 그루브 및 상기 게이트 오프닝을 채우는 도전막을 기판의 전면에 형성하는 단계;
    상기 도전막을 리세스 시키어 절연막 패턴을 노출시키는 단계;
    상기 절연막 패턴을 제거하는 단계; 및
    상기 게이트 전극을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 상기 핀의 상부면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  45. 제 40 항에 있어서,
    상기 그루브를 형성하는 단계는,
    상기 하드마스크 패턴의 상부를 가로지르는 게이트 오프닝을 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 하드마스크 패턴 및 상기 소자분리막을 식각하여, 상기 핀의 상부면 및 양측벽을 노출시키는 단계;및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  46. 제 45 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀을 등방성 식각하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  47. 제 45 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  48. 제 46 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 게이트 그루브를 채우는 도전막을 기판의 전면에 형성하는 단계;
    상기 도전막을 리세스 시키어 상기 하드마스크 패턴을 노출시키는 단계;및
    상기 게이트 전극을 식각마스크로 사용하여 상기 하드마스크 패턴을 식각하여 상기 핀의 상부면을 노출시키는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  49. 제 39 항에 있어서,
    상기 그루브를 형성하는 단계는,
    상기 소자분리막 및 상기 핀이 형성된 기판의 전면에 상기 핀의 상부를 가로지르는 게이트 오프닝을 갖는 절연막 패턴을 형성하는 단계;및
    상기 절연막 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 핀의 상부면 및 양측벽을 노출시키는 게이트 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  50. 제 49 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀을 등방성 식각하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  51. 제 49 항에 있어서,
    상기 핀의 두께를 줄이는 단계는,
    상기 게이트 그루브에 노출된 핀의 표면을 열산화시키어 열산화막을 형성하는 단계;및
    상기 열산화막을 제거하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  52. 제 49 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 핀의 노출된 표면에 게이트 절연막을 형성하는 단계;
    상기 게이트 그루브 및 상기 게이트 오프닝을 채우는 제 1 도전막을 기판의 전면에 형성하는 단계;
    상기 제 1 도전막을 리세스 시키어 상기 절연막 패턴을 노출시킴과 동시에 상기 핀의 상부면 및 양측벽을 둘러싸는 하부 게이트 패턴을 형성하는 단계;
    상기 하부 게이트 패턴 상에 상부 게이트 패턴을 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
  53. 제 52 항에 있어서,
    상기 상부 게이트 패턴을 이온주입 마스크로 사용하여 상기 핀에 불순물을 주입하여 상기 소오스/드레인을 형성하는 것을 특징으로 하는 핀 전계효과 트랜지스터 제조방법.
  54. 제 52 항에 있어서,
    상기 측벽 스페이서를 형성하는 단계는,
    상기 상부 게이트 패턴의 측벽에 상부 측벽 스페이서를 형성하는 단계;
    상기 상부 게이트 패턴 및 상기 상부 측벽 스페이서를 식각마스크로 사용하여 상기 절연막 패턴을 식각하여 상기 상부 측벽 스페이서 하부에 하부 측벽 스페이서를 형성하는 단계를 포함하는 핀 전계효과 트랜지스터 제조방법.
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