KR102013842B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 기판에 제1 피치로 반복되는 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계와, 상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계, 및 상기 기판 및 상기 제1 소자분리막의 일부를 식각하여 상기 기판에 상기 제1 피치와 다른 피치로 반복되는 복수의 제2 소자분리 트렌치들을 형성하고, 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하여 상기 제2 소자분리막을 사이에 두고 상호 이격되는 복수의 핀형 활성 영역 그룹들을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 특히 핀형 전계 효과 트랜지스터(fin-type field effect transistor: FinFET)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 전계 효과 트랜지스터의 게이트 길이가 점차 감소하고 있다. 이에 따라, 수평형(planar) MOSFET(metal oxide semiconductor FET)이 갖는 소자 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 하나의 기판 상에 형성되는 복수의 FinFET에서의 전기적 특성 편차를 최소화함으로써, 성능을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은, 기판에 제1 피치로 반복되는 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계와, 상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계, 및 상기 기판 및 상기 제1 소자분리막의 일부를 식각하여 상기 기판에 상기 제1 피치와 다른 피치로 반복되는 복수의 제2 소자분리 트렌치들을 형성하고, 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하여 상기 제2 소자분리막을 사이에 두고 상호 이격되는 복수의 핀형 활성 영역 그룹들을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 복수의 제2 소자분리 트렌치들의 피치는, 상기 제1 피치보다 클 수 있다.
일부 실시예에서, 상기 복수의 제2 소자분리 트렌치들의 폭은, 상기 복수의 제1 소자분리 트렌치들의 폭보다 클 수 있다.
일부 실시예에서, 상기 복수의 핀형 활성 영역들의 상면으로부터 상기 제2 소자분리막의 저면까지의 거리는, 상기 제1 소자분리막의 저면까지의 거리보다 더 클 수 있다.
일부 실시예에서, 상기 복수의 핀형 활성 영역 그룹들은, 상기 복수의 핀형 활성 영역들 중 적어도 하나의 핀형 활성 영역을 포함할 수 있다.
일부 실시예에서, 상기 복수의 핀형 활성 영역 그룹들은, 상기 제2 소자분리막이 서로 다른 피치로 반복되는 적어도 2개의 핀형 활성 영역 그룹을 포함할 수 있다.
일부 실시예에서, 상기 복수의 제2 소자분리 트렌치들은, 서로 다른 폭을 가지는 적어도 2개의 소자분리 트렌치들을 포함할 수 있다.
일부 실시예에서, 상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계는, 상기 제1 소자분리막 위에 상기 복수의 핀형 활성 영역들을 덮는 희생막을 형성하는 단계와, 상기 기판, 상기 제1 소자분리막, 및 상기 희생막을 패터닝하여 상기 복수의 제2 소자분리 트렌치들을 형성하는 단계와, 상기 복수의 제2 소자분리 트렌치들을 채우면서 상기 희생막을 덮는 제2 예비 소자분리막을 형성하는 단계와, 상기 제2 예비 소자분리막을 평탄화하여, 상기 희생막을 상기 제2 예비 소자분리막으로부터 노출시키는 단계와, 상기 희생막을 통해서 상기 복수의 핀형 활성 영역 그룹들에 불순물을 주입하여 상기 복수의 핀형 활성 영역들을 불순물로 도핑하는 단계와, 상기 복수의 제2 소자분리 트렌치들 내에서 상기 제2 예비 소자분리막의 일부를 제거하여 상기 제2 소자분리막을 형성하는 단계, 및 상기 희생막을 제거하는 단계를 포함할 수 있다.
일부 실시예에서, 상기 복수의 핀형 활성 영역들을 정의하는 단계 후 상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계 전에, 상기 복수의 핀형 활성 영역들의 노출 표면을 덮는 제1 절연막을 형성하는 단계를 더 포함할 수 있고, 상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계에서, 상기 기판 및 상기 제1 소자 분리막의 일부를 식각할 때 상기 제1 절연막의 일부가 함께 식각될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법은, 기판에 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계와, 상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계와, 상기 복수의 핀형 활성 영역들 중 적어도 하나의 활성 영역을 포함하는 활성 영역 그룹을 덮도록 일정한 피치로 반복 배치되는 복수의 마스크 패턴을 형성하는 단계, 및 상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판 및 상기 제1 소자분리막을 식각하여 상기 기판에 복수의 제1 소자분리 트렌치들의 폭 보다 더 큰 폭을 가지고 상호 이격되는 복수의 제2 소자분리 트렌치들을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면, 복수의 핀형(fin-type) 활성 영역들이 패턴 로딩 현상에 따른 면적의 편차없이 하나의 기판 위에 균일하게 형성될 수 있어, 게이트 라인과 접하는 상기 복수의 핀형 활성 영역들의 상면 및 양 측면에 형성되는 FinFET의 유효 채널의 균일도가 향상될 수 있다. 이에 따라, 복수의 FinFET에서의 전기적 특성 편차가 최소화 될 수 있어, 복수의 FinFET을 구비한 반도체 소자의 성능이 개선될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 요부(要部) 구성을 나타내는 평면도이고, 도 1b는 도 1a의 반도체 소자의 사시도이다.
도 2a 내지 도 2p는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 요부 구성을 나타내는 평면도들이다.
도 4a 내지 도 4h는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 6은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 요부(要部) 구성을 나타내는 평면도이고, 도 1b는 도 1a의 반도체 소자(100)의 사시도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(100)는 기판(101)으로부터 돌출된 복수의 핀(fin)들(102)을 포함할 수 있다.
상기 기판(101)은 실리콘(silicon), 예를 들면 결정질 실리콘, 다결정질 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 기판(101)은 게르마늄(germanium), 또는 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide), 갈륨 아스나이드(gallium arsenide), 인듐 아스나이드(indium arsenide), 또는 인듐 포스파이드(indium phosphide)과 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 일부 실시예에서, 상기 기판(101)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 복수의 핀들(102)은 제1 방향(도 1a 및 도 1b에서 Y 방향)을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 핀들(102) 각각의 사이에는 라이너 절연막(103R) 및 제1 소자분리막(104R)이 형성될 수 있다. 즉, 상기 복수의 핀들(102)은 상기 라이너 절연막(103R) 및 상기 제1 소자분리막(104R)에 의해 상호 분리될 수 있다. 상기 라이너 절연막(103R)의 상면과 상기 제1 소자분리막(104R)의 상면은 동일 평면(coplanar)을 이룰 수 있다.
상기 라이너 절연막(103R)은 상기 복수의 핀들(102)의 측면 및 상기 복수의 핀들(102) 사이에서 상기 기판(101)의 상면을 덮을 수 있다. 일부 실시예에서, 상기 라이너 절연막(103R)은 폴리실리콘으로 이루어질 수 있다.
상기 제1 소자분리막(104R)은 상기 라이너 절연막(103R)을 덮으면서 상기 복수의 핀들(102) 사이를 채울 수 있다. 일부 실시예에서, 상기 제1 소자분리막(104R)은 산화막으로 이루어질 수 있다.
상기 복수의 핀들(102) 각각은 상기 라이너 절연막(103R) 및 상기 제1 소자분리막(104R) 위로 핀 형상으로 돌출되는 핀형(fin-type) 활성 영역(102A)을 포함할 수 있다. 상기 복수의 핀형(fin-type) 활성 영역들(102A)의 표면에는 후술되는 바와 같이 절연막(112), 반도체 막(140)이 형성될 수 있다.
상기 복수의 핀들(102)은 적어도 하나 이상의 핀형 활성 영역(102A)을 포함하는 핀형 활성 영역 그룹들(FG) 단위로 상호 이격될 수 있다. 즉, 상기 복수의 핀들(102)은 상기 핀형 활성 영역 그룹들(FG) 단위로 그룹화될 수 있으며, 상기 핀형 활성 영역 그룹들(FG) 사이에 제2 소자분리막(105R)이 형성되어 상호 분리될 수 있다.
도 1a 및 도 1b에서는 상기 핀형 활성 영역 그룹들(FG)이 각각 두 개의 핀형 활성 영역들(102A)을 포함하는 것으로 도시되고 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 핀형 활성 영역 그룹들(FG)은 세 개 이상의 핀형 활성 영역들(102A)을 포함할 수 있다.
또한, 도 1a 및 도 1b에서는 상기 핀형 활성 영역 그룹들(FG)이 모두 두 개의 핀형 활성 영역들(102A)을 포함하는 것으로 도시되고 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 핀형 활성 영역 그룹들(FG)은 각각 서로 다른 개수의 핀형 활성 영역들(102A)을 포함할 수도 있다(도 3 내지 도 4h 참조). 이에 대해서는 후술한다.
상기 제2 소자분리막(105R)은 상기 핀형 활성 영역 그룹들(FG) 사이에서 상기 라이너 절연막(103R) 및 상기 제1 소자분리막(104R)의 제3 방향(도 1a 및 도 1b에서 Z 방향)으로의 깊이보다 큰 깊이로 형성될 수 있다. 상세하게는, 상기 복수의 핀형 활성 영역들(102A)의 상면으로부터 상기 제2 소자분리막(105R)의 저면까지의 거리(D3)는, 상기 라이너 절연막(103R)의 저면까지의 거리(D1) 및 상기 제1 소자분리막(104R)의 저면까지의 거리(D2)보다 더 클 수 있다.
상기 제2 소자분리막(105R)의 상면은 상기 라이너 절연막(103R)의 상면 및 상기 제1 소자분리막(104R)의 상면과 동일 평면을 이룰 수 있다. 상기 제2 소자분리막(105R)의 제2 방향(도 1a 및 도 1b에서 X 방향)으로의 폭은, 상기 제1 소자분리막(104R)의 폭보다 더 클 수 있다. 일부 실시예에서, 상기 제2 소자분리막(105R)은 산화막일 수 있다.
상기 기판(101) 상에서 상기 제1 소자분리막(104R) 및 상기 제2 소자분리막(105R) 위에는 도전 라인(114)이 상기 복수의 핀형 활성 영역들(102A) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 핀형 활성 영역들(102A)과 교차하는 상기 제2 방향 (도 1a 및 도 1b에서 X 방향)으로 연장될 수 있다. 상기 도전 라인(114)에 의해 덮이는 상기 복수의 핀형 활성 영역들(102A) 각각의 상면 및 양 측면 위에서, 상기 도전 라인(114)과 상기 복수의 핀형 활성 영역들(102A) 사이에는 상기 절연막(112)이 개재될 수 있다. 그 결과, 상기 도전 라인(114)을 따라 복수의 FinFET(TR)이 형성될 수 있다. 상기 복수의 FinFET(TR)은 상기 도전 라인(114)에 의해 덮이는 상기 복수의 핀형 활성 영역들(102A)의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 전계 효과 트랜지스터로 이루어질 수 있다.
상기 도전 라인(114)에 의해 덮이지 않는 상기 복수의 핀형 활성 영역들(102A) 각각의 상면 및 양 측면은, 상기 복수의 FinFET(TR) 각각의 소스/드레인 영역(도시 생략)이 형성될 수 있다. 상기 소스/드레인 영역 위에는, 반도체 막(140)이 형성될 수 있다. 상기 반도체 막(140)은 상기 복수의 FinFET(TR)의 채널에 변형(strain)을 야기할 수 있다. 도 1a 및 도 1b에서는, 상기 반도체 막(140)이 상기 소스/드레인 영역 위에서 상기 제1 소자분리막(104R)의 일부를 덮도록 형성되는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 반도체 막(140)은 상기 제1 소자분리막(104R)과 이격되도록 형성될 수도 있다. 일부 실시예에서, 상기 반도체 막(140)은 상기 제1 방향(도 1a 및 도 1b에서 Y 방향)에 대한 수직 단면 형상으로, 다각형, 원형, 타원형 등을 가질 수 있다. 일부 실시예에서, 상기 반도체 막(140)은 실리콘(Si), 게르마늄(Ge), 탄소(C), 주석(Sn) 등을 포함할 수 있다.
도 2a 내지 도 2p는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2p에서는 도 1a 및 도 1b에서 예시한 반도체 소자(100)의 예시적인 제조 방법을 설명한다.
도 2a 내지 도 2p에서는 도 1a의 2A - 2A' 선 단면 및 2B - 2B' 선 단면에 대응하는 부분이 도시되어 있다. 도 2a 내지 도 2p에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 2a를 참조하면, 기판(101)을 준비하고, 상기 기판(101) 상에 제1 패드 절연막(122) 및 제2 패드 절연막(124)을 형성한다.
일부 실시예에서, 상기 제1 패드 절연막(122)은 산화막으로 이루어질 수 있다. 일부 실시예에서, 상기 제2 패드 절연막(124)은 질화막으로 이루어질 수 있다. 일부 실시예에서, 상기 제1 패드 절연막(122) 및 상기 제2 패드 절연막(124)은 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있다.
상기 제1 패드 절연막(122) 및 상기 제2 패드 절연막(124)은 복수의 핀들을 형성하는 후속 공정들(도 2b 및 도 2c)에서 상기 기판(101)의 표면을 보호하는 역할을 할 수 있다. 일부 실시예에서는, 상기 기판(101) 상에 상기 제1 패드 절연막(122) 및 상기 제2 패드 절연막(124)을 형성하는 단계를 생략할 수도 있다.
도 2b를 참조하면, 상기 제2 패드 절연막(124) 위에 복수의 제1 마스크 패턴(132P)을 형성한다.
일부 실시예에서, 상기 복수의 제1 마스크 패턴(132P)은, 상기 제2 패드 절연막(124) 상에 제1 마스크층(도시 생략)을 형성하고, 통상의 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하여 상기 제1 마스크층을 식각하여 형성할 수 있다.
일부 실시예에서, 상기 제1 마스크층은 탄소함유막(이하, "SOH막"이라 함), 산화막 또는 질화막으로 이루어질 수 있다. 상기 SOH막은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물로 이루어질 수 있다. 상기 SOH막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기화합물로 이루어질 수 있으며, 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.
상기 복수의 제1 마스크 패턴(132P)은 제1 폭(WA1)을 가지고 제1 피치(P1)로 반복 형성될 수 있다. 일부 실시예에서, 상기 제1 폭(WA1)은 상기 제1 피치(P1)의 1/2인 값을 가질 수 있다. 일부 실시예에서, 상기 복수의 제1 마스크 패턴(132P)은 상기 제2 패드 절연막(124) 상에서 상기 제1 피치(P1)를 가지고 반복 형성되는 복수의 라인 패턴으로 이루어질 수 있다.
도 2c를 참조하면, 상기 복수의 제1 마스크 패턴(132P)을 식각 마스크로 이용하여 상기 기판(101), 상기 제1 패드 절연막(122), 및 상기 제2 패드 절연막(124)을 식각하여 복수의 제1 소자분리 트렌치들(T1)을 형성한다.
상기 복수의 제1 소자분리 트렌치들(T1)은 제2 폭(WA2)을 가지고 상기 제1 피치(P1)로 반복 형성될 수 있다. 상기 복수의 제1 소자분리 트렌치들(T1)을 형성함에 따라, 상기 복수의 제1 마스크 패턴(132P, 도 2b 참조)에 대응되는 제1 폭(WA1)을 가지고 상기 제1 피치(P1)로 반복되는 복수의 핀들(102)이 형성될 수 있다.
도 2d를 참조하면, 상기 복수의 제1 소자분리 트렌치들(T1) 내에서, 상기 복수의 핀들(102)의 노출 표면 위에 예비 라이너 절연막(103)을 형성하고, 상기 예비 라이너 절연막(103)을 덮고 상기 제2 패드 절연막(124P)의 상면 및 양 측면을 덮는 제1 예비 소자분리막(104)을 형성한다(도시 생략). 이어서, 상기 제2 패드 절연막(124P) 및 상기 제1 예비 소자분리막(104)의 일부를 제거하여 상기 제2 패드 절연막(124P)의 상면을 노출시킨다.
일부 실시예에서, 상기 예비 라이너 절연막(103)은 폴리실리콘으로 이루어질 수 있으며, 상기 제1 예비 소자분리막(104)은 산화막으로 이루어질 수 있다. 상기 예비 라이너 절연막(103)은, 상기 제1 예비 소자분리막(104)이 상기 복수의 제1 소자분리 트렌치들(T1) 각각의 사이를 보이드(void) 등의 결함 없이 채울 수 있도록 하며, 상기 제1 예비 소자분리막(104)의 형성과 동시에 또는 이후에 소정의 열을 가함으로써 산화막으로 개질될 수 있다. 일부 실시예에서, 상기 제1 예비 소자분리막(104) 및 상기 제2 패드 절연막(124)은, 예컨대 CMP 공정을 이용하여 일부 제거될 수 있다.
한편, 다른 실시예에서는, 상기 예비 라이너 절연막(103P)의 형성을 생략하고, 상기 제1 예비 소자분리막(104)이 상기 복수의 제1 소자분리 트렌치들(T1) 사이를 채우고 상기 제2 패드 절연막(124P)을 덮도록 형성한 후, 상기 제1 예비 소자분리막(104)을 평탄화하여 상기 제2 패드 절연막(124P)의 상면을 노출시킬 수도 있다.
도 2e를 참조하면, 상기 제2 패드 절연막(124P)의 측면이 노출되도록 상기 제1 예비 소자분리막(104)의 일부를 제거한 뒤 상기 제2 패드 절연막(124P)을 제거한다(도시 생략). 이어서, 평탄화 공정을 통해 상기 제1 패드 절연막(122P)을 제거하여 상기 복수의 핀들(102)의 일부를 노출시킨다.
일부 실시예에서, 상기 복수의 핀들(102)의 상면(102T)이 상기 예비 라이너 절연막(103)의 상면 및 상기 제1 예비 소자분리막(104)의 상면과 동일 평면을 이루며 노출될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위는, 상기 복수의 핀들(102)의 상면(102T)이 상기 예비 라이너 절연막(103)의 상면 및 상기 제1 예비 소자분리막(104)의 상면보다 낮은 레벨 또는 높은 레벨에서 노출될 수도 있다.
도 2f를 참조하면, 상기 예비 라이너 절연막(103) 및 상기 제1 예비 소자분리막(104)의 일부를 제거하여, 라이너 절연막(103R) 및 제1 소자분리막(104R)을 형성하고, 상기 복수의 핀들(102)의 측면의 일부를 노출시킨다. 이에 따라, 상기 라이너 절연막(103R) 및 상기 제1 소자분리막(104R)으로부터 상부로 돌출되어 노출되는 상기 복수의 핀들(102)의 상면(102T) 및 양 측면(102S)을 가지는 핀형 활성 영역(102A)이 정의될 수 있다.
일부 실시예에서, 상기 예비 라이너 절연막(103) 및 상기 제1 예비 소자분리막(104)은 플라즈마를 이용한 건식 식각 공정을 이용하여 제거될 수 있다. 일부 실시예에서, 상기 라이너 절연막(103R)의 상면(103RT) 및 상기 제1 소자분리막(104R)의 상면(104RT)은 동일 평면을 이룰 수 있다.
도 2g를 참조하면, 상기 핀형 활성 영역(102A)의 노출 표면을 덮는 절연막(112)을 형성한다.
일부 실시예에서, 상기 절연막(112)은 상기 핀형 활성 영역(102A)의 상면(102T) 및 양 측면(102S)을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 일부 실시예에서, 상기 절연막(112)은 소정의 두께, 예를 들어 상기 핀형 활성 영역(102A)의 양 측면(102S) 위에서 상기 라이너 절연막(103R)의 상면(103RT)을 덮도록 상기 라이너 절연막(103R)과 동일한 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 다른 일부 실시예에서, 상기 절연막(112)은, 상기 핀형 활성 영역(102A)의 양 측면(102S) 위에서 상기 라이너 절연막(103R)의 상면(103RT)의 일부를 덮도록 형성될 수 있으며, 상기 핀형 활성 영역(102A)의 양 측면(102S) 위에서 상기 라이너 절연막(103R)의 상면(103RT)을 덮고 상기 제1 소자분리막(104R)의 상면(104RT)의 일부를 덮도록 형성될 수도 있다.
상기 절연막(112)은 FinFET의 게이트 절연막 역할을 수행함과 동시에 후속 공정에서 발생할 수 있는 데미지로부터 상기 핀형 활성 영역(102A)을 보호하는 역할을 수행할 수 있다. 이에 따라, 일부 실시예에서, 상기 절연막(112)은 후속 공정들 중 핀형 활성 영역 그룹들(FG) 단위로 상기 복수의 핀들(102)을 개별 분리한 후, 도전 라인(114)을 형성하기 전(도 2n 및 도 2o 참조)에 형성될 수 있다. 다른 실시예에서, 상기 절연막(112)이 후속 공정에서 데미지를 입은 경우에는, 핀형 활성 영역 그룹들(FG) 단위로 상기 복수의 핀들(102)을 개별 분리한 후, 도전 라인(114)을 형성하기 전(도 2n 내지 도 2o 참조)에 상기 절연막(112)을 제거한 후 새로운 절연막을 형성할 수도 있다.
일부 실시예에서, 상기 절연막(112)은 산화막, 질화막, 또는 산질화막으로 이루어질 수 있다. 다른 일부 실시예에서, 상기 절연막(112)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 절연막(112)은 약 10 내지 25의 유전 상수를 가질 수 있다.
일부 실시예에서, 상기 절연막(112)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
한편, 상기 절연막(112)이 후속 공정에서 발생할 수 있는 데미지로부터 상기 핀형 활성 영역(102A)을 보호하는 역할만을 수행하는 경우, 상기 절연막(112)은 금속 박막 등으로 대체될 수도 있다. 단, 이 경우 필요에 따라 후속 공정들 중에 상기 금속 박막 등이 제거되어야 할 수 있으며, 이어서 앞서 예시한 물질들로 이루어진 절연막을 다시 형성해야 할 수도 있다.도 2h를 참조하면, 상기 라이너 절연막(103R), 상기 제1 소자분리막(104R), 및 상기 절연막(112)을 덮는 희생막(126)을 형성한다.
일부 실시예에서, 상기 희생막(126)은 질화막으로 이루어질 수 있다. 일부 실시예에서, 상기 희생막(126)은 ALD(atomic layer deposition) 공정을 이용하여 형성될 수 있다. 도 2h에서는, 상기 희생막(126)이 단일막으로 형성되는 경우만이 도시되고 있으나, 이에 한정되는 것은 아니다. 상기 희생막(126)은, 예컨대, 질화막과 산화막으로 이루어진 다중막 구조로 형성될 수도 있다.
도 2i를 참조하면, 상기 희생막(126) 위에 복수의 제2 마스크 패턴(134P)을 형성한다.
일부 실시예에서, 상기 복수의 제2 마스크 패턴(134P)은, 상기 희생막(126) 상에 제2 마스크층(도시 생략)을 형성하고, 통상의 포토리소그래피 공정에 의해 형성된 포토레지스트 패턴(도시 생략)을 식각 마스크로 이용하여 상기 제2 마스크층을 식각하여 형성할 수 있다. 상기 제2 마스크층은 전술된 제1 마스크층을 이루는 것으로 예시된 물질들 중 어느 하나로 이루어질 수 있다.
상기 복수의 제2 마스크 패턴(134P)은 제3 폭(WA3)을 가지고 제2 피치(P2)로 반복 형성될 수 있다. 일부 실시예에서, 상기 제3 폭(WA3)은 상기 제2 피치(P2)의 1/2인 값을 가질 수 있다. 도 2i에서 상기 제3 폭(WA3)의 크기는, 상기 희생막(126) 위에서 두 개의 핀들(102)을 전부 덮는 값을 가지는 것으로 도시되고 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 제3 폭(WA3)의 크기는, 상기 희생막(126) 위에서 적어도 하나 이상의 핀(102)을 전부 덮는 값을 가질 수도 있다. 이에 따라, 후속 공정에서 적어도 하나 이상의 핀(102)을 포함하는 핀형 활성 영역 그룹들(FG)이 정의될 수 있다.
일부 실시예에서, 상기 제2 피치(P2)는 전술된 상기 복수의 제1 마스크 패턴(132P)의 제1 피치(P1)보다 클 수 있고, 상기 제3 폭(WA3)은 전술된 상기 복수의 제1 마스크 패턴(132P)의 제1 폭(WA1)보다 클 수 있다(도 2b 참조).
일부 실시예에서, 상기 복수의 제2 마스크 패턴(134P)은 상기 희생막(126) 위에서 개별 단위 소자 형상에 따라 다양한 형상의 패턴으로 이루어질 수 있다.
도 2j를 참조하면, 상기 복수의 제2 마스크 패턴(134P)을 식각 마스크로 이용하여 상기 기판(101), 상기 라이너 절연막(103R), 상기 제1 소자분리막(104R) 및 상기 희생막(126)을 식각하여 복수의 제2 소자분리 트렌치들(T2)을 형성한다.
상기 복수의 제2 소자분리 트렌치들(T2)은 제4 폭(WA4)을 가지고 상기 제2 피치(P2)로 반복 형성될 수 있다. 상기 복수의 제2 소자분리 트렌치들(T2)을 형성함에 따라, 상기 복수의 제2 마스크 패턴(134P, 도 2i 참조)에 대응되는 제3 폭(WA3)을 가지고 상기 제2 피치(P2)로 반복되며, 각각 두 개의 핀들(102)의 핀형 활성 영역(102A)을 포함하는 핀형 활성 영역 그룹들(FG)이 정의될 수 있다.
도 2k를 참조하면, 상기 복수의 제2 소자분리 트렌치들(T2)을 채우면서 상기 희생막(126P)을 덮는 제2 예비 소자분리막(105)을 형성하고, 상기 제2 예비 소자분리막(105)을 평탄화하여 상기 희생막(126P)의 상면을 상기 제2 예비 소자분리막(105)으로부터 노출시킨다.
일부 실시예에서, 상기 제2 예비 소자분리막(105)은 산화막으로 이루어질 수 있다. 도 2k에서는 상기 제2 예비 소자분리막(105)이 단일막 구조로 형성되는 경우만을 도시하고 있으나, 이에 한정되는 것은 아니다. 상기 제2 예비 소자분리막(105)은 상기 복수의 제2 소자분리 트렌치들(T2) 내에서 상기 기판(101)의 상면 및 상기 복수의 핀들(102)의 양 측벽을 덮고 열산화막으로 이루어지는 라이너 절연막(미도시, 도 2d 참조)과, 상기 라이너 절연막 위에서 상기 복수의 제2 소자분리 트렌치들(T2) 사이를 채우는 산화막을 포함하는 다중막 구조로 형성될 수도 있다.
도 2l을 참조하면, 상기 기판(101)의 상측에서 수직방향으로 상기 희생막(126P)을 통해 상기 핀형 활성 영역 그룹들(FG)에 불순물을 주입(IIP)하여, 상기 핀형 활성 영역 그룹들(FG)에 포함된 핀형 활성 영역들(102A)을 불순물로 도핑할 수 있다.
상기 불순물은, 예컨대 P 형 도전성 이온 또는 N 형 도전성 이온일 수 있으며, 상기 불순물 주입을 통해 상기 핀형 활성 영역 그룹들(FG)에 포함된 핀형 활성 영역들(102A)은 P 형 또는 N 형 도전성 이온으로 도핑될 수 있다. 일부 실시예에서, 상기 불순물 주입을 통해 상기 핀형 활성 영역 그룹들(FG)에 포함된 핀형 활성 영역들(102A)에 P 형 또는 N 형 웰(도시 생략)이 형성될 수도 있다.
도 2m을 참조하면, 상기 핀형 활성 영역 그룹들(FG) 사이에서 상기 제2 예비 소자분리막(105)의 일부를 제거하여, 제2 소자분리막(105R)을 형성한다.
일부 실시예에서, 상기 제2 예비 소자분리막(105)의 일부는 플라즈마를 이용하는 건식 식각 공정을 이용하여 제거될 수 있다. 일부 실시예에서, 상기 제2 예비 소자분리막(105)은 상기 제2 소자분리막(105R)의 상면(105RT)이 상기 제1 소자분리막(104R)의 상면(104RT)과 동일 평면을 이루도록 일부가 제거될 수 있다.
도 2n을 참조하면, 상기 희생막(126P)을 제거하여 상기 핀형 활성 영역 그룹들(FG)에 매립되었던 상기 절연막(112) 및 상기 제1 소자분리막(104R)의 상면(104RT)을 노출시킨다.
일부 실시예에서, 상기 절연막(112)이 데미지를 입은 경우에는, 상기 절연막(112)을 제거하고 다시 절연막(도시 생략)을 상기 핀형 활성 영역들(102A)의 노출 표면 위에 형성할 수 있다.
일부 실시예에서, 상기 핀형 활성 영역들(102A) 중 후속 공정에서 도전 라인(114, 도 2o 및 도 2p 참조)에 의해 덮이지 않는 부분들을 소스/드레인 영역으로 정의하고, 상기 소스/드레인 영역에 추가적으로 불순물을 주입할 수도 있다.
이와 같이, 상기 복수의 핀형 활성 영역들(102A)을 요구되는 소자 특성에 따라 상기 핀형 활성 영역 그룹들(FG) 단위로 분리하더라도, 상기 제1 소자분리막(104R)의 상면(104RT)은 핀형 활성 영역 그룹들(FG) 각각의 내부에서와 상기 핀형 활성 영역 그룹들(FG) 각각의 사이에서 동일 레벨로 형성될 수 있으며, 상기 제2 소자분리막(105R)의 상면(105RT)도 상기 제1 소자분리막(104R)의 상면(104RT)과 동일 레벨로 형성될 수 있다.
즉, 본 발명의 예시적인 제조 방법에 따르면, 상기 기판(101) 상에 상기 핀들(102)을 개별 소자 단위로 분리하기 위한 상기 제2 소자분리 트렌치들(T2)을 형성하기 전에 상기 복수의 핀들(102)을 형성하기 위한 상기 제1 소자분리 트렌치들(T1)을 형성하고 각 핀들(102)의 핀형 활성 영역(102A)을 정의함으로써, 트렌치 및 소자분리막 형성 과정에서 트렌치들의 상이한 피치로 인해 발생할 수 있는 소자분리막의 두께 차이, 즉 패턴 로딩 현상이 방지될 수 있어, 상기 복수의 핀들(102) 각각의 핀형 활성 영역(102A)을 균일하게 형성할 수 있다. 따라서, 상기 기판(101) 상에 형성된 FinFET들은 전기적 특성 편차가 최소화 될 수 있으며, 그 결과 상기 FinFET들을 구비한 반도체 소자의 성능이 개선될 수 있다.
도 2o를 참조하면, 상기 절연막(112), 상기 제1 소자분리막(104R) 및 상기 제2 소자분리막(105R)을 덮는 도전 라인(114)을 형성한다. 이에 따라, 복수의 FinFET(TR, 도시 생략)이 상기 도전 라인(114)을 따라 형성될 수 있다.
일부 실시예에서, 상기 도전 라인(114)은, 폴리실리콘, 폴리실리콘-게르마늄 합금, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 이들의 산화물, 또는 이들의 질화물 등을 포함할 수 있다.
한편, 도 2o에서 상기 도전 라인(114)은 단일막 구조로 형성되는 경우만을 도시하고 있으나, 이에 한정되는 것은 아니며 다중막 구조로 형성될 수도 있다.
도 2p를 참조하면, 상기 핀형 활성 영역들(102A) 위에서 상기 도전 라인(114)에 의해 덮이지 않는 상기 절연막(112) 부분을 제거하고, 상기 반도체 막(140)을 형성한다. 상기 반도체 막(140)은 도 1a 및 도 1b를 참조하여 설명한 바와 동일하다.
일부 실시예에서, 상기 반도체 막(140)은, 상기 절연막(112) 부분을 제거하여 노출된 상기 핀형 활성 영역들(102A)의 일부를 리세스 한 후 반도체 물질을 에피택셜 성장시켜 형성할 수도 있다. 상기 반도체 물질은, 예컨대 실리콘(Si), 게르마늄(Ge), 탄소(C), 주석(Sn) 등을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(200)의 요부 구성을 나타내는 평면도이다. 도 3a 및 도 3b를 설명함에 있어서, 도 1a 및 도 1b에 대응되는 참조 부호는 동일하거나 대응되는 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략하고 차이점을 중심으로 설명한다.
도 3a 및 도 3b를 참조하면, 상기 복수의 핀들(202)은 제1 방향(도 3에서 Y 방향)을 따라 기판(도시 생략) 상에서 상호 평행하게 연장될 수 있으며, 각기 핀형 활성 영역(202A)을 포함할 수 있다.
상기 복수의 핀들(202) 각각의 사이에는 라이너 절연막(도시 생략) 및 제1 소자분리막(204R)이 형성될 수 있다. 즉, 상기 복수의 핀들(202)은 상기 라이너 절연막 및 상기 제1 소자분리막(204R)에 의해 상호 분리될 수 있다.
상기 복수의 핀들(202)은 상이한 피치로 반복되는 제1 핀형 활성 영역 그룹들(FG1) 단위 및 제2 핀형 활성 영역 그룹들(FG2) 단위로 상호 이격될 수 있다. 즉, 상기 복수의 핀들(202)은 두 개의 핀형 활성 영역을 포함하는 상기 제1 핀형 활성 영역 그룹들(FG1) 및 네 개의 핀형 활성 영역을 포함하는 상기 제2 핀형 활성 영역 그룹들(FG2) 단위로 그룹화될 수 있다. 그리고 상기 제1 핀형 활성 영역 그룹들(FG1) 각각의 사이와 상기 제2 핀형 활성 영역 그룹들(FG2) 각각의 사이에는, 제2 방향(도 3에서 X 방향)으로 상이한 폭을 가지는 제2 소자분리막(205R)의 제1 부분(205RA) 및 제2 부분(205RB)이 각기 형성될 수 있다.
한편, 도 3a 및 도 3b에서는 상기 복수의 핀들(202)이 상기 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2)만으로 그룹화되는 경우가 도시되고 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 복수의 핀들(202)은 상기 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2)과 다른 개수의 핀형 활성 영역을 포함하는 핀형 활성 영역 그룹을 포함하여 그룹화될 수도 있다.
또한, 도 3a 및 도 3b에서는 상기 복수의 핀들(202)의 일부가 상기 제1 핀형 활성 영역 그룹들(FG1)로 상호 분리되는 영역과, 상기 복수의 핀들(202)의 일부가 상기 제2 핀형 활성 영역 그룹들(FG2)로 상호 분리되는 영역이 각기 구분되는 것으로 도시되고 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 일부 실시예에서, 상기 복수의 핀들(202)의 일부가 상기 제1 핀형 활성 영역 그룹들(FG1)로 상호 분리되는 영역과 상기 복수의 핀들(202)의 일부가 상기 제2 핀형 활성 영역 그룹들(FG2)로 상호 분리되는 영역이 중첩될 수 있다. 다른 일부 실시예에서, 상기 복수의 핀들(202)이 상기 제1 핀형 활성 영역 그룹(FG1) 및 상기 제2 핀형 활성 영역 그룹(FG2)이 서로 인접한 하나의 단위로 그룹화되어 분리될 수도 있다.
상기 기판 상에서 상기 제1 소자분리막(204R) 및 상기 제2 소자분리막(205R) 위에는 도전 라인(214)이 상기 복수의 핀들(202)과 교차하는 상기 제2 방향(도 3에서 X 방향)으로 연장될 수 있다. 상기 복수의 핀들(202)과 상기 도전 라인(214)이 오버랩되는 영역에서 상기 복수의 핀들(202)의 핀형 활성 영역 위에는 절연막(212)이 형성될 수 있으며, 그 결과 상기 도전 라인(214)을 따라 복수의 FinFET(도시 생략)이 형성될 수 있다.
상기 복수의 핀들(202)과 상기 도전 라인(214)이 오버랩되지 않는 영역에서 상기 복수의 핀들(202)의 핀형 활성 영역 위에는 소스/드레인 영역이 형성될 수 있으며, 상기 소스/드레인 영역 위에는 반도체 막(240)이 형성될 수 있다.
도 4a 내지 도 4h는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4h에서는 도 3a에서 예시한 반도체 소자(200)의 예시적인 제조 방법을 설명한다.
도 4a 내지 도 4h에서는 도 3a의 4A - 4A' 선 단면, 4B - 4B' 선 단면, 및 4C - 4C' 선 단면에 대응하는 부분이 도시되어 있다. 도 4a 내지 도 4h를 설명함에 있어서, 도 2a 내지 도 2p를 참조하며, 도 2a 내지 도 2p에 대응되는 참조 부호는 동일하거나 대응되는 부재를 나타내므로 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 도 2a 내지 도 2e에서 설명된 바와 같이 제1 폭(WA1)을 가지고 제1 피치(P1)로 반복되는 복수의 제1 마스크 패턴(도시 생략)을 식각마스크로 이용하여 기판(201)을 식각함으로써 제1 폭(WA1)을 가지고 상기 제1 피치(P1)로 반복되는 복수의 핀들(202)을 형성하고, 상기 복수의 핀들(202) 사이를 채우는 예비 라이너 절연막(도시 생략) 및 제1 예비 소자분리막(도시 생략)을 형성한다. 이어서, 상기 예비 라이너 절연막 및 상기 제1 예비 소자분리막의 일부를 제거하여, 라이너 절연막(203R) 및 제1 소자분리막(204R)을 형성하고, 상기 복수의 핀들(202)의 측면의 일부를 노출시킨다. 이에 따라, 상기 라이너 절연막(203R) 및 상기 제1 소자분리막(204R)으로부터 상부로 돌출되어 노출되는 상기 복수의 핀들(202)의 상면(202T) 및 양 측면(202S)을 가지는 핀형 활성 영역(202A)이 정의될 수 있다.
일부 실시예에서, 상기 라이너 절연막(203R)의 상면(203RT) 및 상기 제1 소자분리막(204R)의 상면(204RT)은 동일 평면을 이룰 수 있다.
도 4b를 참조하면, 상기 핀형 활성 영역(202A)의 노출 표면을 덮는 절연막(212)을 형성한다.
일부 실시예에서, 상기 절연막(212)은 상기 핀형 활성 영역(202A)의 상면(202T) 및 양 측면(202S)을 컨포멀하게 덮도록 형성될 수 있다. 일부 실시예에서, 상기 절연막(212)은 소정의 두께, 예를 들어 상기 핀형 활성 영역(202A)의 양 측면(202S) 위에서 상기 라이너 절연막(203R)의 상면(203RT)을 덮도록 상기 라이너 절연막(203R)과 동일한 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예에서, 상기 절연막(212)은 후속 공정들 중 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2) 단위로 상기 복수의 핀들(202)을 개별 분리한 후, 도전 라인(214)을 형성하기 전(도 4g 및 도 4h 참조)에 형성될 수 있으며, 데미지를 입은 경우에는 상기 도전 라인(214)을 형성하기 전(도 4h 참조)에 재형성될 수도 있다.
한편, 상기 절연막(212)이 후속 공정에서 발생할 수 있는 데미지로부터 상기 핀형 활성 영역(202A)을 보호하는 역할만을 수행하는 경우, 상기 절연막(212)은 금속 박막 등으로 대체될 수도 있다.
도 4c를 참조하면, 상기 라이너 절연막(203R), 상기 제1 소자분리막(204R), 및 상기 절연막(212)을 덮는 희생막(226)을 형성한다.
도 4d를 참조하면, 상기 희생막(226) 위에 복수의 제2 마스크 패턴(234P)을 형성한다.
상기 복수의 제2 마스크 패턴(234P)은, 제3 폭(WA3)을 가지고 제2 피치(P2)로 반복되는 제1 부분(234PA) 및 제5 폭(WA5)을 가지고 제3 피치(P3)로 반복되는 제2 부분(234PB)을 포함할 수 있다. 일부 실시예에서, 상기 제3 폭(WA3)은 상기 제2 피치(P2)의 1/2인 값을 가질 수 있고, 상기 제5 폭(WA5)은 상기 제3 피치(P3)의 1/2인 값을 가질 수 있다.
일부 실시예에서, 상기 제2 피치(P2) 및 제3 피치(P3)는 상기 복수의 핀들(202)을 형성하기 위한 상기 복수의 제1 마스크 패턴의 제1 피치(P1)보다 클 수 있고, 상기 제3 폭(WA3) 및 제5 폭(WA5)은 상기 복수의 제1 마스크 패턴의 제1 폭(WA1)보다 클 수 있다. 상기 제3 피치(P3)는 상기 제2 피치(P2)보다 클 수 있고, 상기 제5 폭(WA5)은 상기 제3 폭(WA3)보다 클 수 있다.
도 4e를 참조하면, 상기 복수의 제2 마스크 패턴(234P)을 식각 마스크로 이용하여 상기 기판(201), 상기 라이너 절연막(203R), 상기 제1 소자분리막(204R) 및 상기 희생막(226)을 식각하여 복수의 제2 소자분리 트렌치들(T2) 및 복수의 제3 소자분리 트렌치들(T3)을 형성한다.
상기 복수의 제2 소자분리 트렌치들(T2)은 제4 폭(WA4)을 가지고 상기 제2 피치(P2)로 반복 형성될 수 있다. 상기 복수의 제2 소자분리 트렌치들(T2)을 형성함에 따라, 상기 복수의 제2 마스크 패턴(234P)의 제1 부분(234PA)에 대응하는 제3 폭(WA3)을 가지고 상기 제2 피치(P2)로 반복되며, 각각 두 개의 핀들(202)의 핀형 활성 영역(202A)을 포함하는 제1 핀형 활성 영역 그룹들(FG1)이 정의될 수 있다.
상기 복수의 제3 소자분리 트렌치들(T2)은 제6 폭(WA6)을 가지고, 상기 제3 피치(P3)로 반복 형성될 수 있다. 상기 복수의 제3 소자분리 트렌치들(T3)을 형성함에 따라, 상기 복수의 제2 마스크 패턴(234P)의 제2 부분(234PB)에 대응하는 제5 폭(WA5)을 가지고 상기 제3 피치(P3)로 반복되며, 각각 네 개의 핀들(202)의 핀형 활성 영역(202A)을 포함하는 제2 핀형 활성 영역 그룹들(FG2)이 정의될 수 있다.
도 4f를 참조하면, 상기 복수의 제2 소자분리 트렌치들(T2) 및 상기 복수의 제3 소자분리 트렌치들(T3)을 채우면서 상기 희생막(226P)을 덮는 제2 예비 소자분리막(205)을 형성하고, 상기 제2 예비 소자분리막(205)을 평탄화하여 상기 희생막(226P)의 상면을 상기 제2 예비 소자분리막(205)으로부터 노출시킨다.
도 4g를 참조하면, 상기 제1 핀형 활성 영역 그룹들(FG1) 각각의 사이에서 상기 제2 예비 소자분리막(205)의 일부를 제거하여, 제2 소자분리막(205R)의 제1 부분(205RA)을 형성한다. 상기 제2 핀형 활성 영역 그룹들(FG2) 각각의 사이에서 상기 제2 예비 소자분리막(205)의 일부를 제거하여, 제2 소자분리막(205R)의 제2 부분(205RB)을 형성한다. 상기 제1 부분(205RA)의 상면(204RAT)과 상기 제2 부분(205RB)의 상면(205RBT)은 상기 제1 소자분리막(204R)의 상면과 동일 평면을 이룰 수 있다.
이와 같이, 상기 복수의 핀들(202)을 요구되는 소자 특성에 따라 상이한 피치 사이즈를 갖는 상기 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2) 단위로 분리하더라도, 상기 복수의 핀형 활성 영역들(202A)이 균일하게 형성될 수 있다.
본 발명의 예시적인 제조 방법에 따르면, 상기 기판(201) 상에 서로 상이한 피치로 반복되는 개별 소자 단위로 분리하기 위한 상기 제2 및 제3 소자분리 트렌치들(T2, T3)을 형성하기에 앞서서 상기 복수의 핀들(202)을 형성하기 위한 상기 제1 소자분리 트렌치들(T1)을 형성한 후 각 핀들(202)의 핀형 활성 영역(202A)을 정의함으로써, 트렌치 및 소자분리막 형성 과정에서 트렌치들의 상이한 피치로 인해 발생할 수 있는 패턴 로딩 현상을 방지할 수 있어, 상기 복수의 핀들(202) 각각의 핀형 활성 영역(202A)을 균일하게 형성할 수 있다. 따라서, 상기 기판(201) 상에 형성된 FinFET들은 전기적 특성 편차가 최소화 될 수 있으며, 그 결과 상기 FinFET들을 구비한 반도체 소자의 성능이 개선될 수 있다.
한편, 상기 제2 소자분리막(205R)의 제1 부분(205RA) 및 제2 부분(205RB)을 형성하기 전에, 상기 기판(201)의 상측에서 수직방향으로 상기 희생막(226P)을 통해 상기 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2)에 불순물을 주입하여, 상기 제1 및 제2 핀형 활성 영역 그룹들(FG1, FG2)에 포함된 핀형 활성 영역들(202A)을 불순물로 도핑할 수도 있다.
도 4h를 참조하면, 상기 절연막(212), 상기 제1 소자분리막(204R), 및 상기 제2 소자분리막(205R)을 덮는 도전 라인(214)을 형성한다. 이에 따라, 복수의 FinFET(TR, 도시 생략)이 상기 도전 라인(214)을 따라 형성될 수 있다. 상기 핀형 활성 영역들(202A) 위에서 상기 도전 라인(214)에 의해 덮이지 않는 상기 절연막(212) 부분을 제거하고, 상기 반도체 막(240)을 형성한다. 일부 실시예에서, 상기 반도체 막(240)은, 상기 절연막(212) 부분을 제거하여 노출된 상기 핀형 활성 영역들(202A)의 일부를 리세스 한 후 반도체 물질을 에피택셜 성장시켜 형성할 수도 있다. 상기 반도체 물질은, 예컨대 실리콘(Si), 게르마늄(Ge), 탄소(C), 주석(Sn) 등을 포함할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(300)이다.
시스템(300)은 제어기(310), 입/출력 장치(320), 기억 장치(330), 및 인터페이스(340)를 포함한다. 상기 시스템(300)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(310)는 시스템(300)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(320)는 시스템(300)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(300)은 입/출력 장치(320)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(320)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(330)는 제어기(310)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(310)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(330)는 본 발명의 기술적 사상에 의한 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(330)는 도 1a 및 도 1b, 도 3a 및 도 3b에 예시한 반도체 소자(100, 200)를 포함할 수 있다.
인터페이스(340)는 상기 시스템(600)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(310), 입/출력 장치(320), 기억 장치(330), 및 인터페이스(340)는 버스(350)를 통해 서로 통신할 수 있다. 상기 시스템(300)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 구현될 수 있는 메모리 카드(400)이다.
메모리 카드(400)는 기억 장치(410) 및 메모리 제어기(420)를 포함한다.
상기 기억 장치(410)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(410)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(410)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(410)는 도 1a 및 도 1b, 도 3a 및 도 3b에 예시한 반도체 소자(100, 200)를 포함할 수 있다.
상기 메모리 제어기(420)는 호스트(430)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(410)에 저장된 데이터를 읽거나, 상기 기억 장치(710)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200: 반도체 소자 101, 201: 기판
102, 202: 핀 103R, 203R: 라이너 절연막
104R, 204R: 제1 소자분리막 105R, 205R: 제2 소자분리막
112, 212: 절연막 114, 214: 도전라인
140, 240: 반도체 막 300: 시스템
400: 메모리 카드

Claims (10)

  1. 기판에 제1 피치로 반복되는 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계;
    상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계;
    상기 기판 및 상기 제1 소자분리막의 일부를 식각하여 상기 기판에 상기 제1 피치와 다른 피치로 반복되는 복수의 제2 소자분리 트렌치들을 형성하여 복수의 핀형 활성 영역 그룹들을 형성하는 단계;
    상기 복수의 제2 소자분리 트렌치들을 채우는 제2 예비 소자분리막을 형성하는 단계;
    상기 복수의 핀형 활성 영역 그룹들에 불순물을 주입하는 단계; 및
    상기 불순물을 주입하는 단계 후, 상기 제2 예비 소자분리막의 일부를 제거하여 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 복수의 제2 소자분리 트렌치들의 피치는, 상기 제1 피치보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 복수의 제2 소자분리 트렌치들의 폭은, 상기 복수의 제1 소자분리 트렌치들의 폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역들의 상면으로부터 상기 제2 소자분리막의 저면까지의 거리는, 상기 제1 소자분리막의 저면까지의 거리보다 더 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역 그룹들은, 상기 복수의 핀형 활성 영역들 중 적어도 하나의 활성 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 복수의 핀형 활성 영역 그룹들은, 상기 제2 소자분리막이 서로 다른 피치로 반복되는 적어도 2개의 핀형 활성 영역 그룹을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서,
    상기 복수의 제2 소자분리 트렌치들은, 서로 다른 폭을 가지는 적어도 2개의 소자분리 트렌치들을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 기판에 제1 피치로 반복되는 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계;
    상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계; 및
    상기 기판 및 상기 제1 소자분리막의 일부를 식각하여 상기 기판에 상기 제1 피치와 다른 피치로 반복되는 복수의 제2 소자분리 트렌치들을 형성하고, 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하여 상기 제2 소자분리막을 사이에 두고 상호 이격되는 복수의 핀형 활성 영역 그룹들을 형성하는 단계;
    를 포함하고,
    상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계는,
    상기 제1 소자분리막 위에 상기 복수의 핀형 활성 영역들을 덮는 희생막을 형성하는 단계;
    상기 기판, 상기 제1 소자분리막, 및 상기 희생막을 패터닝하여 상기 복수의 제2 소자분리 트렌치들을 형성하는 단계;
    상기 복수의 제2 소자분리 트렌치들을 채우면서 상기 희생막을 덮는 제2 예비 소자분리막을 형성하는 단계;
    상기 제2 예비 소자분리막을 평탄화하여, 상기 희생막을 상기 제2 예비 소자분리막으로부터 노출시키는 단계;
    상기 복수의 핀형 활성 영역 그룹들에 불순물을 주입하여 상기 복수의 핀형 활성 영역들을 불순물로 도핑하는 단계;
    상기 복수의 제2 소자분리 트렌치들 내에서 상기 제2 예비 소자분리막의 일부를 제거하여 상기 제2 소자분리막을 형성하는 단계; 및
    상기 희생막을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판에 제1 피치로 반복되는 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계;
    상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계; 및
    상기 기판 및 상기 제1 소자분리막의 일부를 식각하여 상기 기판에 상기 제1 피치와 다른 피치로 반복되는 복수의 제2 소자분리 트렌치들을 형성하고, 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하여 상기 제2 소자분리막을 사이에 두고 상호 이격되는 복수의 핀형 활성 영역 그룹들을 형성하는 단계;
    를 포함하고,
    상기 복수의 핀형 활성 영역들을 정의하는 단계 후 상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계 전에,
    상기 복수의 핀형 활성 영역들의 노출 표면을 덮는 제1 절연막을 형성하는 단계;
    를 더 포함하고,
    상기 복수의 핀형 활성 영역 그룹들을 형성하는 단계에서, 상기 기판 및 상기 제1 소자 분리막의 일부를 식각할 때 상기 제1 절연막의 일부가 함께 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 기판에 복수의 제1 소자분리 트렌치들을 형성하여, 복수의 핀(fin)들을 형성하는 단계;
    상기 복수의 제1 소자분리 트렌치들 내에 제1 소자분리막을 형성하여, 상기 제1 소자분리막의 상면으로부터 돌출되는 복수의 핀형(fin-type) 활성 영역들을 정의하는 단계;
    상기 복수의 핀형 활성 영역들 중 적어도 하나의 활성 영역을 포함하는 활성 영역 그룹을 덮도록 일정한 피치로 반복 배치되는 복수의 마스크 패턴을 형성하는 단계;
    상기 복수의 마스크 패턴을 식각 마스크로 이용하여 상기 기판 및 상기 제1 소자분리막을 식각하여 상기 기판에 복수의 제1 소자분리 트렌치들의 폭 보다 더 큰 폭을 가지고 상호 이격되는 복수의 제2 소자분리 트렌치들을 형성하여 복수의 핀형 활성 영역 그룹들을 형성하는 단계;
    상기 복수의 제2 소자분리 트렌치들을 채우는 제2 예비 소자분리막을 형성하는 단계;
    상기 복수의 핀형 활성 영역 그룹들에 불순물을 주입하는 단계; 및
    상기 불순물을 주입하는 단계 후, 상기 제2 예비 소자분리막의 일부를 제거하여 상기 복수의 제2 소자분리 트렌치들 내에 제2 소자분리막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
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