KR102116671B1

KR102116671B1 - 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법

Info

Publication number: KR102116671B1
Application number: KR1020140097534A
Authority: KR
Inventors: 남상완; 윤선민; 임봉순; 최윤희
Original assignee: 삼성전자주식회사
Priority date: 2014-07-30
Filing date: 2014-07-30
Publication date: 2020-06-01
Also published as: US20160035423A1; US9786372B2; US9378820B2; US20160365149A1; KR20160015506A

Abstract

본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 입출력 회로, 전압 발생 회로, 및 제어 로직을 포함한다. 메모리 셀 어레이는 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함한다. 어드레스 디코더는 선택된 메모리 블록의 워드 라인들의 임피던스 정보를 측정한다. 전압 발생 회로는 워드 라인들에 인가되는 워드 라인 전압들을 발생한다. 워드 라인 전압들 중 적어도 하나는 옵셋 전압과 타켓 전압을 포함한다. 제어 로직은 측정된 워드 라인들의 임피던스 정보를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절한다.

Description

불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법{NONVOLATILE MEMORY DEVICE AND WORDLINE DRIVING METHOD THEREOF}

본 발명은 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.

본 발명의 목적은 워드 라인들 마다 워드 라인 설정 시간을 일정하게 유지하고 오버슈트를 최적의 조건으로 설정하는 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법을 제공하는데 있다.

본 발명의 실시예에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이, 어드레스 디코더, 입출력 회로, 전압 발생 회로, 및 제어 로직을 포함한다.

상기 메모리 셀 어레이는 기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함한다.

상기 어드레스 디코더는 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 워드 라인들의 임피던스 정보를 측정한다.

상기 입출력 회로는 프로그램 동작시 선택된 워드 라인에 연결된 메모리 셀들에 프로그램 될 데이터를 저장하거나, 읽기 혹은 검증 동작시 상기 선택된 워드 라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장한다.

상기 전압 발생 회로는 상기 선택된 워드 라인 및 비선택된 워드 라인들로 인가되는 워드 라인 전압들을 발생한다. 상기 워드 라인 전압들 중 적어도 하나는 옵셋 전압과 타켓 전압을 포함한다. 상기 옵셋 전압은 옵셋 시간 동안 상기 타켓 전압 보다 높거나 낮은 레벨을 갖는다.

상기 제어 로직은 상기 측정된 워드 라인들의 임피던스 정보를 근거로 상기 옵셋 전압의 레벨 및 상기 옵셋 시간을 조절한다.

실시예에 있어서, 상기 제어 로직은 상기 측정된 워드 라인들의 임피던스 정보를 근거로 상기 메모리 블록들 각각의 워드 라인들의 임피던스를 산출하고, 상기 산출된 워드 라인들의 임피던스를 근거로 상기 옵셋 전압의 레벨 및 상기 옵셋 시간을 조절하도록 상기 전압 발생 회로를 제어한다.

실시예에 있어서, 상기 어드레스 디코더는 상기 전압 발생 회로로부터 테스트 전압 및 기준 전압을 수신하여 상기 워드 라인들의 임피던스 정보를 측정하는 임피던스 측정부를 포함한다.

실시예에 있어서, 상기 임피던스 측정부는, 제1 입력단, 제2 입력단, 전류계, 및 비교기를 포함한다. 상기 제1 입력단은 상기 테스트 전압을 수신한다. 상기 제2 입력단은 상기 기준 전압을 수신한다. 상기 전류계는 상기 제1 입력단에 흐르는 전류를 측정한다. 상기 비교기는 상기 워드 라인들 중 적어도 하나와 상기 제1 입력단 사이의 노드의 전압 및 상기 기준 전압을 비교한 결과를 출력한다.

실시예에 있어서, 상기 선택된 메모리 블록은 데이터를 저장하지 않는 더미 블록일 수 있다.

실시예에 있어서, 상기 워드 라인들 중 적어도 하나의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 워드 라인들 중 적어도 하나의 타단은 상기 공통 소스 라인에 연결될 수 있다.

실시예에 있어서, 상기 워드 라인들은 상기 기판에 수직한 방향으로 서로 인접한 제1 워드 라인 및 제2 워드 라인을 포함할 수 있다. 상기 제1 워드 라인 및 상기 제2 워드 라인은 서로 연결될 수 있다.

실시예에 있어서, 상기 제1 워드 라인의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 제2 워드 라인의 일단은 상기 전압 발생 회로로부터 접지 전압을 수신하고, 상기 제1 워드 라인의 타단 및 상기 제2 워드 라인의 타단은 서로 연결될 수 있다.

실시예에 있어서, 상기 제1 워드 라인의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 제2 워드 라인의 일단은 상기 전압 발생 회로로부터 접지 전압을 수신하고, 상기 제1 워드 라인의 타단 및 상기 제2 워드 라인의 일단은 서로 연결될 수 있다.

실시예에 있어서, 상기 어드레스 디코더는 상기 선택된 메모리 블록의 워드 라인들 중 서로 다른 워드 라인들에 연결된 제1 어드레스 디코더 및 제2 어드레스 디코더를 포함할 수 있다. 상기 워드 라인들은, 제1 워드 라인 및 제2 워드 라인을 포함할 수 있다. 상기 제1 워드 라인은 상기 제1 어드레스 디코더에 연결될 수 있다. 상기 제2 워드 라인은 상기 제1 워드 라인과 동일한 높이를 갖고, 상기 제2 어드레스 디코더에 연결될 수 있다. 상기 제1 워드 라인 및 상기 제2 워드 라인은 서로 연결될 수 있다.

실시예에 있어서, 상기 선택된 메모리 블록은 데이터를 저장하는 노말 블록일 수 있다. 상기 노말 블록은 상기 워드 라인들을 사이에 두고 배치된 스트링 선택 라인 및 접지 선택 라인을 포함할 수 있다.

실시예에 있어서, 상기 어드레스 디코더는, SSL 임피던스 측정부 및 GSL 임피던스 측정부를 포함할 수 있다. 상기 SSL 임피던스 측정부는 상기 전압 발생 회로로부터 테스트 전압 및 기준 전압을 수신하여 상기 스트링 선택 라인의 임피던스 정보를 측정할 수 있다. 상기 GSL 임피던스 측정부는 상기 전압 발생 회로로부터 상기 테스트 전압 및 상기 기준 전압을 수신하여 상기 접지 선택 라인의 임피던스 정보를 측정할 수 있다.

실시예에 있어서, 상기 스트링 선택 라인의 일단은 상기 SSL 임피던스 측정부에 전기적으로 연결되고, 상기 스트링 선택 라인의 타단은 접지 신호를 수신할 수 있다. 상기 접지 선택 라인의 일단은 상기 GSL 임피던스 측정부에 전기적으로 연결되고, 상기 접지 선택 라인의 타단은 접지 신호를 수신할 수 있다.

실시예에 있어서, 제1 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압은 상기 제1 임피던스 보다 큰 제2 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압 보다 큰 옵셋 및 긴 옵셋 시간을 가질 수 있다.

본 발명의 실시예에 따른 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 워드 라인 구동 방법은, 워드 라인들의 임피던스를 산출하는 단계; 상기 산출된 워드 라인들의 임피던스를 근거로, 옵셋 전압의 레벨과 옵셋 시간을 설정하는 단계; 상기 설정된 옵셋 시간 동안 상기 설정된 레벨을 갖는 상기 옵셋 전압을 상기 워드 라인들로 인가하는 단계; 및 상기 옵셋 시간 이후에 상기 옵셋 전압의 레벨보다 낮거나 높은 타켓 전압을 상기 워드 라인들로 인가하는 단계를 포함할 수 있다.

상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법은, 타겟 레벨보다 높거나 낮은 옵셋 전압을 워드 라인에 인가함으로써 워드 라인 설정 시간을 줄임으로써, 전체적인 성능 향상을 꾀할 수 있다.

본 발명에 따른 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법은, 워드 라인들의 임피던스를 산출하고, 산출된 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절함으로써, 전체적인 성능 향상을 꾀할 수 있다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2a는 본 발명의 제1 실시예에서, 제1 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이고, 도 2b는 본 발명의 제1 실시예에서, 제2 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이다.
도 3a는 본 발명의 제2 실시예에서, 제1 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이고, 도 3b는 본 발명의 제2 실시예에서, 제2 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이다.
도 4는 도 1에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 5는 도 4에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 7은 도 1에 도시된 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다.
도 9는 도 8에서 하나의 임피던스 측정부, 하나의 블록 선택 트랜지스터, 및 하나의 워드 라인을 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 테스트 전압과 기준 전압을 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다.
도 12는 본 발명의 일 실시예에 따른 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다.
도 13은 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.
도 14는 본 발명의 실시예에 따른 도 13의 노말 블록과 어드레스 디코더를 도시한 도면이다.
도 15는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 16은 도 15에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 17은 도 15에 도시된 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.
도 18은 본 발명의 실시예에 따른 도 17의 더미 블록과 제1 및 제2 어드레스 디코더들을 도시한 도면이다.
도 19는 본 발명의 일 실시예에 따른 도 17의 더미 블록과 어드레스 디코더를 도시한 도면이다.
도 20은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 워드 라인 구동 방법을 보여주는 순서도이다.
도 21은 본 발명의 실시예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.

불휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 불휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 불휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시예에 있어서, 워드 라인들(WLs)은 적층된 판 형태 구조일 수 있다.

복수의 메모리 블록들(BLK1~BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.

어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSLs) 및 적어도 하나의 접지 선택 라인(GSLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드 라인들(WLs), 스트링 선택 라인(SSLs), 접지 선택 라인(GSLs)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.

어드레스 디코더(120)는 임피던스 측정부(160)를 포함할 수 있다. 임피던스 측정부(160)는 선택된 메모리 블록(BLK1~BLKz)의 워드 라인들 각각의 임피던스 정보를 측정할 수 있다. 어드레스 디코더(120)는 측정된 임피던스 정보를 제어 로직(150)에 제공할 수 있다.

전압 발생 회로(130)는 구동에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드 라인 전압(Vwl)을 발생할 수 있다. 여기서 워드 라인 전압(Vwl)은 워드 라인 설정 시간을 단축하기 위한 가변하는 옵셋 전압(variable offset pulse)를 포함할 수 있다. 여기서 옵셋 전압은 워드 라인 구동에 필요한 워드 라인 전압(Vwl)의 정상 전압의 레벨(이하, "타겟 레벨")보다 높거나 낮은 옵셋(offset)을 갖는다.

또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 전압을 갖는 워드 라인 전압(Vwl)을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 전압을 갖는 워드 라인 전압(Vwl)을 발생할 수도 있고, 옵셋 전압이 없는 워드 라인 전압(Vwl)을 발생할 수도 있다.

또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 옵셋 전압의 레벨과 옵셋 전압의 발생 시간을 가변할 수 있다.

입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.

입출력 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령(들)에 응답하여 동작할 수 있다. 제어 로직(150)은 프로그램/읽기/소거 동작시 어드레스 디코더(120), 전압 발생 회로(130) 및 입출력 회로(140)를 제어한다.

특히, 제어 로직(150)은 선택된 메모리 블록의 임피던스 정보를 근거로 메모리 블록들(BLK1~BLKz) 각각의 워드 라인들의 임피던스를 산출할 수 있다. 제어 로직(150)은 산출된 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절하도록 전압 발생 회로(130)를 제어할 수 있다.

일반적인 불휘발성 메모리 장치에서, 워드 라인들은 서로 상이한 임피던스를 가진다. 이로 인해, 워드 라인들에 인가되는 워드 라인 전압들이 동일한 타켓 레벨을 갖는 경우에도, 워드 라인 전압들이 타켓 레벨에 도달하는 설정 시간과 설정 시간 내에 타켓 레벨을 오버하는 오버슈트에 차이가 발생한다. 이러한 설정 시간과 오버슈트의 차이점은 성능의 주요 인자(factor)가 되고 있다. 예를 들어, 최악의 워드 라인 설정 시간이 전체적인 동작시간을 결정하는 주요 인자가 될 수 있다.

반면에, 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 워드 라인들의 임피던스를 산출하고, 산출된 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨과 옵셋 시간을 조절한다. 예를 들어, 상대적으로 큰 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압은 옵셋의 크기가 상대적으로 큰 옵셋 전압을 갖고, 상대적으로 긴 옵셋 시간을 가질 수 있다. 한편, 상대적으로 작은 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압은 옵셋의 크기가 상대적으로 작은 옵셋 전압을 갖고, 상대적으로 짧은 옵셋 시간을 가질 수 있다. 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 워드 라인들의 임피던스 차이에 관계없이 워드 라인에 인가되는 워드 라인 전압의 설정 시간을 일정하게 유지하고, 워드 라인 전압의 오버슈트를 최적의 조건으로 설정할 수 있다. 따라서, 본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 전체적인 성능 향상을 가져올 수 있다.

도 2a는 본 발명의 제1 실시예에서, 제1 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이고, 도 2b는 본 발명의 제1 실시예에서, 제2 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이다. 도 2a 및 도 2b에서 제1 임피던스는 제2 임피던스 보다 클 수 있다. 도 2a 및 도 2b에서 워드 라인 전압은 제1 내지 제3 레벨을 가질 수 있다.

도 2a를 참조하면, 제1 임피던스를 갖는 워드 라인에 제1 워드 라인 전압(Vwl1)이 제공될 수 있다. 제1 워드 라인 전압(Vwl1)은 제1 옵셋 전압 및 타켓 전압을 가질 수 있다. 제1 옵셋 전압은 제1 옵셋 시간(Tost1) 동안 제공될 수 있다. 타켓 전압은 제1 옵셋 시간(Tost1) 이후의 제1 타켓 시간(Tg1) 동안 제공될 수 있다. 제1 옵셋 전압은 제1 레벨을 갖고, 타켓 펄스는 제3 레벨을 가질 수 있다. 제1 레벨은 제3 레벨 보다 제1 옵셋(offset1)만큼 높을 수 있다.

도 2b를 참조하면, 제2 임피던스를 갖는 워드 라인에 제2 워드 라인 전압(Vwl2)이 제공될 수 있다. 제2 워드 라인 전압(Vwl2)은 제2 옵셋 전압 및 타켓 전압을 가질 수 있다. 제2 옵셋 전압은 제2 옵셋 시간(Tost2) 동안 제공될 수 있다. 타켓 전압은 제2 옵셋 시간(Tost2) 이후의 제2 타켓 시간(Tg2) 동안 제공될 수 있다. 제2 옵셋 전압은 제2 레벨을 갖고, 타켓 펄스는 제3 레벨을 가질 수 있다. 제2 레벨은 제3 레벨 보다 제2 옵셋(offset2)만큼 높을 수 있다.

도 2a 및 도 2b를 참조하면, 제1 워드 라인 전압(Vwl1)과 제2 워드 라인 전압(Vwl2)의 타켓 전압의 레벨은 서로 동일할 수 있다. 제1 임피던스는 제2 임피던스 보다 크므로, 제1 옵셋 시간(Tost1)은 제2 옵셋 시간(Tost2) 보다 길 수 있다. 또한, 제1 타켓 시간(Tg1)은 제2 타켓 시간(Tg2) 보다 짧을 수 있다. 제1 레벨은 제2 레벨 보다 높을 수 있다. 즉, 제1 옵셋(offset1)은 제2 옵셋(offset2) 보다 클 수 있다.

도 2a 및 도 2b에 도시된 바와 같이, 워드 라인의 임피던스에 따라 옵셋 전압의 레벨 및 옵셋 시간은 조절될 수 있다.

한편, 도 2a 및 도 2b에서는 본 발명의 실시예에 따른 워드 라인 전압(Vwl1, Vwl2)은 옵셋 시간(Tost1, Tost2) 동안 타겟 레벨보다 높은 옵셋 전압을 갖는다. 하지만, 본 발명의 옵셋 전압이 반드시 여기에 제한될 필요는 없다. 본 발명의 옵셋 전압은 타겟 레벨보다 낮을 수도 있다.

도 3a는 본 발명의 제2 실시예에서, 제1 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이고, 도 3b는 본 발명의 제2 실시예에서, 제2 임피던스를 갖는 워드 라인에 인가되는 워드 라인 전압을 보여주는 도면이다. 도 3a 및 도 3b에서 제1 임피던스는 제2 임피던스 보다 클 수 있다. 도 3a 및 도 3b에서 워드 라인 전압은 제1 내지 제3 레벨을 가질 수 있다.

도 3a를 참조하면, 제1 임피던스를 갖는 워드 라인에 제1 워드 라인 전압(Vwl1)이 제공될 수 있다. 제1 워드 라인 전압(Vwl1)은 제1 옵셋 전압 및 타켓 전압을 가질 수 있다. 제1 옵셋 전압은 제1 옵셋 시간(Tost1) 동안 제공될 수 있다. 타켓 전압은 제1 옵셋 시간(Tost1) 이후의 제1 타켓 시간(Tg1) 동안 제공될 수 있다. 제1 옵셋 전압은 제1 레벨을 갖고, 타켓 펄스는 제3 레벨을 가질 수 있다. 제1 레벨은 제3 레벨 보다 제1 옵셋(offset1)만큼 낮을 수 있다.

도 3b를 참조하면, 제2 임피던스를 갖는 워드 라인에 제2 워드 라인 전압(Vwl2)이 제공될 수 있다. 제2 워드 라인 전압(Vwl2)은 제2 옵셋 전압 및 타켓 전압을 가질 수 있다. 제2 옵셋 전압은 제2 옵셋 시간(Tost2) 동안 제공될 수 있다. 타켓 전압은 제2 옵셋 시간(Tost2) 이후의 제2 타켓 시간(Tg2) 동안 제공될 수 있다. 제2 옵셋 전압은 제2 레벨을 갖고, 타켓 펄스는 제3 레벨을 가질 수 있다. 제2 레벨은 제3 레벨 보다 제2 옵셋(offset2)만큼 낮을 수 있다.

도 3a 및 도 3b를 참조하면, 제1 워드 라인 전압(Vwl1)과 제2 워드 라인 전압(Vwl2)의 타켓 전압의 레벨은 서로 동일할 수 있다. 제1 임피던스는 제2 임피던스 보다 크므로, 제1 옵셋 시간(Tost1)은 제2 옵셋 시간(Tost2) 보다 길 수 있다. 또한, 제1 타켓 시간(Tg1)은 제2 타켓 시간(Tg2) 보다 짧을 수 있다. 제1 레벨은 제2 레벨 보다 낮을 수 있다. 즉, 제1 옵셋(offset1)은 제2 옵셋(offset2) 보다 클 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 워드 라인의 임피던스에 따라 옵셋 전압의 레벨 및 옵셋 시간은 조절될 수 있다.

도 4는 도 1에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 4를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)은 제 1 도전형(conductive type)을 갖는 웰(well)일 수 있다. 예를 들어, 기판(SUB)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰일 수 있다. 예를 들어, 기판(SUB)은 N 웰 내에 제공되는 포켓 P 웰일 수 있다. 이하에서, 기판은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(SUB)은 P 도전형을 갖는 것으로 한정되지 않는다. 기판(SUB) 상부에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.

게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.

게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.

비트라인에 연결된 필라(pillar)가 워드 라인 컷들(WL cut) 사이에 배치된 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.

메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1~BL3)과 연결될 수 있다. 도 2에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1~WL8), 그리고 3개의 비트 라인들(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

본 발명의 실시예에서, 필라(pillar)의 형상 및 워드 라인 컷들(WL cut)의 형상에 의해 워드 라인들(WL1~WL8)의 임피던스가 달라질 수 있다. 일 예로, 워드 라인들(WL1~WL8)의 임피던스는 워드 라인들(WL1~WL8)의 높이가 증가할수록 워드 라인들(WL1~WL8)의 폭이 작아져 증가할 수 있다.

도 5는 도 4에 도시된 메모리 블록(BLK1)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 비트 라인들(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 스트링(CS11~CS33)이 연결되어 있다. 각각의 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 5에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.

스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 도 5에서는 하나의 비트라인에 대응하는 3개의 스트링 선택 라인들(SSL1~SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK1)은 하나의 비트라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.

접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.

복수의 메모리 셀들(MC1~MC8) 각각은 대응하는 워드 라인들(WL1~WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 5를 참조하면, 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.

한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi-level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.

한편, 불휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.

한편, 도 5에 도시된 메모리 블록(BLK1)은 접지 선택 라인(GSL)을 공유하는 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 스트링 선택 라인처럼 분리된 구조로 구현될 수도 있다.

도 6은 본 발명의 다른 실시예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다.

실시예에 있어서, 메모리 블록(BLKb)은 P-BiCS 구조로 구현될 수 있다.

도 7은 도 1에 도시된 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.

도 7을 참조하면, 메모리 블록들(BLK1~BLKz) 중 적어도 하나는 더미 블록일 수 있다. 본 발명의 실시예에서 메모리 블록들(BLK1~BLKz)은 하나의 더미 블록(BLK1)을 가질 수 있다.

더미 블록(BLK1)은 워드 라인들의 임피던스를 측정하기 위한 메모리 블록으로, 데이터를 저장하는 용도로 사용되지 않는다.

더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보는 노말 메모리 블록들(BLK2~BLKz)의 워드 라인 임피던스 정보로 사용될 수 있다. 더미 블록(BLK1)은 워드 라인들의 임피던스 정보를 측정하기 위해 노말 메모리 블록들(BLK2~BLKz)과 다른 구조를 가질 수 있다.

도 8은 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다. 도 8에서 더미 블록의 워드 라인들은 어드레스 디코더에서 바라본 등가회로로 도시하였다.

도 8을 참조하면, 어드레스 디코더(120)는 워드 라인들(WL1~WL8)에 연결될 수 있다. 어드레스 디코더(120)는 임피던스 측정부(161~168)와 블록 선택 트랜지스터들(TRB1~TRB8)을 포함할 수 있다.

더미 블록(BLK1)은 워드 라인들(WL1~WL8)을 포함할 수 있다. 더미 블록(BLK1)의 워드 라인들(WL1~WL8) 각각은 고유의 임피던스(IM1~IM8)를 갖는다.

워드 라인들(WL1~WL8)의 임피던스(IM1~IM8)는 워드 라인 저항(R1~R8)과 워드 라인 커패시터(C1~C8)로 구성될 수 있다. 워드 라인 저항(R1~R8)은 워드 라인들(WL1~WL8) 각각의 저항이고, 워드 라인 커패시터(C1~C8)는 워드 라인들(WL1~WL8) 각각과 인접한 배선들 사이에 형성되는 기생 커패시터이다.

하나의 임피던스 측정부(161~168) 및 하나의 블록 선택 트랜지스터(TRB1~TRB8)는 대응되는 각 워드 라인(WL1~WL8)에 연결될 수 있다. 이하, 서로 연결된 워드 라인(WL1), 임피던스 측정부(161), 및 블록 선택 트랜지스터(TRB1)를 일 예로 설명한다.

임피던스 측정부(161)는 전압 발생 회로(도 1, 130)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 워드 라인(WL1)의 임피던스 정보를 측정한다. 임피던스 측정부(161)는 측정된 임피던스 정보를 제어 로직(도 1, 150)에 제공할 수 있다.

블록 선택 트랜지스터(TRB1)는 임피던스 측정부(161)와 워드 라인(WL1) 사이에 연결될 수 있다. 블록 선택 트랜지스터(TRB1)는 블록 선택 신호(BA)를 수신하여 온/오프 제어될 수 있다. 블록 선택 트랜지스터(TRB1)는 온 동작하여 더미 블록(BLK1)을 선택할 수 있다.

워드 라인(WL1)의 일단은 블록 선택 트랜지스터(TRB1)를 통하여 임피던스 측정부(161)에 전기적으로 연결된다. 워드 라인(WL1)의 타단은 공통 소스 라인(CSL)에 연결되어 접지 전압을 수신한다.

이하, 워드 라인의 임피던스를 측정하는 방법을 설명한다.

도 9는 도 8에서 하나의 임피던스 측정부, 하나의 블록 선택 트랜지스터, 및 하나의 워드 라인을 도시한 도면이다.

도 9을 참조하면, 임피던스 측정부(161)는 제1 입력단(IN1), 제2 입력단(IN2), 출력단(OP), 전류계(AMT), 및 비교기(CP)를 포함할 수 있다.

제1 입력단(IN1)으로 테스트 전압(Vfc)이 인가되고, 제2 입력단(IN2)으로 기준 전압(Vref)이 인가된다.

전류계(AMT)는 제1 입력단(IN1)에 흐르는 전류를 측정한다. 본 발명의 실시예에서, 전류계(AMT)는 제1 입력단(IN1)과 블록 선택 트랜지스터(TRB1) 사이에 연결될 수 있다. 한편, 이에 제한되는 것은 아니고, 전류계(AMT)는 임피던스 측정부(161)에 포함되지 않더라도, 제1 입력단(IN1)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 펄스 형상의 테스트 전압(Vfc)이 인가되면, 전류계(AMT)는 제1 입력단(IN1)과 공통 소스 라인(CSL) 사이에 흐르는 전류를 측정할 수 있다.

비교기(CP)는 워드 라인(WL1)과 제1 입력단(IN1) 사이의 노드(ND)의 전압 및 기준 전압(Vref)을 비교하고, 그 결과를 출력한다.

본 발명의 실시예에서, 비교기(CP)의 제1 입력 단자(+)는 제1 입력단(IN1)과 블록 선택 트랜지스터(TRB1) 사이의 노드(ND)에 연결된다. 비교기(CP)의 제2 입력 단자(-)는 제2 입력단(IN2)에 연결되어 기준 전압(Vref)를 수신한다. 다른 실시예에서, 비교기(CP)의 제1 입력 단자(+)와 제2 입력 단자(-)는 서로 바뀔 수 있다.

비교기(CP)의 출력단은 임피던스 측정부(161)의 출력단(OP)에 연결된다. 비교기(CP)는 제1 입력 단자(+)와 제2 입력 단자(-)에 인가된 전압의 레벨을 비교하여 하이 또는 로우 신호를 제어 로직(150)에 제공한다.

노드(ND)와 제1 입력단(IN1) 사이에 형성된 임피던스를 제1 입력 저항(Rs1)과 제1 입력 커패시터(Cs1)로 나타낼 수 있다. 또한, 노드(ND)와 블록 선택 트랜지스터(TRB1) 사이에 형성된 임피던스를 제2 입력 저항(Rs2)과 제2 입력 커패시터(Cs2)로 나타낼 수 있다.

제1 입력 저항(Rs1)과 제2 입력 저항(Rs2)의 저항값은 설계치에 의해 알 수 있고, 전류계(AMT)에서 측정된 전류를 안다면 워드 라인(WL1)의 저항을 알 수 있다. 제어 로직(150)은 전류계(AMT)에서 측정된 전류를 통해 워드 라인(WL1)의 저항(R1)을 산출할 수 있다.

도 10은 본 발명의 실시예에 따른 테스트 전압과 기준 전압을 도시한 도면이다.

도 9 및 도 10을 참조하면, 테스트 전압(Vfc)이 펄스 형태로 인가되는 경우, 노드(ND)의 전압(Vn)은 제1 입력단(IN1)과 공통 소스 라인(CSL) 사이에 형성된 회로의 시정수에 의해 일정 부분 지연될 수 있다.

기준 전압(Vref)은 적어도 1 이상의 특정 시점에 인가될 수 있다. 도 16에서 기준 전압(Vref)은 테스트 전압이 인가되는 시간 내의 제1 내지 제3 시점(T1~T3)에 각각 인가되는 것을 일 예로 도시하였다.

비교기(CP)는 제1 내지 제3 시점(T1~T3)에서 기준 전압(Vref)와 노드(ND)의 전압(Vn)을 비교하여 하이 또는 로우 신호를 출력한다. 예를 들어, 제1 시점(T1)에 노드(ND)의 전압(Vn)이 기준 전압(Vref) 보다 낮으므로 로우 신호를 출력하고, 제2 시점(T2) 및 제3 시점(T3)에 노드(ND)의 전압(Vn)이 기준 전압(Vref) 보다 높으므로 하이 신호를 출력할 수 있다.

본 발명의 실시예에서, 제어 로직(150)은 제1 내지 제3 시점(T1~T3)과 하이 또는 로우 신호에 따른 커패시턴스 값을 저장한 매핑 테이블을 포함할 수 있다. 한편, 이에 제한되는 것은 아니고, 매핑 테이블은 불휘발성 메모리 장치(100) 외부(예를 들어, 메모리 제어기(도 21의 14))에 구비될 수 있다.

제어 로직(150)은 제1 내지 제3 시점(T1~T3) 각각에 비교기(CP)로부터 출력된 하이 또는 로우 신호를 근거로 제1 입력단(IN1)과 공통 소스 라인(CSL) 사이의 커패시터를 산출할 수 있다. 제1 입력 커패시터(Cs1)과 제2 입력 커패시터(Cs2)의 커패시턴스 값은 설계치에 의해 알 수 있으므로, 제어 로직(150)은 워드 라인(WL1)의 커패시터(C1)를 산출할 수 있다.

본 발명의 실시예에 의하면, 제어 로직(150)은 더미 블록(BLK1)의 워드 라인들(WL1~WL8) 각각의 임피던스를 개별적으로 산출할 수 있고, 더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보를 노말 메모리 블록들(BLK2~BLKz)의 워드 라인 임피던스 정보로 사용할 수 있다. 제어 로직(150)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 11은 본 발명의 일 실시예에 따른 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다. 도 11에서 더미 블록의 워드 라인들은 어드레스 디코더에서 바라본 등가회로로 도시하였다. 이하, 도 11을 참조하여 본 발명의 일 실시예는 도 8에 도시된 본 발명의 일 실시예와 차이를 중심으로 설명한다.

워드 라인들(WL1~WL8)은 제3 방향(기판에 수직한 방향)으로 서로 인접한 두 개의 워드 라인들을 포함하는 워드 라인 그룹(WG1~WG4)으로 분리될 수 있다. 일 예로, 워드 라인 그룹(WG1)은 두 개의 워드 라인들(WL1, WL2)을 포함할 수 있다. 워드 라인 그룹(WG1), 임피던스 측정부(161), 블록 선택 트랜지스터들(TRB1, TRB2)은 하나의 전류 경로를 형성한다.

이하, 하나의 워드 라인 그룹(WG1)과 하나의 워드 라인 그룹(WG1)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 및 하나의 임피던스 측정부(161)를 일 예로 설명한다.

임피던스 측정부(161)는 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2) 중 어느 하나(WL2)에 연결될 수 있다. 따라서, 임피던스 측정부(161~164)의 개수는 워드 라인들(WL1~WL8)의 개수의 절반일 수 있다.

임피던스 측정부(161)는 전압 발생 회로(도 1, 130)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2)의 임피던스 정보를 측정한다. 임피던스 측정부(161)는 측정된 임피던스 정보를 제어 로직(도 1, 150)에 제공할 수 있다.

블록 선택 트랜지스터들(TRB1, TRB2)은 블록 선택 신호(BA)를 수신하여 온/오프 제어될 수 있다. 하나의 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 중 하나(TRB2)는 임피던스 측정부(161)에 연결되고, 나머지 하나(TRB1)는 임피던스 측정부(161)에 연결되지 않는다. 임피던스 측정부(161)에 연결되지 않은 블록 선택 트랜지스터(TRB2)는 전압 발생 회로(도 1, 130)로부터 접지 전압(Vg)을 수신한다.

워드 라인 그룹(WG1)의 두 개의 워드 라인들(WL1, WL2)은 서로 연결될 수 있다. 제1 워드 라인(WL1)의 일단은 블록 선택 트랜지스터(TRB1)를 통해 임피던스 측정부(161)에 전기적으로 연결되고, 제2 워드 라인(WL2)의 일단은 블록 선택 트랜지스터(TRB2)를 통해 접지 전압(Vg)을 수신할 수 있다. 제1 워드 라인(WL1)의 타단 및 제2 워드 라인(WL2)의 타단은 서로 연결될 수 있다.

도 11에 도시된 임피던스 측정부(161)의 구체적인 구성은 도 9에 도시된 임피던스 측정부(161)와 동일하므로, 구체적인 설명은 생략한다.

본 발명의 실시예에 의하면, 임피던스 측정부(161)는 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2)의 임피던스를 측정할 수 있다. 제어 로직(150)은 측정된 워드 라인들(WL1, WL2)의 임피던스의 평균값을 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 각각의 임피던스로 사용할 수 있다. 제어 로직(150)은 더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보를 노말 메모리 블록들(도 7, BLK2~BLKz)의 워드 라인들의 임피던스 정보로 사용할 수 있다. 제어 로직(150)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 12는 본 발명의 일 실시예에 따른 도 7의 더미 블록과 어드레스 디코더를 도시한 도면이다. 도 12에서 더미 블록의 워드 라인들은 어드레스 디코더에서 바라본 등가회로로 도시하였다. 이하, 도 12을 참조하여 본 발명의 다른 실시예는 도 11에 도시된 본 발명의 일 실시예와 차이를 중심으로 설명한다.

이하, 도 12를 참조하여, 하나의 워드 라인 그룹(WG1)과 하나의 워드 라인 그룹(WG1)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 및 하나의 임피던스 측정부(161)를 일 예로 설명한다.

워드 라인 그룹(WG1)의 두 개의 워드 라인들(WL1, WL2)은 서로 연결될 수 있다. 제1 워드 라인(WL1)의 일단은 블록 선택 트랜지스터(TRB1)를 통해 임피던스 측정부(161)에 전기적으로 연결되고, 제2 워드 라인(WL2)의 일단은 블록 선택 트랜지스터(TRB2)를 통해 접지 전압(Vg)을 수신할 수 있다. 있다. 제1 워드 라인(WL1)의 타단 및 제2 워드 라인(WL2)의 일단은 서로 연결될 수 있다.

임피던스 측정부(161)는 전압 발생 회로(도 1, 130)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 워드 라인 그룹(WG1)의 하나의 워드 라인(WL2)의 임피던스 정보를 측정한다. 임피던스 측정부(161)는 측정된 임피던스 정보를 제어 로직(도 1, 150)에 제공할 수 있다.

본 발명의 실시예에 의하면, 임피던스 측정부(161)는 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2) 중 하나의 워드 라인(WL2)의 임피던스를 측정할 수 있다. 제어 로직(150)은 측정된 워드 라인(WL2)의 임피던스를 워드 라인 그룹(WG1)의 나머지 하나의 워드 라인(WL1)의 임피던스로 사용할 수 있다. 제어 로직(150)은 더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보를 노말 메모리 블록들(BLK2~BLKz)의 워드 라인 임피던스 정보로 사용할 수 있다. 제어 로직(150)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 13은 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.

도 13을 참조하면, 메모리 블록들(BLK1~BLKz)은 모두 노말 블록일 수 있다. 즉, 도 13의 실시예는 도 7의 경우와 달리 워드 라인들의 임피던스를 측정하기 위한 더미 블록을 포함하지 않을 수 있다. 한편, 이에 제한되는 것은 아니고, 메모리 블록들(BLK1~BLKz) 중 적어도 하나는 워드 라인의 임피던스를 측정하기 위한 용도 이외에 다른 용도를 갖는 더미 블록을 가질 수 있다.

도 13의 실시예에 의하면, 노말 블록들 각각은 워드 라인들의 임피던스를 측정하고, 데이터를 저장하는 용도로 사용될 수 있다. 노말 블록들 각각을 통해 측정된 워드 라인들의 임피던스 정보는 워드 라인 전압의 옵셋 전압의 레벨 및 옵셋 시간을 조절하는데 사용될 수 있다. 노말 블록들은 서로 동일한 구조를 가질 수 있다.

도 14는 본 발명의 실시예에 따른 도 13의 노말 블록과 어드레스 디코더를 도시한 도면이다. 도 8에서 노말 블록의 워드 라인들, 스트링 선택 라인, 및 접지 선택 라인 각각은 어드레스 디코더에서 바라본 등가회로로 도시하였다.

도 14를 참조하면, 어드레스 디코더(120)는 워드 라인들(WL1~WL8), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)에 연결될 수 있다. 어드레스 디코더(120)는 SSL 임피던스 측정부(160_S)와 GSL 임피던스 측정부(160_G)를 포함할 수 있다. 또한, 어드레스 디코더(120)는 블록 선택 트랜지스터들(TRB1~TRB8, TRBS, TRBG)을 포함할 수 있다.

노말 블록(BLK2)은 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이에 배치된 워드 라인들(WL1~WL8)을 포함할 수 있다. 접지 선택 라인(GSL)은 고유의 임피던스(IMgl)를 갖고, 스트링 선택 라인(SSL)은 고유의 임피던스(IMsl)를 갖는다. 워드 라인들(WL1~WL8) 각각은 고유의 임피던스(IM1~IM8)를 갖는다.

접지 선택 라인(GSL)의 임피던스(IMgl)는 접지 선택 라인 저항(Rgl)과 접지 선택 라인 커패시터(Cgl)로 구성될 수 있다. 접지 선택 라인 저항(Rgl)은 접지 선택 라인(GSL)의 저항이고, 접지 선택 라인 커패시터(Cgl)는 접지 선택 라인(GSL)과 인접한 배선들 사이에 형성되는 기생 커패시터이다.

스트링 선택 라인(SSL)의 임피던스(IMsl)는 스트링 선택 라인 저항(Rsl)과 스트링 선택 라인 커패시터(Csl)로 구성될 수 있다. 스트링 선택 라인 저항(Rsl)은 스트링 선택 라인(SSL)의 저항이고, 스트링 선택 라인 커패시터(Cgl)는 스트링 선택 라인(SSL)과 인접한 배선들 사이에 형성되는 기생 커패시터이다.

스트링 선택 라인(SSL)의 일단은 블록 선택 트랜지스터(TRBS)를 통해 SSL 임피던스 측정부(160_S)에 전기적으로 연결되고, 스트링 선택 라인(SSL)의 타단은 스트링 선택 트랜지스터(TRS)를 통해 접지 신호(GND)를 수신한다. 스트링 선택 트랜지스터(TRS)의 제어 단자는 스트링 선택 신호(SA)를 수신하고, 스트링 선택 트랜지스터(TRS)의 입력 단자는 접지 신호(GND)를 수신하고, 스트링 선택 트랜지스터(TRS)의 출력 단자는 스트링 선택 라인(SSL)에 연결된다.

스트링 선택 신호(SA)가 스트링 선택 트랜지스터(TRS)에 인가되고, 블록 선택 신호(BA)가 블록 선택 트랜지스터(TRBS)에 인가되면, SSL 임피던스 측정부(160_S)는 전압 발생 회로(도 1, 130)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 스트링 선택 라인(SSL)의 임피던스 정보를 측정한다. SSL 임피던스 측정부(160_S)는 측정된 스트링 선택 라인(SSL)의 임피던스 정보를 제어 로직(도 1, 150)에 제공할 수 있다.

접지 선택 라인(GSL)의 일단은 블록 선택 트랜지스터(TRBG)를 통해 GSL 임피던스 측정부(160_G)에 연결되고, 접지 선택 라인(GSL)의 타단은 접지 선택 트랜지스터(TRG)를 통해 접지 신호를 수신한다. 접지 선택 트랜지스터(TRG)의 제어 단자는 접지 선택 신호(GA)를 수신하고, 접지 선택 트랜지스터(TRG)의 입력 단자는 접지 신호를 수신하고, 접지 선택 트랜지스터(TRG)의 출력 단자는 접지 선택 라인(GSL)에 연결된다.

접지 선택 신호(GA)가 접지 선택 트랜지스터(TRG)에 인가되고, 블록 선택 신호(BA)가 블록 선택 트랜지스터(TRBG)에 인가되면, GSL 임피던스 측정부(160_G)는 전압 발생 회로(도 1, 130)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 접지 선택 라인(GSL)의 임피던스 정보를 측정한다. GSL 임피던스 측정부(160_G)는 측정된 접지 선택 라인(GSL)의 임피던스 정보를 제어 로직(도 1, 150)에 제공할 수 있다.

SSL 임피던스 측정부(160_S)와 GSL 임피던스 측정부(160_G)의 구체적인 구성은 도 9에 도시된 임피던스 측정부(161)와 동일하므로, 구체적인 설명은 생략한다.

본 발명의 실시예에 의하면, SSL 임피던스 측정부(160_S)와 GSL 임피던스 측정부(160_G)는 노말 블록(BLK2)의 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 각각의 임피던스를 측정할 수 있다. 이때, 스트링 선택 라인(SSL)의 임피던스 정보와 접지 선택 라인(GSL)의 임피던스 정보는 워드 라인들(WL1~WL8)의 임피던스 정보일 수 있다.

필라(pillar)의 형상과 워드 라인 컷(WL cut)의 형상으로 인해 워드 라인들(WL1~WL8)의 임피던스(IM1~IM8)는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에서 순차적으로 변화된다. 제어 로직(150)은 스트링 선택 라인(SSL)의 임피던스와 접지 선택 라인(GSL)의 임피던스 차이를 근거로 워드 라인들(WL1~WL8)의 임피던스를 차등적으로 적용할 수 있다.

제어 로직(150)은 하나의 노말 블록(BLK2)을 통해 측정된 워드 라인들의 임피던스 정보를 나머지 노말 블록들의 워드 라인들의 임피던스 정보로 사용할 수 있다. 한편, 이에 제한되는 것은 아니고, 제어 로직(150)은 노말 블록들(도 13, BLK1~BLKz) 각각의 워드 라인들의 임피던스 정보를 측정할 수 있다. 제어 로직(150)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 15는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 15을 참조하면, 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 제1 어드레스 디코더(220), 제2 어드레스 디코더(260), 제1 전압 발생 회로(230), 제2 전압 발생 회로(270), 입출력 회로(240) 및 제어 로직(250)을 포함한다.

도 15의 불휘발성 메모리 장치를 도 1의 불휘발성 메모리 장치와 차이점을 중심으로 설명하고 설명하고, 설명되지 않은 부분은 도 1과 관련된 설명에 따른다.

메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 워드 라인들(WLs_A), 적어도 하나의 스트링 선택 라인(SSLs_A) 및 적어도 하나의 접지 선택 라인(GSLs_A)을 통해 제1 어드레스 디코더(220)에 연결된다. 메모리 블록들(BLK1~BLKz) 각각은 워드 라인들(WLs_B), 적어도 하나의 스트링 선택 라인(SSLs_B) 및 적어도 하나의 접지 선택 라인(GSLs_B)을 통해 제2 어드레스 디코더(260)에 연결된다. 메모리 블록들(BLK1~BLKz) 각각은 비트라인들(BLs)을 통해 입출력 회로(240)에 연결된다. 실시예에 있어서, 워드 라인들(WLs_A, WLs_B)은 적층된 판 형태 구조일 수 있다.

제1 어드레스 디코더(220)와 제2 어드레스 디코더(260)는 서로 다른 워드 라인들에 연결될 수 있다. 또한, 제1 어드레스 디코더(220)와 제2 어드레스 디코더(260)는 서로 다른 스트링 선택 라인에 연결될 수 있다.

제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나를 선택할 수 있다.

제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260) 중 적어도 하나는 임피던스 측정부(280)를 포함할 수 있다. 이하, 본 발명의 실시예에서, 제1 어드레스 디코더(220)가 임피던스 측정부(280)를 포함하는 것을 일 예로 설명한다. 한편, 이에 제한되는 것은 아니고, 본 발명의 다른 실시예에서 임피던스 측정부(280)는 제2 어드레스 디코더(260)에 포함될 수 있고, 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260) 각각에 포함될 수도 있다.

임피던스 측정부(280)는 선택된 메모리 블록(BLK1~BLKz)의 워드 라인들 각각의 임피던스 정보를 측정할 수 있다. 제1 어드레스 디코더(220)는 측정된 임피던스 정보를 제어 로직(250)에 제공할 수 있다.

제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270) 각각은 구동에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270) 각각은 프로그램 동작/읽기 동작/소거 동작에 필요한 워드 라인 전압(Vwl_A,Vwl_B)을 발생할 수 있다. 여기서 워드 라인 전압(Vwl_A, Vwl_B)은 워드 라인 설정 시간을 단축하기 위한 가변하는 옵셋 전압(variable offset pulse)를 포함할 수 있다. 여기서 옵셋 전압은 워드 라인 구동에 필요한 워드 라인 전압(Vwl_A, Vwl_B)의 정상 전압의 레벨(이하, "타겟 레벨")보다 높거나 낮은 옵셋(offset)을 갖는다.

또한, 제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270)는 제어 로직(250)의 제어에 따라 선택적으로 옵셋 전압을 갖는 워드 라인 전압(Vwl_A, Vwl_B)을 발생할 수 있다. 즉, 제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270)는 옵셋 전압을 갖는 워드 라인 전압(Vwl_A, Vwl_B)을 발생할 수도 있고, 옵셋 전압이 없는 워드 라인 전압(Vwl_A, Vwl_B)을 발생할 수도 있다.

제1 전압 발생 회로(230)는 워드 라인 전압(Vwl_A)을 워드 라인들(WLs_A)에 인가하고, 워드 라인 전압(Vwl_B)을 워드 라인들(WLs_B)에 인가할 수 있다.

또한, 제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270) 각각은 제어 로직(250)의 제어에 따라 옵셋 전압의 옵셋과 옵셋 전압의 발생 시간을 가변할 수 있다.

입출력 회로(240)에 대한 구체적인 설명은 생략하고, 도 1의 입출력 회로(140)에 관련된 설명에 따른다.

제어 로직(250)은 불휘발성 메모리 장치(200)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(250)은 외부로부터 입력된 제어 신호들 혹은 명령(들)에 응답하여 동작할 수 있다. 제어 로직(250)은 프로그램/읽기/소거 동작시 제1 어드레스 디코더(220), 제2 어드레스 디코더(260), 제1 전압 발생 회로(230), 제2 전압 발생 회로(270), 및 입출력 회로(240)를 제어한다.

특히, 제어 로직(250)은 선택된 메모리 블록의 임피던스 정보를 근거로 메모리 블록들(BLK1~BLKz) 각각의 워드 라인들의 임피던스를 산출할 수 있다. 제어 로직(250)은 산출된 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절하도록 제1 전압 발생 회로(230) 및 제2 전압 발생 회로(270)를 제어할 수 있다.

도 16은 도 15에 도시된 메모리 블록(BLK1)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 16을 참조하면, 비트 라인들(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 스트링(CS11~CS43)이 연결되어 있다. 각각의 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 16에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.

워드 라인들(WL11~WL48)은 제3 방향(기판에 수직한 방향)에서 볼 때 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260)에 적어도 하나씩 교번하여 연결될 수 있다. 본 발명의 실시예에서, 워드 라인들(WL11~WL48)은 제3 방향에서 볼 때 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260)에 하나씩 교번하여 연결된 것을 일 예로 설명한다.

워드 라인들(WL11~WL48)은 제1행 워드 라인들(WL11~WL18), 제2행 워드 라인들(WL21~WL28), 제3행 워드 라인들(WL31~WL38), 및 제4행 워드 라인들(WL41~WL48)을 포함할 수 있다.

제1행 워드 라인들(WL11~WL18) 및 제3행 워드 라인들(WL31~WL38)은 제2 어드레스 디코더(260)에 연결되고, 제2행 워드 라인들(WL21~WL28) 및 제4행 워드 라인들(WL41~WL48)은 제1 어드레스 디코더(220)에 연결될 수 있다.

스트링 선택 라인들(SSL1~SSL4)은 제3 방향에서 볼 때 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260)에 적어도 하나씩 교번하여 연결될 수 있다. 본 발명의 실시예에서, 제1 스트링 선택 라인(SSL1) 및 제3 스트링 선택 라인(SSL3)은 제2 어드레스 디코더(260)에 연결되고, 제2 스트링 선택 라인(SSL2) 및 제4 스트링 선택 라인(SSL4)은 제1 어드레스 디코더(220)에 연결될 수 있다.

접지 선택 라인들(GSL1~GSL4)은 제3 방향에서 볼 때 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260)에 적어도 하나씩 교번하여 연결될 수 있다. 본 발명의 실시예에서, 제1 접지 선택 라인(GSL1) 및 제3 접지 선택 라인(GSL3)은 제2 어드레스 디코더(260)에 연결되고, 제2 접지 선택 라인(GSL2) 및 제4 접지 선택 라인(GSL4)은 제1 어드레스 디코더(220)에 연결될 수 있다. 한편, 이에 제한되는 것은 아니고, 본 발명의 다른 실시예에서 제1 내지 제4 접지 선택 라인들(GSL1~GSL4)은 제1 어드레스 디코더(220) 및 제2 어드레스 디코더(260) 중 어느 하나에 연결될 수 있다.

도 17은 도 15에 도시된 본 발명의 실시예에 따른 복수의 메모리 블록들을 도시한 도면이다.

도 17을 참조하면, 메모리 블록들(BLK1~BLKz) 중 적어도 하나는 더미 블록일 수 있다. 본 발명의 실시예에서 메모리 블록들(BLK1~BLKz)은 하나의 더미 블록(BLK1)을 가질 수 있다.

도 18은 본 발명의 실시예에 따른 도 17의 더미 블록과 제1 및 제2 어드레스 디코더들을 도시한 도면이다. 도 18에서 제1 행 내지 제4 행 워드 라인들 중 동일한 높이를 갖는 4개의 워드 라인들을 제1 및 제2 어드레스 디코더들에서 바라본 등가회로로 도시하였다.

도 18을 참조하면, 제1 어드레스 디코더(220)는 제2행 워드 라인(WL21) 및 제4행 워드 라인(WL41)에 연결될 수 있다. 제1 어드레스 디코더(220)는 임피던스 측정부(281,282)와 블록 선택 트랜지스터들(TRB2, TRB4)을 포함할 수 있다.

제2 어드레스 디코더(260)는 제1행 워드 라인(WL11) 및 제3행 워드 라인(WL31)에 연결될 수 있다. 제2 어드레스 디코더(260)는 블록 선택 트랜지스터들(TRB1, TRB3)을 포함할 수 있다.

제1행 내지 제4행 워드 라인들(WL11~WL41) 각각은 고유의 임피던스(IM1~IM8)를 갖는다. 제1행 내지 제4행 워드 라인들(WL11~WL41)의 임피던스(IM11~IM41)는 워드 라인 저항(R11~R41)과 워드 라인 커패시터(C11~C41)로 구성될 수 있다. 워드 라인 저항(R11~R41)은 제1행 내지 제4행 워드 라인들(WL11~WL41) 각각의 저항이고, 워드 라인 커패시터(C11~C41)는 제1행 내지 제4행 워드 라인들(WL11~WL41) 각각과 인접한 배선들 사이에 형성되는 기생 커패시터이다.

제1행 내지 제4행 워드 라인들(WL11~WL41)은 서로 동일한 높이를 갖고, 서로 인접하며, 서로 다른 어드레스 디코더에 연결된 두 개의 워드 라인들을 포함하는 워드 라인 그룹(WG1, WG2)으로 분리될 수 있다. 일 예로, 워드 라인 그룹(WG1)은 두 개의 워드 라인들(WL11, WL21)을 포함할 수 있다. 워드 라인 그룹(WG1), 임피던스 측정부(281), 블록 선택 트랜지스터들(TRB1, TRB2)은 하나의 전류 경로를 형성한다.

이하, 하나의 워드 라인 그룹(WG1)과 하나의 워드 라인 그룹(WG1)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 및 하나의 임피던스 측정부(281)를 일 예로 설명한다.

임피던스 측정부(281)는 워드 라인 그룹(WG1)의 워드 라인들(WL11, WL21) 중 어느 하나(WL21)에 연결될 수 있다. 따라서, 임피던스 측정부(281, 282)의 개수는 워드 라인들(WL11~WL41)의 개수의 절반일 수 있다.

임피던스 측정부(281)는 제1 전압 발생 회로(도 15, 230)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 워드 라인 그룹(WG1)의 워드 라인들(WL11, WL21)의 임피던스 정보를 측정한다. 임피던스 측정부(281)는 측정된 임피던스 정보를 제어 로직(도 15, 250)에 제공할 수 있다.

블록 선택 트랜지스터들(TRB1, TRB2)은 블록 선택 신호(BA1, BA2)를 수신하여 온/오프 제어될 수 있다. 블록 선택 트랜지스터(TRB1, TRB2)는 온 동작하여 더미 블록(BLK1)을 선택할 수 있다.

하나의 워드 라인 그룹(WG1)의 워드 라인들(WL1, WL2)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 중 하나(TRB2)는 임피던스 측정부(281)에 연결되고, 나머지 하나(TRB1)는 임피던스 측정부(281)에 연결되지 않는다. 임피던스 측정부(281)에 연결되지 않은 블록 선택 트랜지스터(TRB2)는 제2 전압 발생 회로(도 15, 270)로부터 접지 전압(Vg)을 수신한다.

워드 라인 그룹(WG1)의 두 개의 워드 라인들(WL11, WL21)은 서로 연결될 수 있다. 제1행 워드 라인(WL11)의 일단은 블록 선택 트랜지스터(TRB1)를 통해 접지 전압(Vg)을 수신하고, 제2행 워드 라인(WL21)의 일단은 블록 선택 트랜지스터(TRB2)를 통해 임피던스 측정부(281)에 전기적으로 연결된다. 제1행 워드 라인(WL11)의 타단 및 제2 행 워드 라인(WL21)의 타단은 서로 연결될 수 있다.

도 18에 도시된 임피던스 측정부(281)의 구체적인 구성은 도 9에 도시된 임피던스 측정부(161)와 동일하므로, 구체적인 설명은 생략한다.

본 발명의 실시예에 의하면, 임피던스 측정부(281)는 워드 라인 그룹(WG1)의 워드 라인들(WL11, WL21)의 임피던스를 측정할 수 있다. 제어 로직(250)은 측정된 워드 라인들(WL11, WL21)의 임피던스의 평균값을 제1행 워드 라인(WL11) 및 제2행 워드 라인(WL21) 각각의 임피던스로 사용할 수 있다. 이러한 방식으로, 제어 로직(250)은 워드 라인들의 임피던스를 각 행들 및 각 높이 마다 측정하여 더미 블록(BLK1)의 전체 워드 라인들의 임피던스를 측정할 수 있다.

제어 로직(250)은 더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보를 노말 메모리 블록들(도 17, BLK2~BLKz)의 워드 라인들의 임피던스 정보로 사용할 수 있다. 제어 로직(250)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 19는 본 발명의 일 실시예에 따른 도 17의 더미 블록과 어드레스 디코더를 도시한 도면이다. 도 19에서 제1 행 내지 제4 행 워드 라인들 중 동일한 높이를 갖는 4개의 워드 라인들을 제1 및 제2 어드레스 디코더들에서 바라본 등가회로로 도시하였다. 이하, 도 19을 참조하여 본 발명의 일 실시예는 도 18에 도시된 본 발명의 일 실시예와 차이를 중심으로 설명한다.

이하, 도 19를 참조하여, 하나의 워드 라인 그룹(WG1)과 하나의 워드 라인 그룹(WG1)에 연결된 블록 선택 트랜지스터들(TRB1, TRB2) 및 하나의 임피던스 측정부(281)를 일 예로 설명한다.

워드 라인 그룹(WG1)의 두 개의 워드 라인들(WL11, WL21)은 서로 연결될 수 있다. 제1행 워드 라인(WL11)의 일단은 블록 선택 트랜지스터(TRB1)를 통해 접지 전압(Vg)을 수신하고, 제2행 워드 라인(WL21)의 일단은 블록 선택 트랜지스터(TRB2)를 통해 임피던스 측정부(281)에 전기적으로 연결된다. 제1행 워드 라인(WL11)의 일단 및 제2행 워드 라인(WL21)의 타단은 서로 연결될 수 있다.

임피던스 측정부(281)는 제1 전압 발생 회로(도 15, 230)로부터 테스트 전압(Vfc)과 기준 전압(Vref)을 수신하여 워드 라인 그룹(WG1)의 하나의 워드 라인(WL21)의 임피던스 정보를 측정한다. 임피던스 측정부(281)는 측정된 임피던스 정보를 제어 로직(도 15, 250)에 제공할 수 있다.

본 발명의 실시예에 의하면, 임피던스 측정부(281)는 워드 라인 그룹(WG1)의 워드 라인들(WL11, WL21) 중 하나의 워드 라인(WL21)의 임피던스를 측정할 수 있다. 제어 로직(250)은 측정된 워드 라인(WL21)의 임피던스를 워드 라인 그룹(WG1)의 나머지 하나의 워드 라인(WL11)의 임피던스로 사용할 수 있다. 제어 로직(250)은 더미 블록(BLK1)을 통해 측정된 워드 라인들의 임피던스 정보를 노말 메모리 블록들(BLK2~BLKz)의 워드 라인 임피던스 정보로 사용할 수 있다. 제어 로직(250)은 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절할 수 있다.

도 20은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 워드 라인 구동 방법을 보여주는 순서도이다.

먼저, 제어 로직에서 워드 라인들의 임피던스를 산출한다(S110). 워드 라인들의 임피던스를 산출하는 방법은 도 1 내지 도 19를 참조하여 설명하였으므로, 구체적인 설명은 생략한다.

이후, 제어 로직은 산출된 워드 라인들의 임피던스를 근거로, 옵셋 전압의 레벨과 옵셋 전압이 인가되는 옵셋 시간을 설정한다(S120).

설정된 옵셋 시간 동안 설정된 레벨을 갖는 옵셋 전압을 워드 라인에 인가한다(S130). 옵셋 시간 이후, 워드 라인의 구동에 필요한 타켓 전압을 인가한다(S140). 여기서 타겟 펄스는 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 패스 전압(Vread), 읽기 전압(Vr), 검증 전압(VF) 중 어느 하나일 수 있다.

도 21은 본 발명의 실시예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 저장 장치(10)는 적어도 하나의 불휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 21에 도시된 저장 장치(10)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.

불휘발성 메모리 장치(12)는 도 1 내지 도 21에서 설명한 불휘발성 메모리 장치(100) 및 그것의 워드 라인 전압(Vwl) 인가 방법으로 구현될 수 있다. 불휘발성 메모리 장치(12)는 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨 및 옵셋 시간을 조절하도록 구현될 수 있다.

메모리 제어기(14)는 호스트의 요청에 응답하여 불휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.

중앙처리장치(14-1)는 불휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 불휘발성 메모리 장치(12)로/또는 불휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 불휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.

ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 불휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 불휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 불휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.

실시예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.

일반적인 VNAND 구조에서는 WL Loading이 플래나 낸드 플래시 메모리와 비교하여 상대적으로 커지고 WL별로 임피던스 차이에 따라 Loading이 다르기 때문에, 읽기/검증 동작시 WL 셋업 시간이 성능의 주요 인자가 될 수 있다. 이에 본 발명의 VNAND에서는 읽기/검증 동작시, 워드 라인의 타겟 레벨 대비 높거나/낮은 전압으로 일정 시간 인가 후, 다시 타겟 레벨로 설정됨으로써, 워드 라인의 Near/Far간의 설정 시간의 차이가 줄어들 수 있다. 설정 시간의 차이를 줄임으로써 전체 워드 라인 설정 시간이 감소될 수 있다. 이를 워드 라인 옵셋 인가 기술이라고 부르겠다. 또한 본 발명의 VNAND에서는 이러한 워드 라인 옵셋 인가 기술을 선택적으로 적용할 수 있다.

본 발명의 저장 장치(10)는 워드 라인들의 임피던스를 산출하고, 산출된 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨과 옵셋 시간을 조절한다. 또한, 본 발명의 저장 장치(10)는 워드 라인들의 임피던스 차이에 관계없이 워드 라인에 인가되는 워드 라인 전압의 설정 시간을 일정하게 유지하고, 워드 라인 전압의 오버슈트를 최적의 조건으로 설정할 수 있다. 이로써, 본 발명의 저장 장치(10)는 전체적인 성능 향상을 가져올 수 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다. 도 22는 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, SSD(1000)는 복수의 불휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.

불휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 20에서 설명된 바와 같이 가변적인 옵셋 전압을 갖는 워드 라인 전압(Vwl)을 발생하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1~CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불휘발성 메모리 인터페이스(1260)를 포함한다.

버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 불휘발성 메모리 인터페이스(1260)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

본 발명의 실시예에 따른 SSD(1000)는 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨과 옵셋 시간을 조절함으로써, 전체적인 성능 향상을 가져올 수 있다.

본 발명은 eMMC(embedded multi-media card, moviNAND, iNAND)에도 적용 가능하다. 도 23은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.

낸드 플래시 메모리 장치(2100)는 도 1 내지 도 20에서 설명된 바와 같이 워드 라인 전압(Vwl)에 옵셋 전압을 포함하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.

eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.

본 발명의 실시예에 따른 eMMC(2000)는 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨과 옵셋 시간을 조절함으로써, 전체적인 성능 향상을 가져올 수 있다.

본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 24는 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 21에 도시된 저장 장치(10)로 구현될 수 있다.

한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.

본 발명은 모바일 장치에도 적용 가능하다. 도 25는 본 발명의 실시예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.

어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 21에서 설명된 바와 같이 옵셋 전압의 인가 여부, 옵셋 전압의 레벨 및 시간을 제어하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.

본 발명의 실시예에 따른 모바일 장치(4000)는 워드 라인들의 임피던스를 근거로 옵셋 전압의 레벨과 옵셋 시간을 조절하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.

본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시예에 있어서, 본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
140: 입출력 회로
150: 제어 로직
10: 저장 장치
12: 불휘발성 메모리 장치
14: 메모리 제어기

Claims

기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 워드 라인들의 임피던스 정보를 측정하는 어드레스 디코더;
프로그램 동작시 선택된 워드 라인에 연결된 메모리 셀들에 프로그램 될 데이터를 저장하거나, 읽기 혹은 검증 동작시 상기 선택된 워드 라인에 연결된 메모리 셀들로부터 읽혀진 데이터를 저장하는 입출력 회로;
상기 선택된 워드 라인 및 비선택된 워드 라인들로 인가되는 워드 라인 전압들을 발생하고, 상기 워드 라인 전압들 중 적어도 하나는 옵셋 전압과 타켓 전압을 포함하고, 상기 옵셋 전압은 옵셋 시간 동안 상기 타켓 전압 보다 높거나 낮은 레벨을 갖는 전압 발생 회로; 및
상기 측정된 워드 라인들의 임피던스 정보를 근거로 상기 옵셋 전압의 레벨 및 상기 옵셋 시간을 조절하는 제어 로직을 포함하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 제어 로직은 상기 측정된 워드 라인들의 임피던스 정보를 근거로 상기 메모리 블록들 각각의 워드 라인들의 임피던스를 산출하고, 상기 산출된 워드 라인들의 임피던스를 근거로 상기 옵셋 전압의 레벨 및 상기 옵셋 시간을 조절하도록 상기 전압 발생 회로를 제어하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 어드레스 디코더는 상기 전압 발생 회로로부터 테스트 전압 및 기준 전압을 수신하여 상기 워드 라인들의 임피던스 정보를 측정하는 임피던스 측정부를 포함하는 불휘발성 메모리 장치.
제3항에 있어서,
상기 선택된 메모리 블록은 데이터를 저장하지 않는 더미 블록인 불휘발성 메모리 장치.
제4항에 있어서,
상기 워드 라인들 중 적어도 하나의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 워드 라인들 중 적어도 하나의 타단은 상기 공통 소스 라인에 연결된 불휘발성 메모리 장치.
제4항에 있어서,
상기 워드 라인들은 상기 기판에 수직한 방향으로 서로 인접한 제1 워드 라인 및 제2 워드 라인을 포함하고,
상기 제1 워드 라인 및 상기 제2 워드 라인은 서로 연결된 불휘발성 메모리 장치.
제6항에 있어서,
상기 제1 워드 라인의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 제2 워드 라인의 일단은 상기 전압 발생 회로로부터 접지 전압을 수신하고, 상기 제1 워드 라인의 타단 및 상기 제2 워드 라인의 타단은 서로 연결된 불휘발성 메모리 장치.
제6항에 있어서,
상기 제1 워드 라인의 일단은 상기 임피던스 측정부에 전기적으로 연결되고, 상기 제2 워드 라인의 일단은 상기 전압 발생 회로로부터 접지 전압을 수신하고, 상기 제1 워드 라인의 타단 및 상기 제2 워드 라인의 일단은 서로 연결된 불휘발성 메모리 장치.
제4항에 있어서,
상기 어드레스 디코더는 상기 선택된 메모리 블록의 워드 라인들 중 서로 다른 워드 라인들에 연결된 제1 어드레스 디코더 및 제2 어드레스 디코더를 포함하고,
상기 워드 라인들은,
상기 제1 어드레스 디코더에 연결된 제1 워드 라인; 및
상기 제1 워드 라인과 동일한 높이를 갖고, 상기 제2 어드레스 디코더에 연결된 제2 워드 라인을 포함하고,
상기 제1 워드 라인 및 상기 제2 워드 라인은 서로 연결된 불휘발성 메모리 장치.
기판에 수직한 방향으로 형성되고 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 및
상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 워드 라인들의 임피던스 정보를 측정하는 임피던스 측정부를 포함하고,
상기 임피던스 측정부는,
테스트 전압을 수신하는 제1 입력단;
기준 전압을 수신하는 제2 입력단;
상기 제1 입력단에 흐르는 전류를 측정하는 전류계; 및
상기 워드 라인들 중 적어도 하나와 상기 제1 입력단 사이의 노드의 전압 및 상기 기준 전압을 비교한 결과를 출력하는 비교기를 포함하는 불휘발성 메모리 장치.