KR102355580B1 - 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법 Download PDF

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Abstract

비트 라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 실리콘 기판과 수직한 방향으로 적층된 워드 라인들을 관통하는 필라들을 포함하고, 상기 복수의 스트링들 각각은 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 플로팅된 워드 라인들에 설정 전압을 인가하는 단계, 상기 워드 라인들로 동작에 필요한 적어도 하나의 워드 라인 전압을 인가하는 단계 및 상기 워드 라인들이 그룹화된 복수의 리커버리 영역들에 서로 다른 전압 레벨을 갖는 복수의 리커버리 전압들을 각각 인가하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE HAVING THE SAME, AND OPERATION METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 비휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 선택 블록과 인접 블록의 데이터 신뢰성을 향상시키는 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 비트 라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 실리콘 기판과 수직한 방향으로 적층된 워드 라인들을 관통하는 필라들을 포함하고, 상기 복수의 스트링들 각각은 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 플로팅된 워드 라인들에 설정 전압을 인가하는 단계, 상기 워드 라인들로 동작에 필요한 적어도 하나의 워드 라인 전압을 인가하는 단계 및 상기 워드 라인들이 그룹화된 복수의 리커버리 영역들에 서로 다른 전압 레벨을 갖는 복수의 리커버리 전압들을 각각 인가하는 단계를 포함한다.
실시 예로서, 상기 워드 라인들에 동작에 필요한 상기 적어도 하나의 워드 라인 전압을 인가하는 단계는, 프로그램 동작 시 선택 워드 라인으로 프로그램 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 워드 라인들에 동작에 필요한 상기 적어도 하나의 워드 라인 전압을 인가하는 단계는, 읽기 동작 시 선택 워드 라인으로 읽기 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 리커버리 전압들의 레벨들은 상기 복수의 메모리 셀들 각각에 저장되는 비트들의 수에 따라 조절된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법은, 동작 요청을 수신하는 단계, 상기 동작 요청에 따라, 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하는 단계, 상기 선택된 메모리 블록과 블록 워드 라인을 공유하는 적어도 하나의 제1 메모리 블록의 복수의 워드 라인들이 그룹화된 복수의 제1 워드 라인 영역들에 서로 다른 전압 레벨을 갖는 바이어스 전압들을 각각 인가하는 단계 및 상기 선택된 메모리 블록과 상기 블록 워드 라인을 공유하지 않는 적어도 하나의 제2 메모리 블록의 워드 라인들을 플로팅하는 단계를 포함한다.
실시 예로서, 상기 선택된 메모리 블록의 워드 라인들로 선택 워드 라인 전압 또는 비선택 워드 라인 전압을 인가하는 단계를 더 포함한다.
실시 예로서, 상기 선택 워드 라인 전압 또는 상기 비선택 워드 라인 전압을 인가하는 단계는, 프로그램 동작 시 상기 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 상기 선택 워드 라인 전압으로 프로그램 전압을 인가하는 단계, 상기 프로그램 동작 시 상기 선택된 메모리 블록의 상기 워드 라인들 중 비선택 워드 라인들에 상기 비선택 워드 라인 전압으로 패스 전압을 인가하는 단계 및 상기 프로그램 동작 후 리커버리 동작 시 상기 선택된 블록의 상기 워드 라인들이 그룹화된 복수의 제2 워드 라인 영역들에 서로 다른 전압 레벨을 갖는 제1 리커버리 전압들을 각각 인가하는 단계를 더 포함한다.
실시 예로서, 상기 선택 워드 라인 전압 또는 상기 비선택 워드 라인 전압을 인가하는 단계는, 읽기 동작 혹은 검증 읽기 동작 시 상기 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 상기 선택 워드 라인 전압으로 읽기 전압을 인가하는 단계, 상기 읽기 혹은 검증 읽기 동작 시 상기 선택된 메모리 블록의 워드 라인들 중 비선택된 워드 라인들에 상기 비선택 워드 라인 전압으로 읽기 패스 전압을 인가하는 단계 및 상기 읽기 혹은 검정 읽기 동작 후 리커버리 동작 시, 상기 선택됨 메모리 블록의 상기 워드 라인들이 그룹화된 복수의 제3 워드 라인 영역들에 서로 다른 전압 레벨을 갖는 제3 리커버리 전압들을 각각 인가하는 단계를 더 포함한다.
실시 예로서, 상기 복수의 제1 워드 라인 영역들은 온도 또는 프로그램 및 소거 사이클에 따라 설정된다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 워드 라인들을 공유하는 제1 블록, 제2 블록 및 로우 어드레스를 근거로 하여 상기 제1 블록 또는 상기 제2 블록 중 선택된 메모리 블록의 동작을 수행할 때, 상기 제1 블록 또는 상기 제2 블록 중 비선택 블록의 워드 라인들이 그룹화된 제1 워드 라인 영역들을 서로 다른 전압 레벨을 갖는 복수의 바이어스 전압으로 각각을 바이어싱하고, 상기 선택된 메모리 블록에 수행되는 상기 동작에 따라, 상기 선택된 메모리 블록의 워드 라인들이 그룹화된 복수의 제2 워드 라인 영역들에, 서로 다른 전압 레벨을 갖는 복수의 리커버리 전압들을 각각 인가하는 제어 로직을 포함한다.
상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 선택 블록의 리커버리 동작 시, 복수의 워드 라인 존들에 소정의 전압이 인가되고, 인접 블록의 복수의 워드 라인 존들을 바이어싱 함으로써 선택 블록 및 비선택 블록의 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 도 2의 I-I' 절단면의 일부를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 5는 HCI 현상을 개념적으로 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 프로그램 디스터번스를 줄이기 위한 리커버리 동작을 설명하기 위한 도면이다,
도 7은 본 발명의 제1 실시 예에 따른 프로그램 동작을 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 순서도이다.
도 9는 본 발명의 실시 예에 따른 읽기 디스터번스를 줄이기 위한 리커버리 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 제1 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 순서도이다.
도 12는 본 발명의 제2 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다.
도 13은 본 발명의 제3 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다.
도 14는 본 발명의 제1 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 15는 도 14에 도시된 제1 및 제2 블록들에 대한 회로도를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 활성화된 비선택 블록과 활성화되지 않는 비선택 블록을 예시적으로 설명하기 위한 도면이다.
도 17은 본 발명의 제2 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 18은 본 발명의 제1 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 비선택 블록의 네거티브 부스팅을 방지하기 위한 복수의 워드 라인 존들의 바이어싱을 개념적으로 설명하는 도면이다.
도 20은 본 발명의 제1 실시 예에 따른 비선택 블록에서 복수의 워드 라인 존들의 바이어싱을 보여주는 도면이다.
도 21은 본 발명의 제2 실시 예에 따른 비선택 블록에서 복수의 워드 라인 존들의 바이어싱을 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구동 방법을 예시적으로 보여주는 흐름도이다.
도 23은 본 발명의 제2 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다.
도 24는 본 발명의 제3 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다.
도 25는 본 발명의 실시 예에 따른 비선택 블록의 워드 라인 바이어싱 방법을 보여주는 흐름도이다.
도 26은 본 발명의 실시 예에 따른 선택 블록의 리커버리 동작 및 비선택 블록의 워드 라인 바이어싱 방법을 보여주는 흐름도이다.
도 27은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 28은 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다.
도 29는 본 발명의 실시 예에 따른 eMMC를 보여주는 블록도이다.
전술한 특성 및 이하 상세한 설명은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항이다. 즉, 본 발명은 이와 같은 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이들 방법 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.
본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.
본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면을 통하여 본 발명의 실시 예가 설명된다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magneto resistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 이하에서, 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)인 것으로 가정된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 메모리 블록들(BLK1~BLKz) 각각은 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드 라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 기판상에서 제1 방향 및 제2 방향(제1 방향과 다름)에 따라 배열되고, 제3 방향(제1 방향과 제2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 3차원 구조의 복수의 스트링들은, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 구조의 복수의 스트링들의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
여기서 복수의 스트링들 각각은, 비트 라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
3차원 구조의 복수의 스트링들이 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드 라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 칼럼(column) 어드레스를 디코딩할 수 있다. 여기서 디코딩된 칼럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 칼럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드 라인 전압(Vwl)을 발생할 수 있다.
또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 펄스를 갖는 워드 라인 전압을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 펄스를 갖는 워드 라인 전압을 발생할 수도 있고, 옵셋 펄스가 없는 워드 라인 전압(Vwl)을 발생할 수도 있다.
입출력 회로(140)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 칼럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 칼럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작 시 프로그램 될 데이터를 저장하거나, 읽기 동작 시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작 시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작 시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 것이다. 또한, 제어 로직(150)은 플로팅된 워드 라인들에서 동작을 시작하도록 구현될 수 있다.
제어 로직(150)은 리커버리 동작 시 워드 라인들을 복수의 제1 또는 제2 리커버리 영역들(zone 1~ zone x 또는 zone 1~zone y, x 및 y는 2 이상의 정수)로 나누어 설정한다. 그리고 제어 로직(150)은 복수의 제1 또는 제2 리커버리 영역들(zone 1~ zone x 또는 zone 1~zone y)에 서로 다른 전압 레벨을 갖는 복수의 제1 또는 제2 리커버리 전압들(Vrcv 1~ Vrcv x 또는 Vrcv 1~Vrcv y) 중 하나를 인가한다.
특히, 제어 로직(150)은 프로그램 디스터번스(program disturbance)를 줄이기 위하여 복수의 제1 리커버리 영역들(zone 1~ zone x)을 복수의 제1 리커버리 전압들(Vrcv 1~ Vrcv x) 중 하나를 인가하는 프로그램 리커버리 동작을 수행할 수 있다.
제어 로직(150)은 읽기 디스터번스(read disturbance)를 줄이기 위하여 복수의 제2 리커버리 영역들(zone 1~zone y)을 복수의 제2 리커버리 전압들(Vrcv 1~Vrcv y) 중 하나를 인가하는 리드 리커버리 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 리커버리 동작 시 복수의 제1 또는 제2 리커버리 영역들(zone 1~ zone x 또는 zone 1~zone y)에 0V보다 큰 복수의 제1 또는 제2 리커버리 전압들(Vrcv 1~ Vrcv x 또는 Vrcv 1~Vrcv y) 중 하나를 인가함으로써, 프로그램 또는 읽기 디스터번스를 줄일 수 있다.
그리고, 제어 로직(150)은 프로그램 또는 읽기 동작이 수행되는 블록에 인접한 비선택 블록을 복수의 바이어스 전압들(Vfc 1~Vfc q)로 바이어싱한다. 구체적으로, 제어 로직(150)은 비선택 블록의 복수의 워드 라인들을 복수의 워드 라인 영역들(zone 1~zone p)로 나눈다. 제어 로직(150)은 워드 라인 영역들(zone 1~zone p)을 바이어스 전압들(Vfc 1~Vfc q)을 이용하여 비선택 블록 워드 라인 바이어싱(UNSEL BLK WL Biasing)을 수행함으로써, 네거티브 부스팅을 방지한다. 이에 따라 비선택 블록의 데이터 신뢰성은 향상될 수 있다(이는 도 14를 통해 자세히 설명된다.).
제어 로직(150)은 비선택 블록의 위치에 따라 바이어스 전압들(Vfc 1~Vfc q)의 전압 레벨을 다르게 설정할 수 있다. 예시적으로, 선택 블록의 위치에 따라 비선택 블록에 인가되는 바이어스 전압들(Vfc 1~Vfc q) 각각의 전압 레벨은 달라질 수 있다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드 라인 컷들(WL cuts) 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다.
여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷(SSL cut)으로 분리된다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드 라인들(WLs) 사이에 적어도 하나의 더미 워드 라인이 판 형태로 적층되거나, 워드 라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드 라인이 판 형태로 적층 될 수 있다.
각각의 워드 라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드 라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트 라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 4에서는 워드 라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드 라인 컷과 스트링 선택 라인 컷 사이에 구조물을 포함할 수 있다.
본 발명의 실시 예에 따른 블록(BLKi)은 두 개의 워드 라인들이 하나로 병합된 구조, 다른 말로 워드 라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 도 2의 I-I' 절단면의 일부를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시 예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트 라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시 예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드 라인 컷 내부에 포함될 것이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 비트 라인들(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제1 내지 제3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트 라인에 대응하는 3개의 스트링 선택 라인들(SSL1~SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트 라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1~MC8) 각각에 대응하는 워드 라인들(WL1~WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램 되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi-level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램 된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 분리된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 공유된 구조로 구현될 수도 있다.
도 5는 HCI 현상을 개념적으로 설명하기 위한 도면이다. 도 5에서는 설명의 편의를 위하여 선택 워드 라인(WLm-3) 및 선택 워드 라인(WLm-3)의 상부 워드 라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들이 모두 최상위 상태(P3)로 프로그램 되었다고 가정하겠다. 이때, 선택 워드 라인(WLm-3) 및 상부 워드 라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들에 대응하는 스트링의 채널에 채널 오프 구간, 즉, 로컬 부스팅(local boosting) 영역이 형성될 것이다.
일반적인 비휘발성 메모리 장치는, 프로그램 및 읽기 동작 후 리커버리 동작을 수행할 경우, 상부 워드 라인들(WLm, WLm-1, WLm-1)의 전압을 프로그램 패스 전압(Vpass) 및 읽기 패스 전압(Vread)에서 접지 전압(GND)으로 디스차지시킨다. 이에 따라 채널 오프 구간의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받게 될 것이다. 이를 네거티브 부스팅(negative boosting) 혹은 언더 커플링(under coupling)이라 부른다. 결국, 채널 오프 구간에 음전하들이 많아지게 될 것이다.
그런데, 채널이 오프 된 상태이기 때문에 많아진 음전하들이 빠져나갈 곳이 없다. 이때, 언더 부스팅에 의하여 채널 오프 구간의 전압은 음전압이 되고, 선택 워드 라인(WLm-3)의 하부 워드 라인들(WLm-4~WL0)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태로써 접지전압(GND, 예를 들어 0V)일 것이다. 이에, 채널 오프 구간의 음전압과 접지전압(0V) 사이의 전압 차이가 커짐에 따라 밴드투밴드 터널링(band to band tunneling; BTBT) 혹은 HCI(hat carrier injection)에 의하여 워드 라인(WLm-4)에 소거 상태(E)의 메모리 셀이 프로그램될 수 있다. 즉, 프로그램 및 읽기 디스터번스가 유발될 수 있다. 읽기 전압(Vr)이 높아지고, 프로그램 및 읽기 회수가 반복될수록 이러한 프로그램 및 읽기 디스터번스가 증대될 수 있다.
프로그램 및 읽기 디스터번스를 줄이기 위해, 워드 라인들(WL1~WLm)에는 리커버리 전압(Vrcv)이 인가된다. 워드 라인들(WL1~WLm)에 인가되는 리커버리 전압(Vrcv)이 높을수록 HCI는 감소할 수 있다. 하지만, 리커버리 전압(Vrcv)이 높을수록 FN 터널링(FN tunneling)에 의한 디스터번스가 증가하게 된다.
HCI 및 FN 터널링에 의한 디스터번스는 워드 라인들(WL1~WLm)별로 다르게 나타난다. 따라서 본 발명에 실시 예에 있어서, 워드 라인들(WL1~WLm)은 HCI 디스터번스와 FN 터널링 디스터번스를 고려하여 복수의 워드 라인 영역들(zone 1~ zone x 또는 zone1~zoney)로 나뉘고, 복수의 제1 또는 제2 리커버리 영역들(zone 1~ zone x 또는 zone1~zoney)에 복수의 제1 또는 제2 리커버리 전압들(Vrcv 1~ Vrcv x 또는 Vrcv 1~Vrcv y)이 각각 인가된다.
도 6은 본 발명의 실시 예에 따른 프로그램 디스터번스를 줄이기 위한 리커버리 동작을 설명하기 위한 도면이다. 도 6을 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL1~BLr, r은 2 이상의 정수)에 연결된 복수의 스트링들을 포함한다. 각각의 스트링(String)은 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCm, m은 2 이상의 정수) 및 적어도 하나의 접지 선택 트랜지스터(GST)를 포함할 수 있다. 복수의 메모리 셀들(MC1~MCm) 각각은 하나 또는 그 이상의 비트의 데이터를 저장할 수 있다.
도 6에서 설명의 편의를 위해 제4 워드 라인(WL4)에 연결된 메모리 셀들을 프로그램 한다고 가정한다. 프로그램 동작 시, 제4 워드 라인(WL4)에는 프로그램 전압(Vpgm)이 인가된다. 그리고, 제4 워드 라인(WL4)을 제외한 나머지 워드 라인들(WL1, WL2 및 WL5~WLm)에는 패스 전압(Vpass)이 인가된다.
리커버리 시, 워드 라인들(WL1~WLm)은 제1 리커버리 영역들(zone 1~zone x)로 나뉜다. 그리고, 제1 리커버리 영역들(zone 1~zone x) 각각에 제1 리커버리 전압들(Vrcv 1~ Vrcv x)이 인가된다. 제1 리커버리 전압들(Vrcv 1~ Vrcv x)은 HCI 및 FN 터널링에 의한 디스터번스를 감소시킬 수 있는 전압이다.
예시적으로, 제1 리커버리 전압들(Vrcv 1~ Vrcv x) 각각은 제1 리커버리 영역들(zone 1~zone x)의 프로그램 디스터번스가 나쁠수록 증가할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 제1 리커버리 전압들(Vrcv 1~ Vrcv x) 각각은 제1 워드 라인 영역들(zone 1~zone x)의 프로그램 디스터번스가 나쁠수록 감소할 수 있다.
예시적으로, 제1 리커버리 전압들(Vrcv 1~ Vrcv x)의 전압 레벨은 증가형 스텝 펄스 프로그램(ISPP; incremental step pulse programming) 방식에 따라 가변 할 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 프로그램 동작을 보여주는 타이밍도이다. 도 6 및 도 7을 참조하면, 프로그램 동작은 워드 라인 설정 구간, 프로그램 구간, 및 리커버리 구간으로 구분될 수 있다.
워드 라인 설정 구간에서, 제1 워드 라인 영역들(zone 1~zone x)의 모든 워드 라인들(WLs)에는 패스 전압(Vpass)이 인가된다. 실시 예에 있어서, 워드 라인 설정 구간에서 선택 스트링 선택 라인(SEL SSL)로 제1 스트링 선택 전압(Vssl 1)이 인가되고, 비선택 스트링 선택 라인들(UNSEL SSLs)로 접지 전압(GND)이 인가되고, 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가될 수 있다.
프로그램 구간에서, 선택 워드 라인(SEL WL)에는 소정의 시간 동안 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)이 인가되고 소정의 시간이 지난 후 패스 전압(Vpass)이 다시 인가된다.
이후, 리커버리 구간에서 제1 리커버리 영역들(zone 1~zone x) 각각에 제1 리커버리 전압들(Vrcv 1~ Vrcv x)이 인가된다. 즉, 제1 리커버리 영역들(zone 1~zone x)에는 전압 레벨이 서로 다른 제1 리커버리 전압들(Vrcv 1~ Vrcv x)이 각각 인가된다.
도 7에 도시된 프로그램 동작은 리커버리 구간에서는 스트링/접지 선택 라인들의 방전 시점이 워드 라인의 방전 시점과 동일하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 읽기 동작은 스트링/접지 선택 라인들의 방전 시점을 워드 라인의 방전 시점보다 늦출 수 있다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 순서도이다. 도 6 내지 도 8을 참조하면, 프로그램 방법은 다음과 같다. 플로팅된 워드 라인들이 설정된다(S110). 외부로부터 동작 명령이 입력되기 전 워드 라인들은 플로팅 상태이다. 프로그램 동작에서, 플로팅된 워드 라인들(WLs)은 모두 프로그램 패스 전압으로 설정될 수 있다. 이후에, 설정된 워드라인들(WLs)로 동작에 필요한 워드 라인 전압들(프로그램 전압, 프로그램 검증 전압)이 인가될 수 있다(S120). 이 후에, 워드 라인들은 복수의 제1 리커버리 영역들(zone 1~zone x)로 나뉘고, 복수의 제1 리커버리 영역들(zone 1~zone x)에는 복수의 제1 리커버리 전압들(Vrcv1 ~ Vrcv x)이 각각 인가된다(S130).
도 9는 본 발명의 실시 예에 따른 읽기 디스터번스를 줄이기 위한 리커버리 동작을 설명하기 위한 도면이다. 도 9에서 설명의 편의를 위해 제4 워드 라인(WL4)에 연결된 메모리 셀들을 읽는다고 가정한다. 읽기 동작 시, 제4 워드 라인(WL4)에는 읽기 전압(Vr)이 인가된다. 그리고, 제4 워드 라인(WL4)을 제외한 나머지 워드 라인들(WL1, WL2 및 WL5~WLm)에는 읽기 패스 전압(Vread)이 인가된다.
리커버리 시, 워드 라인들(WL1~WLm)은 제2 리커버리 영역들(zone 1~zone y)로 나뉜다. 그리고, 제2 리커버리 영역들(zone 1~zone y)에는 다른 전압 레벨을 갖는 제2 리커버리 전압들(Vrcv 1~ Vrcv y)이 각각 인가된다. 제2 리커버리 전압들(Vrcv 1~ Vrcv y)은 HCI 및 FN 터널링에 의한 디스터번스를 감소시킬 수 있는 전압이다.
예시적으로, 제2 리커버리 전압들(Vrcv 1~ Vrcv y) 각각은 제2 워드 라인 영역들(zone 1~zone y)의 읽기 디스터번스가 나쁠수록 증가할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 제2 리커버리 전압들(Vrcv 1~ Vrcv y) 각각은 제1 워드 라인 영역들(zone 1~zone y)의 읽기 디스터번스가 나쁠수록 감소할 수 있다.
도 6 및 도 9를 참조하면, 제1 리커버리 영역들(zone 1~zone x) 및 제2 리커버리 영역들(zone 1~zone y)은 같을 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 프로그램 동작 및 읽기 동작 시, 각각의 HCI 및 FN 터널링에 의한 디스터번스에 따라 제1 리커버리 영역들(zone 1~zone x) 및 제2 리커버리 영역들(zone 1~zone y)은 다르게 설정될 수 있다.
도 10은 본 발명의 제1 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다. 도 9 및 도 10을 참조하면, 읽기 동작은 워드 라인 설정 구간, 읽기 구간, 및 리커버리 구간으로 구분될 수 있다.
워드 라인 설정 구간에서 선택 워드 라인(SEL WL)으로 워드 라인 설정 전압(Vset)이 인가되고, 비선택 워드 라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다. 여기서, 워드 라인 설정 구간 이전에, 제2 리커버리 영역들(zone 1~zone y)에 제2 리커버리 전압들(Vrcv 1~ Vrcv y)이 각각 인가된 상태일 수 있다. 실시 예에 있어서, 워드 라인 설정 전압(Vset)은 고정될 수 있다. 다른 실시 예에 있어서, 워드 라인 설정 전압(Vset)은 읽기 전압(Vr)에 따라 가변 될 수 있다.
실시 예에 있어서, 워드 라인 설정 구간에서 선택 스트링 선택 라인(SEL SSL)로 제2 스트링 선택 전압(Vssl 2)이 인가되고, 비선택 스트링 선택 라인들(UNSEL SSLs)로 접지 전압(GND)이 인가되고, 접지 선택 라인(GSL)으로 접지 선택 전압(Vgsl)이 인가될 수 있다.
읽기 구간에서, 읽기 전압(Vr)에 의거하여 메모리 셀의 온/오프에 대한 감지 동작이 수행될 것이다. 감지 동작의 결과에 따라 메모리 셀에 저장된 데이터 비트가 판별될 것이다. 실시 예에 있어서, 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드 라인 설정 구간의 상태를 유지한다.
이후, 리커버리 구간에서 제2 리커버리 영역들(zone 1~zone y)에 제2 리커버리 전압들(Vrcv 1~ Vrcv y)이 각각 인가된다.
도 10에 도시된 읽기 동작은 리커버리 구간에서는 스트링/접지 선택 라인들의 방전 시점이 워드 라인의 방전 시점과 동일하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 실시 예에 따른 읽기 동작은 스트링/접지 선택 라인들의 방전 시점을 워드 라인의 방전 시점보다 늦출 수 있다.
도 11은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 순서도이다. 도 9 내지 도 11을 참조하면 읽기 방법은 다음과 같다.
읽기 동작을 위하여 모든 비트 라인들(BLs)이 프리차지 된다(S210). 이후, 플로팅 상태의 선택 워드 라인으로 읽기 전압(Vr)이 인가되고, 플로팅 상태의 비선택 워드 라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가된다(S220).
이후, 소정의 시간 동안 비트 라인들(BLs)의 전압들이 감지된다(S230). 감지 동작 후에, 워드 라인들은 복수의 제2 리커버리 영역들(zone 1~zone y)로 나뉘고, 제2 리커버리 영역들(zone 1~zone y)에는 서로 다른 전압 레벨을 갖는 제2 리커버리 전압(Vrcv 1~Vrcv y)이 각각 인가된다. 그리고, 스트링/접지 선택 라인들을 접지 전압(GND)로 방전함으로써 리커버리 동작이 수행된다(S240).
본 발명의 실시 예에 따른 읽기 방법은 감지 동작 후에 복수의 제2 리커버리 영역들(zone 1~zone y)에 제2 리커버리 전압들(Vrcv 1~Vrcv y)이 각각 인가됨으로써, 읽기 디스터번스는 차단될 수 있다.
도 12는 본 발명의 제2 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다. 도 9 내지 도 11을 참조하면, 읽기 동작은, 도 11에 도시된 읽기 동작과 비교하여 워드 라인 설정 구간에서 비선택 스트링 선택 라인들(UNSEL SSLs)로 제2 스트링 선택 전압(Vssl 2)을 소정의 시간 동안 인가한다.
한편, 도 12에 도시된 읽기 동작은 비선택 스트링 라인들(UNSEL SSLs)로 워드 라인 설정 구간에서만 스트링 선택 전압(Vssl 2)을 인가하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 읽기 동작은, 리커버리 구간에서도 비선택 스트링 라인들(UNSEL SSLs)로 소정의 시간 동안 스트링 선택 전압(Vssl 2)을 인가할 수도 있다.
도 13은 본 발명의 제3 실시 예에 따른 읽기 동작을 보여주는 타이밍도이다. 도 13은 2-비트 메모리 셀에 대한 읽기 동작에 대한 타이밍도이다. 도 9 내지 도 13을 참조하면, 워드 라인 설정 구간에서 플로팅 상태의 선택 워드 라인(SEL WL)으로 제1 읽기 전압(Vr1)이 인가되고, 플로팅 상태의 비선택 워드 라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다. 실시 예에 있어서, 워드 라인 설정 구간에서 선택 스트링 선택 라인(SEL SSL)로 스트링 선택 전압(Vssl)이 인가된다. 비선택 스트링 선택 라인들(UNSEL SSLs)로 접지 전압(GND)이 인가된다. 접지 선택 라인(GSL)으로 접지 선택 전압(Vgsl)이 인가된다.
제1 읽기 구간에서, 제1 읽기 전압(Vr1)에 의해 메모리 셀의 온/오프에 대한 감지 동작이 수행된다. 실시 예에 있어서, 제1 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드 라인 설정 구간의 상태를 유지한다. 이후, 제2 읽기 전압(Vr2)에 의해 메모리 셀의 온/오프에 대한 감지 동작이 수행될 것이다. 감지 동작의 결과에 따라 메모리 셀에 저장된 데이터 비트가 판별될 것이다. 실시 예에 있어서, 제2 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드 라인 설정 구간의 상태를 유지한다.
이후, 리커버리 구간에서 제2 리커버리 영역들(zone 1~zone y)에 제3 리커버리 전압들(Vrcv 1'~ Vrcv y')이 각각 인가된다.
도 11 및 도 13을 참조하면, 1-비트를 저장하는 메모리 셀을 포함하는 워드 라인들(WLs)에 인가되는 리커버리 전압들(Vrcv 1~ Vrcv y)과 2-비트를 저장하는 메모리 셀을 포함하는 워드 라인들(WLs)에 인가되는 리커버리 전압들(Vrcv 1'~ Vrcv y')은 다를 수 있다. 예시적으로, 제3 리커버리 전압들(Vrcv 1'~ Vrcv y')은 제2 리커버리 전압들(Vrcv 1~ Vrcv y)보다 높을 수 있다. 즉, 메모리 셀에 많은 비트를 저장할수록 리커버리 구간에서 인가되는 리커버리 전압은 높아질 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 제3 리커버리 전압들(Vrcv 1'~ Vrcv y')은 제2 리커버리 전압들(Vrcv 1~ Vrcv y)보다 낮을 수 있다. 즉, 메모리 셀에 많은 비트를 저장할수록 리커버리 구간에서 인가되는 리커버리 전압은 낮아질 수 있다.
도 14는 본 발명의 제1 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 14를 참조하면, 비휘발성 메모리 장치(200)는 제1 및 제2 블록들(BLK1, BLK2, 211, 212), 제1 및 제2 패스 트랜지스터들(1PTs, 2PTs), 공유 블록 어드레스 디코더(221), 제1 및 제2 소스 라인 드라이버들(231, 232) 및 워드 라인 전압 발생회로(240)을 포함한다. 도 14의 비휘발성 메모리 장치(200)는 도 1의 비휘발성 메모리 장치(100)와 같은 구성을 포함할 수 있다.
메모리 블록들(211, 212) 각각은 워드 라인들(1WLs, 2WLs) 각각에 연결된 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 적어도 하나의 비트를 저장할 수 있다. 메모리 블록들(211, 212) 각각은 플로팅 바디(floating body) 구조로 구현될 수 있다.
공유 블록 어드레스 디코더(221)는 블록 어드레스(BA)에 응답하여 제1 및 제2 패스 트랜지스터들(1PTs, 2PTs)을 턴 온할 수 있다. 실시 예에 있어서, 공유 블록 어드레스 디코더(221)는 고전압 스위치를 포함할 수 있다.
제1 및 제2 패스 트랜지스터들(1PTs, 2PTs)은, 도 1에 도시된 바와 같이 하나의 블록 워드 라인(BLKWL)에 인가된 전압에 응답하여 소스 라인들(1Ss, 2Ss)을 워드 라인들(1WLs, 2WLs)에 연결할 수 있다. 실시 예에 있어서, 제1 및 제2 패스 트랜지스터들(1PTs, 2PTs) 각각은 고전압용 트랜지스터일 수 있다.
제1 소스 라인 드라이버(231)는 워드 라인 전압들을 입력 받고, 제1 소스 라인들(1Ss) 각각에 워드 라인 전압들 중 로우 어드레스(RA)에 대응하는 제1 전압들을 인가할 수 있다. 만일, 제1 블록(211)이 선택 블록(SEL BLK)이라면, 제1 전압들은 선택 워드 라인 전압 및 적어도 하나의 비선택 워드 라인 전압을 포함할 수 있다. 반면에, 제1 블록(211)이 비선택 블록(UNSEL BLK) 이라면, 제1 전압들은 복수의 바이어스 전압들(Vfc 1~ Vfc q, q는 2 이상의 정수)일 수 있다. 실시 예에 있어서, 로우 어드레스(RA)는 블록 어드레스(BA)를 포함할 수 있다.
제2 소스 라인 드라이버(232)는 워드 라인 전압들을 입력 받고, 제2 소스 라인들(2Ss) 각각에 워드 라인 전압들 중 로우 어드레스(RA)에 대응하는 제2 전압들을 인가할 수 있다. 만일, 제2 블록(212)이 선택 블록(SEL BLK)이라면, 제2 전압들은 선택 워드 라인 전압 및 적어도 하나의 비선택 워드 라인 전압을 포함할 수 있다. 반면에, 제2 블록(212)이 비선택 블록(UNSEL BLK) 이라면, 제2 전압들은 복수의 바이어스 전압들(Vfc 1~ Vfc q)일 수 있다.
예를 들어, 도 1에서는 로우 어드레스(RA)에 대응하는 제1 블록(211)이 비선택 블록(UNSEL BLK)이고 제2 블록(212)이 선택 블록(SEL BLK)이라고 하겠다. 이때, 제1 소스 라인 드라이버(231)는 비선택 블록(211)의 제1 워드 라인들(1WLs)에 인가될 바이어스 전압들을 제1 패스 트랜지스터들 (1PTs)에 연결된 제1 소스 라인들(1Ss)에 인가하고, 제2 소스 라인 드라이버(132)는 선택 블록(112)의 제2 워드 라인들(2WLs)에 인가될 선택 워드 라인 전압 및 비선택 워드 라인 전압들을 제2 패스 트랜지스터들 (2PTs)에 연결된 제2 소스 라인들(2Ss)에 인가할 수 있다.
한편, 도 14에서는 제1 소스 라인 드라이버(231)과 제2 소스 라인 드라이버(232)가 분리된 구조로 도시된다. 하지만 본 발명이 여기에 제한될 필요는 없다. 제1 소스 라인 드라이버(231) 및 제2 소스 라인 드라이버(232)는 하나의 소스 라인 드라이버로 구성될 수도 있다. 즉, 소스 라인 드라이버는 워드 라인 전압들 중 로우 어드레스(RA)에 대응하는 선택 전압, 비선택 전압들 및 바이어스 전압들을 제1 소스 라인들(1Ss) 및 제2 소스 라인들(2Ss)로 제공하도록 구현될 수 있다.
워드 라인 전압 발생회로(140)은 제어 로직(미 도시)에 의해 구동에 필요한 워드 라인 전압들을 발생하도록 구현될 수 있다. 여기서 워드 라인 전압들은, 크게 선택 블록에 인가되는 선택 워드 라인 전압 및 제1 비선택 워드 라인 전압(들), 비선택 블록에 인가되는 바이어스 전압들을 포함한다.
예를 들어, 선택 워드 라인 전압은 프로그램 전압, 읽기 전압, 읽기 검증 전압, 소거 전압, 소거 검증 전압 등을 포함할 수 있다. 또한, 제1 비선택 워드 라인 전압(들)은 프로그램 패스 전압, 읽기 패스 전압 등을 포함할 수 있다. 또한, 바이어스 전압들은 네거티브 부스팅(negative boosting)을 방지하기 위한 포싱(forcing)전압을 포함할 수 있다. 여기서 네거티브 부스팅은, 워드 라인의 전압이 양전압에서 음전압으로 급격하게 바뀔 때 채널의 전하들이 네거티브 커플링(negative coupling)을 받게 되는 것을 의미한다.
일반적으로, 비휘발성 메모리 장치는, 비선택 블록에 발생 될 수 있는 네거티브 부스팅 방지하기 위해 하나의 네거티브 커플링 방지 전압(Vpnb)을 비선택 블록에 인가한다. 반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 비선택 블록의 워드 라인들(예를 들어, 1WLs)을 복수의 워드 라인 영역들로 나누어 각각 다른 레벨의 바이어스 전압들을 인가한다. 복수의 워드 라인 영역들은 워드 라인들 각각에 발생하는 네거티브 부스팅의 정도에 따라 나누어질 수 있다.
복수의 워드 라인 포싱 전압들을 통해 비선택 블록 워드 라인 바이어싱(UNSEL BLK WL Biasing)을 수행함으로써, 네거티브 부스팅을 방지하고, 이에 따라 비선택 블록의 데이터 신뢰성을 향상시킬 수 있다.
도 15는 도 14에 도시된 제1 및 제2 블록들에 대한 회로도를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 제1 및 제2 블록들(211, 212) 각각은 복수의 비트 라인들(BL1~BLr)에 연결된 스트링들을 포함한다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)를 포함한다. 메모리 셀들(MC1~MCm) 각각은 적어도 하나의 비트 이상의 데이터를 저장할 수 있다. 도시되지 않았지만, 스트링들 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCm) 사이에 적어도 하나의 더미 셀과, 메모리 셀들(MC1~MCm)과 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
또한, 도 15에 도시된 바와 같이 비트 라인들(BL1~BLr) 각각에 연결된 복수의 페이지 버퍼들(도시되지 않음)을 포함하는 입출력 회로(150)가 존재한다. 페이지 버퍼들 각각은 프로그램 동작 시 저장될 데이터 혹은 읽기/검증 동작 시 읽혀진 데이터를 임시로 저장하는 복수의 래치들(미 도시)을 포함한다.
제1 소스 라인 드라이버(231)에 연결된 제1 소스 라인들(1Ss; 1SS, 1S1~1Sm, 1GS) 각각은 제1 패스 트랜지스터들(1PTs)을 통하여 적어도 하나의 스트링 선택 라인(SSL(s)), 워드 라인들(1WLs; WL1~WLm), 적어도 하나의 접지 선택 라인(GSL(s))에 연결된다. 또한, 제2 소스 라인 드라이버(232)에 연결된 제2 소스 라인들(2Ss; 2SS, 2S1~2Sm, 2GS) 각각은 제2 패스 트랜지스터들(2PTs)을 통하여 적어도 하나의 스트링 선택 라인(SSL(s)), 워드 라인들(2WLs; WL1~WLm), 적어도 하나의 접지 선택 라인(GSL(s))에 연결된다. 여기서, 제1 및 제2 패스 트랜지스터들(1PTs, 2PTs)의 게이트들은 하나의 블록 워드 라인(BLKWL)에 연결된다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 활성화된 비선택 블록과 활성화되지 않는 비선택 블록을 예시적으로 설명하기 위한 도면이다. 도 16에서는 설명의 편의를 위하여 블록 어드레스(BA)에 응답하여 제3 및 제4 블록들(213, 214)이 활성화되고, 제1 및 제2 블록들(211, 212)이 비활성 된다고 가정한다. 여기서 활성화 여부는 패스 트랜지스터들(1PTs~1PTs)의 턴 온 여부이다. 즉, 블록 워드 라인들(BLKWL1, BLKWL2) 각각의 전압 레벨이 블록의 활성 여부를 결정한다. 따라서, 선택 블록(SEL BLK, 214))과 관련된 공유된 블록 워드 라인(BLKWL2)에 연결된 비선택 블록(213)은 활성화된 비선택 블록이고, 나머지 비선택 블록들(211, 212)은 비활성화된 비선택 블록이다.
제1 소스 라인들(1Ss)은 제1 블록(211) 및 제3 블록(213)에 공유되고, 제2 소스 라인들(2Ss)은 제2 블록(212) 및 제4 블록(214)에 공유된다.
입력된 로우 어드레스(RA)에 의해 제4 블록(214)의 적어도 하나의 워드 라인에 대하여 프로그램/읽기/소거 동작이 수행된다고 가정할 때, 제4 블록(214)은 선택 블록(SEL BLK)이 될 것이다. 이때, 나머지 블록들(211~214)은 비선택 블록들이 된다. 여기서 제1 및 제2 블록(211, 212)은 비활성화된 비선택 블록(UNSEL BLK1, 제2 비선택 블록)이 되고, 제3 블록(213)은 활성화된 비선택 블록(UNSEL BLK2, 제1 비선택 블록)이 된다.
아래에서는 활성화된 비선택 블록(예를 들어, 213)을 제1 비선택 블록이고, 비활성화된 비선택 블록(예를 들어, 211, 212)을 제2 비선택 블록이라 하겠다. 선택 블록(SEL BLK)의 동작 시, 제1 비선택 블록(213)의 워드 라인들을 복수의 워드 라인 영역들로 나누어 각각 다른 레벨의 바이어스 전압들을 인가한다. 워드 라인 영역들은 바이어스 전압들(Vfc 1~ Vfc q)로 바이어싱이 수행되고, 제2 비선택 블록들(211, 213) 각각의 워드 라인들은 플로팅된다.
도 17은 본 발명의 제2 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다. 도 17에서는 설명의 편의를 위하여, 제4 블록(214)이 선택 블록(SEL BLK)이고, 나머지 블록들(211~213)이 비선택 블록(UNSEL BLK)이라고 가정하였다. 즉, 제4 블록(214)에 프로그램/읽기/소거 동작 중 어느 하나가 수행된다고 가정한다. 이때 나머지 블록들(211~213)은 비선택 블록(UNSEL BLK)이고, 본 발명의 소스 라인 드라이버들(231a~233a)은 비선택 블록(UNSEL BLK)의 워드 라인들(1WLs, 2WLs, 3WLs)을 복수의 워드 라인 영역들로 나누고, 소스 라인 드라이버들(231a~233a)은 네거티브 부스팅을 방지하기 위한 복수의 워드 라인 포싱 전압들로 바이어싱을 수행한다. 워드 라인 포싱 전압들의 크기는 워드 라인 영역별로 다를 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 복수의 워드 라인 영역들에 인가되는 워드 라인 포싱 전압들의 크기는 같을 수 있다.
도 18은 본 발명의 제1 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다. 도 14 및 도 18을 참조하면, 워드 라인 전압 발생회로(240)는 제1 선택 블록 워드 라인 전압 발생기(141) 및 비선택 블록 워드 라인 전압 발생기(243)를 포함한다.
제1 선택 블록 전압 발생기(241)는 선택 워드 라인 전압 발생기(241-1) 및 비선택 워드 라인 전압 발생기(241-2)를 포함할 수 있다.
선택 워드 라인 전압 발생기(241-1)는 선택 블록(예를 들어, 212)에 인가될 선택 워드 라인 전압(Vwl_sel) 및 비선택 워드 라인 전압(Vwl_unsel)을 발생한다. 여기서 선택 전압(Vwl_sel)은 프로그램 전압(Vpgm), 읽기 전압(Vr), 읽기 검증 전압(Vvfy), 소거 워드 라인 전압 또는 소거 검증 전압 일 수 있다.
비선택 워드 라인 전압 발생기(241-2)는 선택 블록(112)에 인가될 비선택 워드 라인 전압(Vwl_unsel)을 발생한다. 여기서 비선택 워드 라인 전압(Vwl_unsel)은 프로그램 동작 시 프로그램 패스 전압(Vpass), 읽기 동작 시 읽기 패스 전압(Vread) 등 일 수 있다.
비선택 블록 워드 라인 전압 발생기(243)는 복수의 바이어스 전압 발생기들(243-1~243-q)을 포함할 수 있다. 비선택 블록 워드 라인 전압 발생기(243)는 선택 블록(212)과 공유된 블록 워드 라인(shared BLKWL)에 연결된 비선택 블록(예를 들면, 211)에 인가되는 바이어스 전압들(Vfc 1~Vfc q)을 발생한다. 여기서 바이어스 전압들(Vfc 1~Vfc q)은 네거티브 부스팅을 방지하기 위한 네거티브 부스팅 방지 전압이다.
도 19는 본 발명의 실시 예에 따른 비선택 블록의 네거티브 부스팅을 방지하기 위한 복수의 워드 라인 존들(zone 1~zone q)의 바이어싱을 개념적으로 설명하는 도면이다.
도 19를 참조하면, 알앤비 신호(RnB)가 로우일 때, 제1 블록(BLK1)에 대한 동작이 수행된다. 제1 블록(BLK1)의 워드 라인들(WLs)로 구동 전압(예를 들어, 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 패스 전압(Vread), 읽기 전압(Vr), 검증 전압(Vvfy) 등 중 어느 하나)이 인가될 수 있다. 이때, 제2 블록(BLK2)의 워드 라인들(WLs)에는 바이어스 전압(Vfc)이 인가된다. 도 14 내지 도 18에 설명된 바와 같이, 제2 블록(BLK2)의 워드 라인들(WLs)은 워드 라인 영역들(zone 1~zone q)로 나뉘어 다른 레벨의 바이어스 전압들(Vfc 1~Vfc q)이 각각 인가된다. 그리고, 제1 블록(BLK1)에 대한 동작이 완료된 후, 제1 블록(BLK1) 워드 라인들(WLs)에는 리커버리 동작이 수행된다. 제1 블록(BLK1)의 동작이 완료된 후 알앤비 신호(RnB) 신호가 하이가 된다. 이때, 제1 및 제1 블록들(BLK1, BLK2)의 모든 워드 라인들(WLs)은 플로팅되어 커플링 현상이 발생한다. 따라서, 워드 라인들(WLs) 특정 전압(Vfloat)으로 플로팅된다.
이후, 알앤비 신호(RnB)가 로우일 때, 제2 블록(BLK2)의 워드 라인들(WLs)에 구동 전압(예를 들어, 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 패스 전압(Vread), 읽기 전압(Vr), 검증 전압(Vvfy) 등 중 어느 하나)이 인가될 수 있다. 이때, 제1 블록(BLK1)의 워드 라인들(WLs)에는 바이어스 전압(Vfc’)이 인가된다. 도 14 내지 도 18에 설명된 바와 같이, 제2 블록(BLK2)의 워드 라인들(WLs)은 워드 라인 영역들(zone 1’~zone q’)로 나뉘어 다른 레벨의 바이어스 전압들(Vfc 1’~Vfc q’)이 각각 인가된다. 그리고, 제2 블록(BLK2)에 대한 동작이 완료된 후, 제2 블록(BLK2) 워드 라인들(WLs)에는 리커버리 동작이 수행된다.
제2 블록(BLK2)의 동작이 완료된 후 알앤비 신호(RnB) 신호가 하이가 된다. 이때, 제1 및 제1 블록들(BLK1, BLK2)의 모든 워드 라인들(WLs)은 플로팅되어 커플링 현상이 발생한다. 따라서, 워드 라인들(WLs) 특정 전압(Vfloat)으로 플로팅된다.
리커버리 동작은 도 1 내지 도 13을 통해 설명된 바와 같이 수행될 수 있다. 제1 블록(BLK1)의 워드 라인 영역들(zone 1~zone q)의 각각의 범위는 제2 블록(BLK2)의 워드 라인 영역들(zone 1’~zone q’)의 각각의 범위와 다를 수 있다. 그리고, 제1 블록(BLK1)에 인가되는 바이어스 전압들(Vfc 1~Vfc q) 각각의 레벨은 제2 블록(BLK2)에 인가되는 바이어스 전압들(Vfc 1’~Vfc’) 각각의 레벨과 다를 수 있다. 하지만 본 발명은 이에 한정되지 않는다.
제1 블록(BLK1)의 워드 라인 영역들(zone 1~zone q)의 각각의 범위는 제2 블록(BLK2)의 워드 라인 영역들(zone 1’~zone q’)의 각각의 범위와 같을 수 있다. 그리고, 제1 블록(BLK1)에 인가되는 바이어스 전압들(Vfc 1~Vfc q) 각각의 레벨은 제2 블록(BLK2)에 인가되는 바이어스 전압들(Vfc 1’~Vfc’) 각각의 레벨과 같을 수 있다.
도 20은 본 발명의 제1 실시 예에 따른 비선택 블록에서 복수의 워드 라인 존들의 바이어싱을 보여주는 도면이다. 도 14 내지 도 21을 참조하면, 인접 블록 동작(프로그램 동작, 읽기 동작, 검증 읽기 동작 중 적어도 하나) 시, 비선택 블록 워드 라인 바이어싱은 다음과 같다. 인접 블록이 동작 중에 있기 때문에, 알앤비 신호(RnB)는 로우 상태이다. 이때, 비선택 블록의 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 접지 전압(GND)이 인가된다. 워드 라인들(WLs)은 네거티브 부스팅의 영향에 따라 워드 라인 영역들(zone 1~zone q)로 나뉘고 워드 라인 영역들(zone 1~zone q)에는 각각 다른 전압 레벨을 갖는 바이어스 전압들(Vfc 1~Vfc q)이 인가된다.
도 21은 본 발명의 제2 실시 예에 따른 비선택 블록에서 복수의 워드 라인 존들의 바이어싱을 보여주는 도면이다. 도 14 내지 도 19 및 도 21을 참조하면, 인접 블록의 소거 동작 시 비선택 블록의 워드 라인 영역들(zone 1~zone q)의 바이어싱은 다음과 같다.
소거 동작은 크게 소거 실행 구간과 소거 검증 구간으로 구분된다. 소거 실행 구간에서는 스트링 선택 라인(SSL), 워드 라인(WL), 접지 선택 라인(GSL)이 모두 플로팅 상태에 있다. 이후, 소거 검증 구간에서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 접지 전압(GND)이 인가되고, 워드 라인 영역들(zone 1~zone q)에는 다른 레벨을 갖는 바이어스 전압들(Vfc 1~Vfc q)이 각각 인가된다.
도 22는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구동 방법을 예시적으로 보여주는 흐름도이다. 도 14 내지 도 22를 참조하면, 비휘발성 메모리 장치(200)의 구동 방법은 다음과 같다.
비휘발성 메모리 장치(200)는 동작 요청을 수신한다(S310). 동작 요청에 따라 복수의 메모리 블록들 중 하나의 메모리 블록을 선택한다(S320). 선택된 메모리 블록은 선택 블록(SEL BLK)라 한다. 선택 블록(SEL BLK)의 워드 라인들로 선택 워드 라인 전압(Vwl_sel) 및/혹은 적어도 하나의 비선택 워드 라인 전압(Vwl_unsel)이 인가된다.
그리고, 선택 블록(SEL BLK)과 공유된 블록 워드 라인(shared BLKWL)에 연결된 비선택 블록(UNSEL BLK) 의 워드 라인 영역들(zone 1~zone q)에는 다른 전압 레벨을 갖는 바이어스 전압들(Vfc 1~Vfc q)이 각각 인가된다(S330).
반면에, 선택 블록(SEL BLK)과 공유된 블록 워드 라인(shared BLKWL)에 연결되지 않은 적어도 하나 이상의 메모리 블록의 워드 라인들은 플로팅된다(S340).
본 발명의 구동 방법은, 선택 블록(SEL BLK)에 공유된 블록 워드 라인(shared BLKWL)에 연결된 비선택 블록의 워드 라인 영역들(zone 1~zone q)에 바이어스 전압들(Vfc 1~Vfc q)이 각각 인가한다. 선택 블록(SEL BLK)에 공유된 워들 라인에 연결되지 않은 메모리 블록의워드 라인들을 플로팅시킨다.
한편, 도 14에 도시된 워드 라인 전압 발생회로(140)는 복수의 워드 라인 전압 발생기들을 포함할 수 있다.
도 23은 본 발명의 제2 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다. 도 1 내지 도 23을 참조하면, 워드 라인 전압 발생회로(240b)는 제1 선택 블록 워드 라인 전압 발생기(241), 제2 선택 블록 워드 라인 전압 발생기(242b) 및 비선택 블록 워드 라인 전압 발생기(243b)를 포함한다.
제1 선택 블록 전압 발생기(241)는 선택 워드 라인 전압 발생기(241-1) 및 비선택 워드 라인 전압 발생기(241-2)를 포함할 수 있다.
선택 워드 라인 전압 발생기(241-1)는 선택 블록(예를 들어, 212)에 인가될 선택 워드 라인 전압(Vwl_sel) 및 비선택 워드 라인 전압(Vwl_unsel)을 발생한다. 여기서 선택 워드 라인 전압(Vwl_sel)은 프로그램 전압(Vpgm), 읽기 전압(Vr), 읽기 검증 전압(Vvfy), 소거 워드 라인 전압 또는 소거 검증 전압 일 수 있다.
비선택 워드 라인 전압 발생기(241-2)는 선택 블록(112)에 인가될 비선택 워드 라인 전압(Vwl_unsel)을 발생한다. 여기서 비선택 워드 라인 전압(Vwl_unsel)은 프로그램 동작 시 프로그램 패스 전압(Vpass), 읽기 동작 시 읽기 패스 전압(Vread) 등 일 수 있다.
제2 선택 블록 전압 발생기(242b)는 복수의 리커버리 전압 발생기들(242b-1~242b-p)을 포함할 수 있다. 리커버리 전압 발생기들(242b-1~242b-p)은 각각 다른 레벨의 리커버리 전압들(Vrcv 1~Vrcv p, p는 2 이상의 정수)을 발생한다. 리커버리 전압 발생기들(242b-1~242b-p)은 선택 블록(112)의 리커버리 영역들(zone 1~zone p)에 리커버리 전압들(Vrcv 1~ Vrcv q)을 각각 인가한다.
리커버리 영역들(zone 1~zone p)은 프로그램 리커버리 영역들(zone 1~zone x) 또는 읽기 리커버리 영역들(zone 1~zone y)일 수 있다. 그리고 리커버리 전압들(Vrcv 1~ Vrcv q)은 프로그램 리커버리 전압들(Vrcv 1~ Vrcv x) 또는 읽기 리커버리 전압들(Vrcv 1~ Vrcv y)일 수 있다.
비선택 블록 워드 라인 전압 발생기(243)는 복수의 바이어스 전압 발생기들(243a-1~243a-q)을 포함할 수 있다. 비선택 블록 워드 라인 전압 발생기(243a)는 선택 블록(212)과 공유된 블록 워드 라인(shared BLKWL)에 연결된 비선택 블록(예를 들면, 211)에 인가되는 바이어스 전압들(Vfc 1~Vfc q)을 발생한다. 여기서 바이어스 전압들(Vfc 1~Vfc q)은 네거티브 부스팅을 방지하기 위한 네거티브 부스팅 방지 전압이다. 또한 바이어스 전압들(Vfc 1~Vfc q)은 서로 다른 전압 레벨을 갖는다.
도 24는 본 발명의 제3 실시 예에 따른 워드 라인 전압 발생회로를 보여주는 도면이다. 도 24에서, 비휘발성 메모리 장치(200c)는, 도 23에 도시된 비휘발성 메모리 장치(200b)와 비교하여, 다른 복수의 리커버리 전압 발생기들(242c-1~242c-p) 및 복수의 바이어스 전압 발생기들(243c-1~243c-q)을 갖는 워드 라인 전압 발생회로(240c) 및 온도 반영 활성화 신호(TEN)를 발생하는 온도 센서(150)를 포함한다.
리커버리 전압 발생기들(242c-1~242c-p) 각각은 온도 변화에 따라 다른 전압 레벨을 갖는 리커버리 전압들(Vrcv 1~ Vrcv p)을 발생한다. 그리고 바이어스 전압 발생기들(243c-1~243c-q) 각각은 온도 변화에 따라 다른 전압 레벨을 갖는 바이어스 전압들(Vfc 1~Vfc q)을 발생한다.
리커버리 전압들(Vrcv 1~ Vrcv p) 및 바이어스 전압들(Vfc 1~Vfc q) 각각의 레벨은 온도가 높아짐에 따라 증가할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 리커버리 전압들(Vrcv 1~ Vrcv p) 및 바이어스 전압들(Vfc 1~Vfc q) 각각의 레벨은 온도가 높아짐에 따라 감소할 수 있다.
한편, 도 23에서는 비휘발성 메모리 장치(200c) 내부의 온도 센서(150)로부터 온도 관련 정보(예를 들어, 온도 반영 활성화 신호(TEN)을 발생하고, 이에 따라 온도를 반영한 워드 라인 전압을 발생하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 비휘발성 메모리 장치는 외부로부터(예를 들어, 메모리 제어기 혹은 호스트) 온도 정보를 입력 받고, 이에 따라 온도를 반영한 워드 라인 전압을 발생하도록 구현될 수도 있다.
도 25는 본 발명의 실시 예에 따른 비선택 블록의 워드 라인 바이어싱 방법을 보여주는 흐름도이다. 도 24 및 도 26을 참고하면, 선택 워드 라인 전압 발생기(241)는 선택 블록(예를 들어, 212)에 선택 워드 라인 전압(Vwl_sel) 및/또는 비선택 워드 라인 전압(Vwl_unsel)을 인가한다(S410).
리커버리 전압 발생기들(242b-1~242b-p)은 선택 블록(112)의 워드 라인 리커버리 영역들(zone 1~zone p)에 리커버리 전압들(Vrcv 1~ Vrcv q)을 각각 인가한다(S420).
도 26은 본 발명의 실시 예에 따른 선택 블록의 리커버리 동작 및 비선택 블록의 워드 라인 바이어싱 방법을 보여주는 흐름도이다. 도 25 및 도 27을 참조하면, 비휘발성 메모리 장치(200c)의 온도가 감지된다(S510). 감지된 온도에 맞게 전압 레벨이 조정된 리커버리 전압들(Vrcv 1~ Vrcv p)은 리커버리 영역들(zone 1~zone p)에 인가된다(S520). 그리고 감지된 온도에 맞게 전압 레벨이 조정된 바이어스 전압들(Vfc 1~Vfc q)은 워드 라인 영역들(zone 1~zone q)에 인가된다(S530).
도 27은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 27을 참조하면, 저장 장치(40)는 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 컨트롤러(44)를 포함한다. 도 28에 도시된 저장치(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(42)는 도 1 및 도 4에 도시된 비휘발성 메모리 장치(100, 200)로 구현될 수 있다. 또한, 메모리 컨트롤러(44)는 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 사이클, 동작 관련 회수 정도에 관련된 정보, 워드 라인의 물리적인 구조 관련 정보, 워드 라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보를 근거로 하여 읽기 디스터번스 면역 강화 동작을 수행할 수 있다.
예시적으로, 적어도 하나의 정보에 따라, 선택 블록의 제1 또는 제2 워드 라인 영역들에 인가되는 리커버리 전압들 각각의 전압 레벨이 설정될 수 있다. 그리고, 적어도 하나의 정보에 따라, 비선택 블록에 인가되는 바이어스 전압들 각각의 전압 레벨이 설정될 수 있다.
또한, 메모리 컨트롤러(44)는 호스트의 특별한 요청에 따라 비선택 블록의 복수의 제3 워드 라인 영역들의 바이어싱을 개시할 수 있다. 예를 들어, 호스트의 신뢰성 읽기 동작 모드 요청 혹은 고속 읽기 동작이 입력될 경우, 메모리 컨트롤러(44)는 비선택 블록의 워드 라인 바이어싱을 우선적으로 수행할 수 있다.
또한, 메모리 컨트롤러(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 컨트롤러(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.
중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/또는 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.
ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다.
또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 컨트롤러(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 컨트롤러(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 저장 장치(40)는 선택 블록의 리커버리 동작 시 제1 또는 제2 워드 라인 영역들을 각각 다른 레벨의 리커버리 전압들에서 플로팅시킴으로써 디스터번스를 차단할 수 있으며, 플로팅 상태의 워드 라인들로부터 동작됨으로써 전력 소모 및 동작 시간을 단축시킬 수 있다.
또한 본 발명의 실시 예에 따른 저장 장치(40)는 외부의 요청에 따라 비선택 블록의 제3 워드 라인 영역들을 각각 다른 레벨의 워드 라인 포싱 전압들로 바이어싱 함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 28은 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다. 도 28을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 및 도 14에서 설명된 비휘발성 메모리 장치(100, 200)로 구현될 수 있다. SSD 컨트롤러(1200)는 복수의 채널들(CH1~CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 컨트롤러(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 컨트롤러(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 프로그램/읽기/소거 동작 시 디스터번스를 원천적으로 차단함으로써, 커다란 성능 향상을 기대할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 비선택 블록에 복수의 제3 워드 라인 영역을 각각 다른 레벨을 갖는 복수의 포싱 전압으로 바이어싱 함으로써, 데이터의 신뢰성을 크게 향상시킬 수 있다.
도 29는 본 발명의 실시 예에 따른 eMMC를 보여주는 블록도이다. 도 29를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 및 도 14에서 설명된 비휘발성 메모리 장치(100)로 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다.
호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 프로그램/읽기/소거 동작 시 디스터번스를 원천적으로 차단함으로써, 커다란 성능 향상을 기대할 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 비선택 블록에 복수의 제3 워드 라인 영역을 각각 다른 레벨을 갖는 복수의 포싱 전압으로 바이어싱 함으로써, 데이터의 신뢰성을 크게 향상시킬 수 있다.
이상에서 본 발명에 대한 실시 예를 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.
따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니다.
100, 200: 비휘발성 메모리 장치
40: 저장 장치
1000: SSD
2000: eMMC

Claims (10)

  1. 비트 라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 실리콘 기판과 수직한 방향으로 적층된 워드 라인들을 관통하는 필라들을 포함하고, 상기 복수의 스트링들 각각은 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서:
    플로팅된 워드 라인들에 설정 전압을 인가하는 단계;
    상기 워드 라인들로 동작에 필요한 적어도 하나의 워드 라인 전압을 인가하는 단계; 및
    상기 워드 라인들이 그룹화된 복수의 리커버리 영역들에 서로 다른 전압 레벨을 갖는 복수의 리커버리 전압들을 각각 인가하는 단계를 포함하고,
    상기 복수의 리커버리 전압들의 전압 레벨은 상기 설정 전압의 전압 레벨과 다른 동작 방법.
  2. 제 1 항에 있어서,
    상기 워드 라인들에 동작에 필요한 상기 적어도 하나의 워드 라인 전압을 인가하는 단계는, 프로그램 동작 시 선택 워드 라인으로 프로그램 전압을 인가하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 워드 라인들에 동작에 필요한 상기 적어도 하나의 워드 라인 전압을 인가하는 단계는, 읽기 동작 시 선택 워드 라인으로 읽기 전압을 인가하는 단계를 포함하는 동작 방법.
  4. 제 1 항에 있어서,
    상기 복수의 리커버리 전압들의 레벨들은 상기 복수의 메모리 셀들 각각에 저장되는 비트들의 수에 따라 조절되는 동작 방법.
  5. 제 1 항에 있어서,
    상기 워드 라인들에 설정 전압을 인가하는 단계는, 상기 동작이 프로그램 동작일 때, 선택 워드 라인 및 비선택 워드 라인들에 패스 전압을 인가하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 워드 라인들에 설정 전압을 인가하는 단계는, 상기 동작이 읽기 동작일 때, 비선택 워드 라인들로 읽기 패스 전압을 인가하고, 선택 워드 라인으로 워드 라인 설정 전압을 인가하는 단계를 포함하는 동작 방법.
  7. 제 6 항에 있어서,
    상기 읽기 동작 시, 상기 복수의 리커버리 영역들에 상기 서로 다른 전압 레벨을 갖는 상기 복수의 리커버리 전압들을 각각 인가할 때, 적어도 하나의 접지 선택 라인을 접지 전압으로 방전하는 단계를 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 복수의 리커버리 영역들에 상기 서로 다른 전압 레벨을 갖는 상기 복수의 리커버리 전압들을 각각 인가할 때, 상기 복수의 스트링들에 연결된 스트링 선택 라인들을 접지 전압으로 방전하는 단계를 더 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 설정 전압이 인가될 때, 비선택된 스트링 선택 라인들로 사전에 결정된 시간 동안 스트링 선택 전압이 인가되는 동작 방법.
  10. 제 1 항에 있어서,
    상기 복수의 리커버리 영역들은 온도, 또는 프로그램 및 소거 사이클에 따라 설정되는 동작 방법.

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