JP2012049838A - 半導体装置およびその特性調整方法 - Google Patents

Abstract

【課題】出力バッファのインピーダンスの調整に要するクロック数を抑制する。
【解決手段】プルアップレプリカバッファは、キャリブレーション端子と電源配線の間に接続され、カウンタから供給されるＤＲＺＱＰ信号によりインピーダンスを制御される。プルダウンレプリカバッファは、接地配線と接続ノードＡの間に接続され、カウンタから供給されるＤＲＺＱＮ信号によりインピーダンスを制御される。より具体的には、ＤＲＺＱＰ信号やＤＲＺＱＮ信号はカウント値を示し、このカウント値に比例してレプリカバッファのインピーダンスが段階的に増減される。カウント値は、二分探索法にしたがって更新される。
【選択図】図１２

Description

本発明は半導体装置に関し、特に、出力バッファのインピーダンスを調整可能な半導体装置およびその特性調整方法に関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる出力インピーダンス調整回路を用いて行われる。

キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に調整する（特許文献１）。

特開２０１０−２１９９４号公報

レプリカバッファのインピーダンスは、クロック信号に同期して段階的に調整される。より具体的には、コンパレータによる電圧比較と、比較結果に基づくインピーダンスの調整がクロック信号に同期して実行される。したがって、クロック信号が高周波数化するとコンパレータが電圧比較するための時間（以下、「判定時間」とよぶ）を確保しづらくなる。通常、判定時間が短くなるほどコンパレータの電位差検出精度が悪くなる傾向にある。

このような問題に対処するため、分周回路によりクロック信号の周波数を低下させ、低周波数化されたクロック信号に同期してインピーダンスを調整することもある。しかし、クロック信号の周波数を低くしすぎると、キャリブレーション時間が長くなってしまう。

本発明に係る半導体装置は、データ出力端子と、データ出力端子及び第１の電源の間に設けられそのインピーダンスが複数のビット情報からなる第１調整コードによって制御される第１導電型のトランジスタを含む第１のバッファと、データ出力端子及び第２の電源の間に設けられそのインピーダンスが複数のビット情報からなる第２調整コードによって制御される第２導電型のトランジスタを含む第２のバッファと、第１及び第２調整コードを二分探索法によって発生し、第１及び第２のバッファにそれぞれ出力する出力制御回路を備える。

本発明の別の側面に係る半導体装置は、キャリブレーション端子と、第１調整コードを出力する第１のカウンタと、キャリブレーション端子と第１の電源との間に接続されそのインピーダンスが第１調整コードによって制御される第１のレプリカバッファと、キャリブレーション端子の電圧と第１の基準電圧とを比較する第１のコンパレータと、更新クロックに同期して第１のコンパレータの論理レベルを判定し、判定の結果に基づいて第１のカウンタに保持された第１調整コードを上位ビット側から更新するカウンタ制御回路を備える。

本発明に係る半導体装置の特性調整方法は、第１のカウンタから出力される第１調整コードに基づいて、キャリブレーション端子と第１の電源との間に接続された第１のレプリカバッファのインピーダンスを変化させるステップと、キャリブレーション端子の電圧と第１の基準電圧とを比較するステップと、キャリブレーション端子の電圧と第１の基準電圧との比較の結果に基づいて、第１のカウンタに保持された第１調整コードを更新するステップを備える。第１調整コードを更新するステップは、第１のカウンタに保持された第１調整コードを上位ビット側から更新する。

本発明によれば、出力バッファのインピーダンス調整に要するクロック数を抑制しやすくなる。このため、コンパレータの判定時間を確保しつつ、規定時間以内にキャリブレーションを完了させやすくなる。

第１実施形態による半導体装置の構成を示すブロック図である。 第１実施形態における出力インピーダンス調整回路の構成を示すブロック図である。 プルアップレプリカバッファの回路図である。 プルダウンレプリカバッファの回路図である。 カウンタの回路図である。 データ入出力部の構成を示すブロック図である。 出力インピーダンス制御回路の回路図である。 出力バッファの回路図である。 複数の出力バッファを同じデータ入出力端子に並列接続した例を示す回路図である。 一般的なインピーダンス調整過程を示すタイムチャートである。 コンパレータの計測精度と判定時間の関係を示すグラフである。 第１実施形態におけるインピーダンス調整過程を示すタイムチャートである。 第１実施形態におけるインピーダンス調整過程を示すフローチャートである。 逐次型と二分探索型におけるカウント回数を比較するグラフである。 第２実施形態による出力インピーダンス調整回路の構成を示すブロック図である。 第３実施形態による出力インピーダンス調整回路の構成を示すブロック図である。 基準電圧生成回路および基準電圧調整回路の回路図である。 第４実施形態による出力インピーダンス調整回路の構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

［第１実施形態］
図１は、第１実施形態による半導体装置の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、外部端子としてクロックパッド１１ａ，１１ｂ、クロックイネーブルパッド１１ｃ、コマンドパッド１２ａ〜１２ｅ、アドレスパッド１３＿０〜１３＿ｍ、データパッドＤＱ０〜ＤＱｎ（データ入出力端子）、データストローブパッドＤＱＳ、キャリブレーションパッドＺＱ（キャリブレーション端子）を備えている。その他、電源パッドなども備えられるが、図示を省略してある。

クロックパッド１１ａ、１１ｂにはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給され、クロックイネーブルパッド１１ｃにはクロックイネーブル信号ＣＫＥが入力される。外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、半導体装置１０の各種回路ブロックに供給される。

コマンドパッド１２ａ〜１２ｅには、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される。これらのコマンド信号は、コマンドデコーダ３１に供給される。

アドレスパッド１３＿０〜１３＿ｍには、アドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤは、不図示のアドレス入力回路を介してロウ系制御回路４１、カラム系制御回路５１、コマンドデコーダ３１、モードレジスタ６１に供給される。より具体的には、通常動作モード時には、アドレス信号ＡＤＤのうちロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路５１に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ６１に供給され、これによってモードレジスタ６１の内容が更新される。

コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号およびアドレス信号の一部の保持、デコードおよびカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、制御ロジック３２を介して半導体装置１０の各種回路ブロックに供給される。

制御ロジック３２は、コマンドデコーダ３１から供給される内部コマンドＩＣＭＤとモードレジスタ６１の出力とに応じて、内部クロック信号ＩＣＬＫに同期して各種回路ブロックの動作を制御する。

ロウ系制御回路４１の出力は、ロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列６２内の対応するセンスアンプＳＡに接続されている。

カラム系制御回路５１の出力は、カラムデコーダ７２に供給される。カラムデコーダ７２は、センスアンプ列６２に含まれるいずれかのセンスアンプＳＡを選択する。カラムデコーダ７２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ７３に接続される。データアンプ７３は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳ１を介してこれをラッチ回路７４に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳ１を介してラッチ回路７４から供給されるライトデータを増幅し、これをメモリセルアレイ７０に供給する。

ラッチ回路７４は、データアンプ７３とデータ入出力部７５との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路である。

タイミング制御部９０は、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路を含み、読み出し動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤ、外部クロック信号ＣＫ、／ＣＫに応じて、データ入出力部７５におけるデータの読み出しタイミングを制御する読み出しタイミング信号ＲＣＫを出力すると同時に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号を出力する。一方、書き込み動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤ、外部クロック信号ＣＫ、／ＣＫ、及び外部からデータストローブパッドＤＱＳを介して供給されるデータストローブ信号ＤＱＳに応じて、データ入出力部７５におけるライトデータの取り込みタイミングを制御する書き込みタイミング信号ＷＣＫをデータ入出力部７５に供給する。

出力インピーダンス調整部８０は、出力インピーダンス調整回路１００（出力制御回路）とキャリブレーション端子ＺＱとを含む。出力インピーダンス調整回路１００は、コマンドデコーダ３１から供給される内部コマンドであるインピーダンス調整コマンドＺＱＣＯＭとクロック発生回路２１から供給される内部クロックＩＣＬＫとを受けて、プルアップインピーダンス調整信号ＤＲＺＱＰ（第１調整コード）及びプルダウンインピーダンス調整信号ＤＲＺＱＮ（第２調整コード）をデータ入出力部７５に供給する。キャリブレーション端子ＺＱには、所望の抵抗値を有する外部抵抗Ｒが接続される。外部抵抗Ｒは半導体装置１０とは異なる要素であり、基板２に搭載されている。基板２は、半導体装置１０が搭載された回路基板である。出力インピーダンス調整回路１００の詳細については後述する。

データ入出力部７５は、複数本の配線で構成されるリードライトバスＲＷＢＳ２から供給される複数のリードデータＤＡＴＡ０〜ＤＡＴＡｎを、複数のデータパッドＤＱ０〜ＤＱｎの各々を介して外部に出力し（リード時）、又は、複数のデータパッドＤＱ０〜ＤＱｎを介して入力され複数のＤＡＴＡ０〜ＤＡＴＡｎをリードライトバスＲＤＢＳ２に出力する（ライト時）。データ入出力部７５の詳細については後述する。

以上が本実施形態による半導体装置１０の全体構成である。次に、出力インピーダンス調整回路１００の構成について詳細に説明する。

図２は、第１実施形態における出力インピーダンス調整回路１００の構成を示すブロック図である。

図２に示すように、出力インピーダンス調整回路１００は、プルアップレプリカバッファ１１０（第１のレプリカバッファ），１２０（第３のレプリカバッファ）とプルダウンレプリカバッファ１３０（第２のレプリカバッファ）を含む。レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望値に設定する。これが出力インピーダンス調整回路１００の役割である。

図３は、プルアップレプリカバッファ１１０の回路図である。

プルアップレプリカバッファ１１０は、電源配線ＶＤＤＱ（第１の電源）に対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端はキャリブレーション端子ＺＱに接続されている。プルアップレプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。電源配線ＶＤＤＱとは、高位側の電源電位が供給される電源配線である。

トランジスタ１１１〜１１５のゲートには、プルアップインピーダンス制御信号ＤＲＺＱＰ（第１調整コード）の対応するビットがそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。

プルアップレプリカバッファ１１０に含まれるトランジスタの並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細かつ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ２ＷＬｐ、４ＷＬｐ、８ＷＬｐ、１６ＷＬｐに設定している。

これにより、プルアップインピーダンス制御信号ＤＲＺＱＰによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたプルアップレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、たとえば、タングステン（Ｗ）抵抗を用いることができる。

プルアップレプリカバッファ１２０についても、抵抗１１９の他端が接続ノードＡ（内部接点）に接続されている他は、図３に示したプルアップレプリカバッファ１１０と同一の回路構成を有している。したがって、プルアップレプリカバッファ１２０に含まれる５つのトランジスタのゲートにも、プルアップインピーダンスコードＤＲＺＱＰ（第１調整コード）が供給される。

図４は、プルダウンレプリカバッファ１３０の回路図である。

図４に示すように、プルダウンレプリカバッファ１３０は、接地配線ＶＳＳＱ（第２の電源）に対して並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接続ノードＡ（内部接点）に接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。接地配線ＶＳＳＱとは、低位側の電源電位（接地電位）が供給される電源配線である。

トランジスタ１３１〜１３５のゲートには、プルダウンインピーダンス制御信号ＤＲＺＱＮ（第２調整コード）の対応するビットがそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。

プルダウンレプリカバッファ１３０に含まれるトランジスタの並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接続ノードＡからみたプルダウンレプリカバッファ１３０のインピーダンスは、プルアップレプリカバッファ１１０，１２０と同様、２４０Ωとなる。

トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ２ＷＬｎ、４ＷＬｎ、８ＷＬｎ、１６ＷＬｎに設定すればよい。

図２に戻る。プルアップレプリカバッファ１１０，１２０およびプルダウンレプリカバッファ１３０のインピーダンスは、カウンタ１４０（バイナリスキャンカウンタ）から供給されるプルアップインピーダンス調整信号ＤＲＺＱＰ（第１調整コード）、プルダウンインピーダンス調整信号ＤＲＺＱＮ（第２調整コード）によって調整される。プルアップインピーダンス調整信号ＤＲＱＰ、プルダウンインピーダンス調整信号ＤＲＺＱＮは、いずれも５ビットのカウント値を示す。この５ビットのカウント値により、プルアップレプリカバッファ１１０，１２０、プルダウンレプリカバッファ１３０に含まれるトランジスタが選択的にオン／オフされる。カウント値が大きいほど、インピーダンスが低くなるように設定される。

カウンタ１４０には、コンパレータ１５１（第１のコンパレータ），１５２（第２のコンパレータ）からそれぞれ判定信号ＣＭＰＰ，ＣＭＰＮが供給される。コンパレータ１５１は、プルアップレプリカバッファ１１０の出力電位（キャリブレーション端子ＺＱの電位）と基準電位Ｖｒｅｆとを比較する。具体的には、コンパレータ１５１の非反転入力端子（＋）がキャリブレーション端子ＺＱに接続され、反転入力端子（−）が抵抗１７１，１７２の接続ノードに接続されている。抵抗１７１，１７２は、電源配線ＶＤＤＱと接地配線ＶＳＳＱとの間に直列接続されており、その接続ノードの電位が基準電位Ｖｒｅｆとなる。以下、Ｖｒｅｆ＝ＶＤＤＱ／２であるとして説明する。基準電位Ｖｒｅｆ＞ＺＱ電位のときには判定信号ＣＭＰＰはローレベル、基準電位Ｖｒｅｆ＜ＺＱ電位のときには判定信号ＣＭＰＰはハイレベルとなる。

コンパレータ１５２は、プルアップレプリカバッファ１２０とプルダウンレプリカバッファ１３０の接続ノードＡ（内部接点）の電位（以下、「Ａ電位」とよぶ）と基準電位Ｖｒｅｆとを比較する。具体的には、コンパレータ１５２の非反転入力端子（＋）が抵抗１７１，１７２の接続ノードに接続され、反転入力端子（−）が接続ノードＡに接続される。接続ノードＡはプルアップレプリカバッファ１２０とプルダウンレプリカバッファ１３０の接続点である。基準電位Ｖｒｅｆ＞Ａ電位のときには判定信号ＣＭＰＮはハイレベルとし、基準電位Ｖｒｅｆ＜Ａ電位のときには判定信号ＣＭＰＮはローレベルとなる。

分周回路１５０は内部クロック信号ＩＣＬＫを分周し、低周波数化された更新クロック信号ＳＹＮＣＬＫをカウンタ１４０に供給する。カウンタ１４０は、更新クロック信号ＳＹＮＣＬＫに同期してプルアップインピーダンス調整信号ＤＲＺＱＰ、プルダウンインピーダンス調整信号ＤＲＺＱＮを更新する。コマンドラッチ回路１６０は、インピーダンス調整コマンドＺＱＣＯＭをラッチしてカウンタ１４０に供給する。カウンタ１４０は、インピーダンス調整コマンドＺＱＣＯＭを供給されたときにインピーダンス調整処理を開始する。

以上が出力インピーダンス調整回路１００の構造である。その動作の詳細については後述する。

図５は、カウンタ１４０の回路図である。

カウンタ１４０は、カウンタ制御回路１４２とプルアップ用カウンタ１４４、プルダウン用カウンタ１４６を含む。カウンタ制御回路１４２には、更新クロック信号ＳＹＮＣＬＫ、判定信号ＣＭＰＰ、判定信号ＣＭＰＮおよびインピーダンス調整コマンドＺＱＣＯＭが供給される。カウンタ制御回路１４２は、インピーダンス調整コマンドＺＱＣＯＭが供給されると、更新クロック信号ＳＹＮＣＬＫに同期してカウント値を更新する。

判定信号ＣＭＰＰがハイレベルのときには（基準電位Ｖｒｅｆ＜ＺＱ電位）、カウンタ制御回路１４２はプルアップ用カウンタ１４４のカウント値をカウントダウンする。プルアップ用カウンタ１４４の値は、プルアップインピーダンス調整信号ＤＲＺＱＰ（第１調整コード）として、プルアップレプリカバッファ１１０、１２０に供給される。カウント値が低くなると、プルアップレプリカバッファ１１０のインピーダンスが上昇し、ＺＱ電位が低くなる。この結果、ＺＱ電位が基準電位Ｖｒｅｆに近づく方向に調整される。ＺＱ電位が基準電位Ｖｒｅｆ（ＶＤＤＱとＶＳＳＱの中間電位）に近づくとは、外部抵抗Ｒとプルアップレプリカバッファ１１０のインピーダンスが近づくことを意味する。同様の理由により、判定信号ＣＭＰＰがローレベルのときには（基準電位Ｖｒｅｆ＞ＺＱ電位）、カウント値をカウントアップする。

プルダウン側についても同様である。判定信号ＣＭＰＮがハイレベルのときには（電位Ｖｒｅｆ＞Ａ電位）、カウンタ制御回路１４２はプルダウン用カウンタ１４６のカウント値をカウントアップし、判定信号ＣＭＰＮがローレベルのときには、カウント値をカウントダウンする。プルダウン用カウンタ１４６のカウント値は、プルダウンインピーダンス調整信号ＤＲＺＱＮとして、プルダウンレプリカバッファ１３０に供給される。第１実施形態におけるカウンタ制御回路１４２は、下位ビット側からではなく上位ビット側から更新するが、詳細については後述する。

図６は、データ入出力部７５の構成を示すブロック図である。

図５に示すように、データ入出力部７５は、各々のデータ端子ＤＱ０〜ＤＱｎに対応して設けられた複数のデータ入出力単位回路７５＿０〜７５＿ｎからなる。これらデータ入出力単位回路７５＿０〜７５＿ｎには、タイミング制御部９０から読み出しタイミング信号ＲＣＫと書き込みタイミング信号ＷＣＫとが共通に供給され、出力インピーダンス調整回路１００からプルアップインピーダンス調整信号ＤＲＺＱＰとプルダウンインピーダンス調整信号ＤＲＺＱＮとが共通に供給される。また、各々のデータ入出力単位回路７５＿０〜７５＿ｎは、それぞれ対応するリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに接続される。ここで、リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎは、図１に示したリードライトバスＲＷＢＳ２を構成する配線である。

各々のデータ入出力単位回路７５＿０〜７５＿ｎは、出力制御回路２４０、出力インピーダンス制御回路２３０、出力バッファ２１０（第１のバッファ、第２のバッファ）、入力バッファ２２０を含む。図６に示すように、各データ端子ＤＱ０〜ＤＱｎは、それぞれ対応するデータ入出力単位回路７５＿０〜７５＿ｎ内の出力バッファ２１０及び入力バッファ２２０に接続されており、各リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎは、それぞれ対応するデータ入出力単位回路７５＿０〜７５＿ｎ内の出力制御回路２４０及び入力バッファ２２０に接続されている。これにより、ライト動作時においては、データ入出力端子ＤＱ０〜ＤＱｎに入力されたライトデータが入力バッファ２２０を介してリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに供給される。この時、ライトデータがリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに供給されるタイミングは、入力バッファ２２０に供給される書き込みタイミング信号ＷＣＫによって制御される。また、リード動作時においては、リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに出力されたリードデータが出力制御回路２４０、出力インピーダンス制御回路２３０及び出力バッファ２１０を介してデータ端子ＤＱ０〜ＤＱｎに供給される。この時、リードデータが出力インピーダンス制御回路２３０に供給されるタイミングは、出力制御回路２４０に供給される読み出しタイミング信号ＲＣＫによって制御される。

出力制御回路２４０は、読み出しタイミング信号ＲＣＫの活性化に応じて、対応するリードライト配線から供給されるリードデータＤＡＴＡを反転し、リードデータ２４０Ｐ，２４０Ｎとして出力インピーダンス制御回路２３０に供給する。

図７は、出力インピーダンス制御回路２３０の回路図である。

図７に示すように、出力インピーダンス制御回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からのリードデータ２４０Ｐが共通に供給されているとともに、出力インピーダンス調整回路１００からのプルアップインピーダンス調整信号ＤＲＺＱＰ（第１調整コード）の各ビットＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からのリードデータ２４０Ｎが共通に供給されているとともに、出力インピーダンス調整回路１００からのプルダウンインピーダンス調整信号ＤＲＺＱＮ（第２調整コード）の各ビットＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

出力制御回路２４０の出力であるリードデータ２４０Ｐ，２４０Ｎは、対応するデータ端子ＤＱ０〜ＤＱ＿ｎから出力すべきデータの論理値などに応じて制御される。具体的には、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからハイレベルの信号を出力する場合には、リードデータ２４０Ｐ，２４０Ｎがローレベルに設定され、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからローレベルの信号を出力する場合には、リードデータ２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、リードデータ２４０Ｐをローレベルとし、リードデータ２４０Ｎをハイレベルとする。

ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図６に示すように、出力バッファ２１０に供給される。

図８は、出力バッファ２１０の回路図である。

図８に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点が対応するデータ端子ＤＱ０〜ＤＱ＿ｎに接続されている。

トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐがそれぞれ供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎがそれぞれ供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。

出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵ（第１のバッファ）は、図３に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤ（第２のバッファ）は、図４に示したレプリカバッファ１３０と同じ回路構成を有している。

したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路およびトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからみた出力バッファ２１０のインピーダンスは２４０Ωとなる。

実際の半導体装置においては、図９に示すように一つのデータ端子ＤＱに対して出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。

図１０は、一般的なインピーダンス調整過程を示すタイムチャートである。ここでは、プルアップレプリカバッファ１１０におけるインピーダンス調整を例として説明する。コンパレータ１５１は、基準電位ＶｒｅｆとＺＱ電位を比較し、カウンタ１４０はその比較結果に応じてプルアップレプリカバッファ１１０のインピーダンスＺ１を調整する。この調整の目的はインピーダンスＺ１を外部抵抗Ｒに近づけることである。ＺＱ電位が基準電位Ｖｒｅｆに近づくとき、インピーダンスＺ１と外部抵抗Ｒが近づく。

カウント値は５ビット表現であるため、その範囲は０〜３１である。カウント値＝０００００（＝０）のときプルアップレプリカバッファ１１０のトランジスタ１１１〜１１５はすべてオフ、カウント値＝１１１１１（＝３１）のときトランジスタ１１１〜１１５はすべてオンになる。いいかえれば、カウント値＝０００００（＝０）のときにはプルアップレプリカバッファ１１０のインピーダンスＺ１は最大となり、カウント値＝１１１１１（＝３１）のときインピーダンスＺ１は最小となる。電源投入時においては、カウント値の最適値はまったく不明であるため、カウント値＝１００００（＝１６）に初期設定される。カウント値＝１００００（＝１６）は０〜３１のセンター値である。

図１０によれば、カウント値＝センター値のとき、ＺＱ電位＜基準電位Ｖｒｅｆ（＝ＶＤＤＱ／２）であるため、インピーダンスＺ１は段階的に引き下げられる。ＺＱ電位＞基準電位Ｖｒｅｆとなると、確認動作としてダウン・アップ動作を実行し（時刻ｔ１〜ｔ２）、カウント値が確定する。仮に、カウント値＝１１１１１（＝３１）のときＺＱ電位が基準電位Ｖｒｅｆを超過するのならば、センター値（＝１６）から最適値（＝３１）を検出するまでに要するカウント回数は、３１−１６＋２＝１７回である。最後の２回は確認動作用である。

最適値が３１回未満であれば、カウント回数は１７回未満となる。カウント値の最大値は３１なので、プルアップレプリカバッファ１１０のインピーダンス調整に必要なカウント回数の最大値は１７回である。以下、図１０に示すようにカウント値を１つずつ更新することによりインピーダンスを調整する方法のことを「逐次型」とよぶ。

プルダウンレプリカバッファ１３０についても、カウント回数の最大値は１７回である。キャリブレーションのために確保される最大時間は５１２クロック時間と規定されている。プルアップおよびプルアップの両方でカウント回数＝１７回となった場合、コンパレータ１５１，１５２の判定時間として確保できるのは、５１２÷（１７×２）＝約１５クロック時間となる。内部クロック信号ＩＣＬＫの１クロック時間が１．５（ｎｓｅｃ）であれば判定時間として１．５×１５＝２２．５（ｎｓｅｃ）を確保できる。しかし、内部クロック信号ＩＣＬＫの１クロック時間が０．８７（ｎｓｅｃ）まで高速化すると、判定時間として確保できるのは０．８７×１５＝１３．０（ｎｓｅｃ）まで低下する。今後、外部クロック信号ＣＫがいっそう高速化すると、判定時間は更に短くなる。

図１１は、コンパレータの計測精度と判定時間の関係を示すグラフである。

横軸は検出可能電位を示し、縦軸は判定時間を示す。判定時間が短くなるほど、検出可能電位は高くなる。いいかえれば、判定時間が短くなるほど微少な電位差を検出しづらくなる。図１１に示す特性を有するコンパレータの場合、判定時間として８（ｎｓｅｃ）確保できれば約２．５（ｍＶ）程度の微少電位差を検出できるが、判定時間として４（ｎｓｅｃ）しか確保できなかった場合には、約６．８（ｍＶ）以上の電位差がなければ検出できない。コンパレータ１５１，１５２が微少な電圧信号の大小を正しく検出するためには、十分な判定時間を確保しなければならない。

外部クロック信号ＣＫや内部クロック信号ＩＣＬＫが高周波数化すると、１クロック時間が短くなるので、十分な判定時間を確保できなくなってしまう。分周回路１５０により低周波数の更新クロック信号ＳＹＮＣＬＫを生成すれば、長い判定時間を確保できる。しかし、無制限には分周できない。たとえば、分周をしない場合には、５１２クロック時間のうち、キャリブレーションに必要な最大時間は１７×２＝３４クロック時間にすぎない。しかし、１６倍に分周した場合には、キャリブレーションに必要な最大時間は１７×１６×２＝５４４クロック時間となってしまう。すなわち、設計上、８倍までしか分周できない。

図１２は、第１実施形態におけるインピーダンス調整過程を示すタイムチャートである。ここでも、プルアップレプリカバッファ１１０のインピーダンス調整を例として説明する。コンパレータ１５１は、基準電位ＶｒｅｆとＺＱ電位を比較し、カウンタ１４０はその比較結果に応じてプルアップレプリカバッファ１１０のインピーダンスＺ１を調整する。第１実施形態においても、電源投入時においてはカウント値＝１００００（＝１６）に初期設定される。

図１２においても、カウント値＝センター値のときＺＱ電位＜基準電位Ｖｒｅｆなので、インピーダンスＺ１は段階的に引き下げられる。カウント値はカウントアップされる。第１実施形態においては、カウント値は「１００００（＝１６）」から「１０００１（＝１７）」ではなく、「１１０００（＝２４）」に更新される。カウント値＝１１０００（＝２４）でもＺＱ電位＜基準電位Ｖｒｅｆのままであれば、上位２ビットを「１１」に確定させた上で、カウント値を「１１１００（＝２８）」に更新する。カウント値＝１１１００（＝２８）でＺＱ電位＞基準電位Ｖｒｅｆとなった場合には、上位３ビットを「１１０」に確定させた上で、カウント値は「１１１００（＝２８）」から「１１０１０（＝２６）」に更新される。このようなインピーダンス調整方法を「二分探索型」とよぶ。逐次型においては、下位ビットから順番にカウントアップ／カウントダウンされるが、二分探索型においては上位ビットから順番にカウントアップ／カウントダウンされる。

ＺＱ電位＞基準電位Ｖｒｅｆとなると、確認動作としてダウン・アップ動作を実行し（時刻ｔ１１〜ｔ１２）、カウント値が確定する。仮に、カウント値＝１１１１１（＝３１）のときＺＱ電位が基準電位Ｖｒｅｆを超過するのならば、センター値（＝１６）から最適値（＝３１）を検出するまでに要するカウント回数は、６回である。この場合、カウント値は、「１００００（＝１６）」→「１１０００（＝２４）」→「１１１００（＝２８）」→「１１１１０（＝３０）」→「１１１１１（＝３１）」→「１１１１０（＝３０）」→「１１１１１（＝３１）」の順に変化するためである。これは逐次型の１７回に比べて格段に少ない。二分探索型においては、最大カウント回数、いいかえれば、電圧比較動作の回数を抑制することにより、十分な判定時間を確保している。

図１３は、第１実施形態におけるインピーダンス調整過程を示すフローチャートである。ここでは、プルアップレプリカバッファ１１０のインピーダンス調整を対象として説明する。まず、カウンタ制御回路１４２は、プルアップ用カウンタ１４４にセンター値である「１００００（＝１６）」をセットする（Ｓ１０）。ｎを桁数とすると、ＭＳＢ（最上位桁）はｎ＝４、ＬＳＢ（最下位桁）はｎ＝０として表現される。

カウンタ制御回路１４２は、ｎ＝Ｘの桁に「１」をセットする（Ｓ１２）。ここでいうＸとは、最上位桁の次の桁、すなわち、第３桁である。この結果、カウント値＝「１１０００（＝２４）」となる。コンパレータ１５１は、電圧比較し、その比較結果をＣＭＰＰ信号として出力する（Ｓ１４）。ＺＱ電位＞基準電位Ｖｒｅｆであれば第３桁目は「０」で確定し、ＺＱ電位＜基準電位Ｖｒｅｆのままであれば第３桁目は「１」で確定する（Ｓ１６）。ｎ＝０、すなわち、最下位桁が確定すれば（ＳＳ２０のＹ）、インピーダンス調整は修了する。最下位桁が確定していなければ、ｎをデクリメントし、操作対象が１つ下位の桁に移行する（Ｓ１８）。

プルダウンレプリカバッファ１３０のインピーダンス調整についても同様である。プルダウンの場合には、Ｓ１４においてコンパレータ１５２が比較結果をＣＭＰＮ信号として出力する。そして、ＣＭＰＮ信号に応じて、上位桁から順番に操作してインピーダンスが調整される。

図１４は、逐次型と二分探索型におけるカウント回数を比較するグラフである。このグラフは、センター値＝１５の場合を示している。逐次型の場合、最適値＝１５のときに必要なカウント回数は、確認のための２回だけである。最適値＝３０ならば、必要なカウント数は、３０−１５＋２＝１７回となる。

二分探索型の場合、最適値＝１５のときに必要なカウント回数は７回であるが最適値＝３０のときに必要なカウント回数は６回である。二分探索型の場合、カウント回数は７回以内に抑制されている。センター値と最適値が近いときには逐次型の方が二分探索型よりも有利であるが、二分探索型の場合にはカウント回数を７回以内に抑制できる。カウント回数が少ない、いいかえれば、電圧比較回数が少なくなるため、判定時間を確保しやすい設計となる。

［第２実施形態］
図１５は、第２実施形態による出力インピーダンス調整回路の構成を示すブロック図である。

第２実施形態における半導体装置の構成や制御方法は、第１実施形態と同様である。唯一の違いは、分周回路１５０がバッファ１５３に置き換えられていることである。内部クロック信号ＩＣＬＫを分周して更新クロック信号ＳＹＮＣＬＫを生成する必要がない場合には分周回路１５０は不要である。たとえば、内部クロック信号ＩＣＬＫが低速のときには、分周不要である。

［第３実施形態］
図１６は、第３実施形態による出力インピーダンス調整回路の構成を示すブロック図である。

実際には、外部抵抗Ｒはパッケージ上の外部端子に接続されるので、チップ上のＺＱ端子からパッケージ上の外部端子との間にはある程度の抵抗成分が存在する。このため、レプリカバッファのインピーダンス調整においては、外部抵抗Ｒの抵抗値とパッケージ上の抵抗成分との和が目標値となってしまい、所望の値からわずかにずれてしまうことがある。そこで、第３および第４実施形態においては、ＺＱ端子と外部端子との間に存在する抵抗成分に対応するため、基準電圧を調整可能に形成している。

第３実施形態における半導体装置の構成や制御方法も、第１実施形態と基本的に同様である。第３実施形態においては、コンパレータ１５１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続され、反転入力端子（−）は基準電圧生成回路１６０に接続される。基準電圧生成回路１６０は、電源電圧（ＶＤＤＱ−ＶＳＳＱ）のほぼ半分である基準電圧ＶＭＩＤを生成する。後述するように、基準電圧ＶＭＩＤのレベルは、基準電圧調整回路１７０によって微調整される。コンパレータ１５１は、ＺＱ電位＞基準電圧ＶＭＩＤであればハイレベルの判定信号ＣＭＰＰ、その逆であればローレベルの判定信号ＣＭＰＰを出力する。

図１７は、基準電圧生成回路１６０および基準電圧調整回路１７０の回路図である。

基準電圧生成回路１６０は、電源電位ＶＤＤＱと接地電位ＶＳＳＱとの間に直列接続された複数の抵抗１６１〜１６３によって構成されている。各抵抗間からは、それぞれ基準電圧ＶＭＩＤ１〜ＶＭＩＤ５が取り出される。したがって、基準電圧生成回路１６０は、互いにレベルの異なる複数の基準電圧を生成することになる。

抵抗１６１〜１６３のうち、電源電位ＶＤＤＱに接続された抵抗１６１及び接地電位ＶＳＳＱに接続された抵抗１６２は、相対的に高抵抗である。一方、抵抗１６１と抵抗１６２との間に接続された抵抗１６３は、相対的に低抵抗である。そして、複数の基準電圧ＶＭＩＤ１〜ＶＭＩＤ５は、いずれも抵抗１６３からなる低抵抗部から取り出される。これは、複数の基準電圧ＶＭＩＤ１〜ＶＭＩＤ５の電圧差を小さくするためである。特に限定されるものではないが、抵抗１６１，１６２からなる高抵抗部は拡散層抵抗を用いることが好ましく、抵抗１６３からなる低抵抗部はタングステン（Ｗ）などの配線抵抗を用いることが好ましい。

基準電圧調整回路１７０は、セレクタ１７１および選択信号生成部１７２によって構成される。セレクタ１７１は、基準電圧生成回路１６０によって生成された基準電圧ＶＭＩＤ１〜ＶＭＩＤ５を受ける回路であり、この中からいずれか一つの基準電圧を出力する。その選択は、選択信号生成部１７２からの選択信号Ｓに基づいて行われる。

選択信号生成部１７２に対しては、製造中または製造後において書き込み処理が行われる。選択信号生成部１７２は、書き込み処理が行われた後、選択信号Ｓの内容が保持されるよう、不揮発性記憶素子を含むことが好ましい。不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。初期状態（後述する基準電圧の調整動作を行う前の状態）においては、基準電圧ＶＭＩＤ１〜ＶＭＩＤ５のうち、中間電圧（ＶＤＤ／２）に最も近い電圧が選択される。

［第４実施形態］
図１８は、第４実施形態による出力インピーダンス調整回路の構成を示すブロック図である。

第４実施形態における半導体装置の構成や制御方法も、第１実施形態と基本的に同様である。第４実施形態においては、コンパレータ１５２の非反転入力端子（＋）は接続ノードＡに接続されておいるが、反転入力端子（−）は基準電圧生成回路５６０に接続されている。基準電圧生成回路５６０は、電源電圧（ＶＤＤＱ−ＶＳＳＱ）のほぼ半分である基準電圧ＶＭＩＤａを生成する。

コンパレータ１５２に供給される基準電圧ＶＭＩＤａは、基準電圧生成回路５６０と基準電圧調整回路５７０によりオフセット可能である。基準電圧生成回路５６０と基準電圧調整回路５７０の回路構成は、図１７に示した基準電圧生成回路１６０と基準電圧調整回路１７０の回路構成と同様である。

基準電圧ＶＭＩＤａをオフセットさせるのは、データ入出力端子ＤＱより出力される出力信号の立ち上がり波形と立ち下がり波形をより均一とするためである。つまり、出力バッファ２１０を構成するＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐのＩ−Ｖ特性（電流−電圧特性）と、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎのＩ−Ｖ特性との間には多少の差があるため、両者のオン抵抗を一致させたとしても、立ち上がり波形と立ち下がり波形が不均一となることがある。このような波形の相違は、出力バッファ２１０を構成するＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐのオン抵抗と、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎのオン抵抗との間にわずかな差を設けておくことによって解消できる。

このような観点から、第４実施形態においては、プルダウンレプリカバッファ１３０のインピーダンス調整に用いる基準電圧についてもオフセット可能に構成している。この結果、出力信号の立ち上がり波形と立ち下がり波形をより均一化できる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。したがって、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。

１０ 半導体装置、１１ａ，１１ｂ クロックパッド、１１ｃ クロックイネーブルパッド、２１ クロック発生回路、３１ コマンドデコーダ、３２ 制御ロジック、４１ ロウ系制御回路、５１ カラム系制御回路、６１ モードレジスタ、６２ センスアンプ列、７０ メモリセルアレイ、７１ ロウデコーダ、７２ カラムデコーダ、７３ データアンプ、７４ ラッチ回路、７５ データ入出力部、８０ 出力インピーダンス調整部、９０ タイミング制御部、１００ 出力インピーダンス調整回路、１１０ プルアップレプリカバッファ、１２０ プルアップレプリカバッファ、１３０ プルダウンレプリカバッファ、１４０ カウンタ、１５０ 分周回路、１５１，１５２ コンパレータ、１６０ 基準電圧生成回路、１７０ 基準電圧調整回路、１７１ セレクタ、１７２ 選択信号生成部、５６０ 基準電圧生成回路、５７０ 基準電圧調整回路、１８０ コマンドラッチ回路、２１０ 出力バッファ、２２０ 入力バッファ。

Claims (13)

1. データ出力端子と、
   前記データ出力端子及び第１の電源の間に設けられ、そのインピーダンスが複数のビット情報からなる第１調整コードによって制御される第１導電型のトランジスタを含む第１のバッファと、
   前記データ出力端子及び第２の電源の間に設けられ、そのインピーダンスが複数のビット情報からなる第２調整コードによって制御される第２導電型のトランジスタを含む第２のバッファと、
   前記第１及び第２調整コードを二分探索法によって発生し、前記第１及び第２のバッファにそれぞれ出力する出力制御回路と、
   を備えることを特徴とする半導体装置。
2. 前記出力制御回路は、
   インピーダンスが前記第１調整コードによって制御される前記第１導電型のトランジスタを含む第１のレプリカバッファと、
   インピーダンスが前記第２調整コードによって制御される前記第２導電型のトランジスタを含む第２のレプリカバッファと、
   前記第１のレプリカバッファの出力電圧と第１の基準電圧とを比較する第１のコンパレータと、
   前記第２のレプリカバッファの出力電圧と第２の基準電圧とを比較する第２のコンパレータと、
   前記第１及び第２のコンパレータの出力に基づいて前記第１及び第２調整コードを生成するバイナリスキャンカウンタと、を備え、
   前記バイナリスキャンカウンタは、前記第１のコンパレータの出力に基づき更新クロックに同期して前記第１調整コードを上位ビット側から確定させ、前記第２のコンパレータの出力に基づき前記更新クロックに同期して前記第２調整コードを上位ビット側から確定させることを特徴とする請求項１に記載の半導体装置。
3. キャリブレーション端子をさらに備え、
   前記出力制御回路は、
   前記第１のレプリカバッファは、前記キャリブレーション端子と前記第１の電源との間に接続され、
   前記第２のレプリカバッファは、内部接点と前記第２の電源との間に接続され、
   前記第１のレプリカバッファの出力電圧は前記キャリブレーション端子から取り出され、
   前記第２のレプリカバッファの出力電圧は前記内部接点から取り出される、ことを特徴とする請求項２に記載の半導体装置。
4. 前記出力制御回路は、前記第１の電源及び前記内部接点との間に設けられ、そのインピーダンスが前記第１調整コードによって制御される前記第１導電型のトランジスタを含む第３のレプリカバッファをさらに備えることを特徴とする請求項３に記載の半導体装置。
5. 前記出力制御回路は、前記第１及び第２の基準電圧の少なくとも一方を調整する基準電圧調整回路をさらに備えることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記出力制御回路は、内部クロックを分周することによって前記更新クロックを生成する分周回路をさらに備えることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
7. キャリブレーション端子と、
   第１調整コードを出力する第１のカウンタと、
   前記キャリブレーション端子と第１の電源との間に接続され、そのインピーダンスが前記第１調整コードによって制御される第１のレプリカバッファと、
   前記キャリブレーション端子の電圧と第１の基準電圧とを比較する第１のコンパレータと、
   更新クロックに同期して前記第１のコンパレータの論理レベルを判定し、判定の結果に基づいて前記第１のカウンタに保持された前記第１調整コードを上位ビット側から更新するカウンタ制御回路と、を備えることを特徴とする半導体装置。
8. 第２調整コードを出力する第２のカウンタと、
   内部接点と第２の電源との間に接続され、そのインピーダンスが前記第２調整コードによって制御される第２のレプリカバッファと、
   前記内部接点の電圧と第２の基準電圧とを比較する第２のコンパレータと、をさらに備え、
   前記カウンタ制御回路は、前記更新クロックに同期して前記第２のコンパレータの論理レベルを判定し、判定の結果に基づいて前記第２のカウンタに保持された前記第２調整コードを上位ビット側から更新することを特徴とする請求項７に記載の半導体装置。
9. 前記第１の電源と前記内部接点との間に接続され、前記第１のレプリカバッファと同じインピーダンスを有する第３のレプリカバッファをさらに備えることを特徴とする請求項８に記載の半導体装置。
10. 内部クロックを分周することによって前記更新クロックを生成する分周回路をさらに備えることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
11. 第１のカウンタから出力される第１調整コードに基づいて、キャリブレーション端子と第１の電源との間に接続された第１のレプリカバッファのインピーダンスを変化させるステップと、
    前記キャリブレーション端子の電圧と第１の基準電圧とを比較するステップと、
    前記キャリブレーション端子の電圧と第１の基準電圧との比較の結果に基づいて、前記第１のカウンタに保持された前記第１調整コードを更新するステップと、を備え、
    前記第１調整コードを更新するステップは、前記第１のカウンタに保持された前記第１調整コードを上位ビット側から更新することを特徴とする半導体装置の特性調整方法。
12. 第２のカウンタから出力される第２調整コードに基づいて、内部接点と第２の電源との間に接続された第２のレプリカバッファのインピーダンスを変化させるステップと、
    前記内部接点の電圧と第２の基準電圧とを比較するステップと、
    前記内部接点の電圧と第２の基準電圧との比較の結果に基づいて、前記第２のカウンタに保持された前記第２調整コードを更新するステップと、を備え、
    前記第２調整コードを更新するステップは、前記第２のカウンタに保持された前記第２調整コードを上位ビット側から更新することを特徴とする請求項１１に記載の半導体装置の特性調整方法。
13. 前記第１の電源と前記内部接点との間のインピーダンスを前記第１のレプリカバッファのインピーダンスと一致させるステップをさらに備えることを特徴とする請求項１２に記載の半導体装置の特性調整方法。

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