CN115176311A - 随机访问型存储器电路以及存储器*** - Google Patents

随机访问型存储器电路以及存储器*** Download PDF

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Abstract

提供一种能够实现访问速度的高速化的随机访问型存储器。存储器电路(1)具有：存储器阵列部(11)，包括：多个存储器单元(MC)；以及字线(WL)，将多个存储器单元(MC)相互连接，用于施加驱动存储器单元的驱动电压；驱动电压控制部(23)，生成在以阶梯状地变化规定电压值的电压信号的上升或者下降对应的定时设定有预脉冲的驱动电压，并将驱动电压施加于字线(WL)的端子(TL)，基于从外部接收到的指定访问目的地的存储器单元(MC)的地址信息，可变地设定驱动电压中的预脉冲的时间宽度或者峰值；以及读出放大器部(13)，对由地址信息指定的存储器单元(MC)进行访问。

Description

随机访问型存储器电路以及存储器***
技术领域
实施方式涉及随机访问型存储器电路以及存储器***。
背景技术
近年来，在广泛普及的半导体存储器(闪存、3D交叉点存储器等)中，作为用于驱动配置成一列的存储器单元的字线而设置有直线状的布线部。由于这样的布线部具有寄生电阻以及寄生电容，因此，在布线部中传播的电压信号产生由它们决定的延迟时间。因此，为了实现这样的半导体存储器的访问速度的高速化，如何缩短布线部中的信号的延迟时间成为问题。作为用于缩短这样的布线部中的延迟时间的技术，使用使施加于布线部的脉冲波形的前部比通常大幅上升的被称为预加重(Pre-Emphasis)的方法。在非专利文献1中记载了用于缩短延迟时间的预加重的时间宽度的最优化的技术。
现有技术文献
非专利文献
非专利文献1：Kazuki Matsuyama and Toru Tanzawa,“A Pre-Emphasis PulseGenerator Insensitive to Process Variation for Driving Large Memory and PanelDisplay Arrays with Minimal Delay Time”,IEEE Asia Pacific Conference onCircuits and Systems(APCCAS),Nov.2019.
发明内容
发明所要解决的问题
在上述的现有技术中，在以对由来自外部的命令指定的地址的存储器单元进行访问的随机访问型存储器为对象的情况下，存在访问速度不充分高速化的倾向。即，由于对连接有多个存储器单元的布线部施加同一波形的电压信号，因此在随机访问型存储器中的电压信号的波形控制中存在改善的余地。
本实施方式是鉴于上述问题而完成的，目的在于提供一种能够实现访问速度的高速化的随机访问型存储器以及具备随机访问型存储器的存储器***。
用于解决问题的技术手段
为了解决上述问题，本公开的一个方案的随机访问型存储器电路，具有：存储器阵列部，包括：多个存储器单元；以及布线部，将多个存储器单元相互连接，用于施加驱动存储器单元的驱动电压；电压施加部，生成在与以阶梯状地变化规定电压值的电压信号的上升或者下降对应的定时(timing)设定有预脉冲的驱动电压，并将驱动电压施加到布线部的端子；控制部，基于从外部接收到的指定访问目的地的存储器单元的地址信息，以可变地设定驱动电压中的预脉冲的时间宽度或者峰值的方式，控制电压施加部；以及访问部，对由地址信息指定的存储器单元进行访问。
根据上述方案的随机访问型存储器电路，通过电压施加部，生成在阶梯状的电压信号的上升或者下降的定时设定有预脉冲的驱动电压，该驱动电压施加到布线部的端子。此时，通过控制部，基于从外部接收到的地址信息，变更预脉冲的时间宽度或者峰值，通过访问部，对由该地址信息指定的存储器单元进行访问。由此，能够使用具有与访问对象的存储器单元的地址对应的时间宽度或者峰值的预脉冲的驱动电压来驱动该存储器单元，因此，能够缩短向存储器单元传递的驱动电压的上升的延迟时间。其结果是，能够每次都缩短随机访问型存储器电路中的访问对象的存储器单元的驱动时间，能够实现访问速度的高速化。
发明效果
根据实施方式，能够实现随机访问型存储器电路中的访问速度的高速化。
附图说明
图1是表示包含本发明的优选的一个实施方式的随机访问型存储器电路的存储器设备的概略结构的图。
图2是表示图1的存储器电路1的整体结构的框图。
图3是表示存储器电路1的存储器阵列部11周边的电路结构的图。
图4是表示由驱动电压控制部23生成的驱动电压的波形的图。
图5是表示在改变预脉冲的期间Tpre的情况下将字线WL上的各连接点处的驱动电压的延迟时间tdelay通过理论计算而计算出的结果的曲线图。
图6是表示访问目的地的存储器单元MC处于近端侧的“范围1”的情况下的存储器电路1的各部中的信号波形的一例的时序图。
图7是表示访问目的地的存储器单元MC处于远端侧的“范围2”的情况下的存储器电路1的各部中的信号波形的一例的时序图。
图8是表示在实施方式中生成的驱动电压的波形的图。
具体实施方式
以下，参照附图对本发明的随机访问型存储器电路的优选的实施方式进行详细地说明。需要说明的是，在附图的说明中，对相同或者相当部分标注相同的附图标记，并省略重复的说明。
如图1所示，作为本发明的优选的一个实施方式的随机访问型存储器电路即存储器电路1能够与存储器控制器3组合而作为存储器设备(存储器***)100使用。存储器控制器3与存储器电路1经由***总线BUS以能够收发电信号的方式连接，存储器控制器3是控制存储器电路1的动作的IC，经由***总线BUS向存储器电路1写入数据或者从存储器电路1读出数据，即执行对存储器电路1的访问。详细而言，存储器控制器3根据来自外部的请求，经由***总线BUS，将用于指定存储器电路1内的访问目的地的地址(存储器单元)的地址信息、以及指定访问的类别并请求访问的命令向存储器电路1发送。作为由命令指定的类别，可举出从存储器电路1内的存储器单元读出数据、和向存储器电路1内的存储器单元写入数据。据此，存储器控制器3在与存储器电路1之间收发写入到存储器电路1内被指定的地址的数据、或者从该地址读出的数据。
图2是表示存储器电路1的整体结构的框图。存储器电路1是在半导体芯片上安装有多个晶体管(MOSFET)的半导体存储器，如图2所示，构成为包括存储器阵列部11、读出放大器部(访问部)13、输入缓冲电路15、输出缓冲电路17、地址解码器19、21、驱动电压控制部(电压施加部、控制部)23、以及行解码器(line decoder)25。这些存储器阵列部11、读出放大器部13、输入缓冲电路15、输出缓冲电路17、地址解码器19、21、驱动电压控制部23、以及行解码器25形成在同一半导体芯片上。
存储器阵列部11构成为由晶体管(MOSFET)构成的多个存储器单元排列为二维阵列状，具有在这些存储器单元的每一个存储2值或多值数据的功能。该存储器阵列部11包括一维地(直线地)排列有多个(例如1024个)存储器单元的多个子阵列部。
输入缓冲电路15经由***总线BUS从存储器控制器3接收地址信息和命令。地址解码器19将地址信息转换为指定访问目的地的存储器阵列部11内的子阵列部的行地址(以下称为行地址)。地址解码器21将地址信息转换为指定访问目的地的子阵列部内的存储器单元的列地址(以下称为列地址)。
读出放大器部13测定与存储器阵列部11的子阵列部的各存储器单元电连接的位线的电流或电压，并根据该电流或电压，检测存储于各存储器单元的数据的值(进行数据感测)。即，读出放大器部13以与从地址解码器21输出的列地址对应的存储器单元为对象进行数据感测，结果将检测出的数据向输出缓冲电路17输出。
驱动电压控制部23根据从存储器控制器3经由输入缓冲电路15接收到的地址信息以及命令，对存储器电路1内的规定地址的存储器单元中的数据的写入或者数据的读出的动作进行控制。例如，驱动电压控制部23在数据的写入时，控制输入缓冲电路15以及数据写入用的电路部(未图示)，以在规定地址的存储器单元中存储数据。另外，驱动电压控制部23在数据的读出时，控制行解码器25以及读出放大器部13，以从规定地址的存储器单元读出数据。该驱动电压控制部23包括小型处理器等控制电路、和包含放大器和晶体管等的电压信号生成电路。
具体而言，驱动电压控制部23在由命令请求读出数据的情况下，基于地址信息，生成与由地址信息指定的列地址对应地设定有预脉冲的时间宽度或者峰值的驱动电压(将在后面详细说明)。另外，驱动电压控制部23对放大器部13开始数据感测的定时、以及从读出放大器部13输出数据的定时进行控制。
行解码器25选择与从地址解码器19输入的行地址对应的子阵列部，对选择出的子阵列部施加驱动电压控制部23所生成的驱动电压。输出缓冲电路17将由读出放大器部13以与列地址对应的存储器单元为对象而检测出的数据的值经由***总线BUS向存储器控制器3输出。
在图3中示出了存储器电路1的存储器阵列部11周边的电路结构。存储器阵列部11内的各子阵列部11a具有：直线地排列的多个(例如1024个)存储器单元MC、以及与这些存储器单元MC电连接并且用于施加驱动存储器单元MC的驱动电压的直线状的布线部即字线WL。例如，在存储器单元MC由FET构成的情况下，字线WL与存储器单元MC的栅极电连接。但是，在本实施方式中，多个存储器单元MC不限定于直线地排列，也可以沿着曲线或者沿着折线排列。在这样的情况下，字线WL以将这些多个存储器单元MC相互连接的方式形成为曲线状或者折线状。
详细而言，字线WL具有用于从行解码器25施加驱动电压的端子TL，多个存储器单元MC的栅极分别在从端子TL侧沿着字线WL以规定距离的间隔设置的连接点CL1、CL2、CL3、CL4、…上与字线WL电连接。在由地址信息指定了子阵列部11a的行地址的情况下，通过使行解码器25中包含的开关27接通，从而从驱动电压控制部23选择性地对该字线WL的端子TL施加驱动电压。
进而，在子阵列部11a内的各存储器单元MC上，分别经由作为布线部的位线BL电连接有在读出放大器部13内与各存储器单元MC对应地设置的多个(例如1024个)读出放大器SA。例如，在存储器单元MC由FET构成的情况下，读出放大器SA与存储器单元MC的漏极电连接。读出放大器部13内的各个读出放大器SA共同设置于多个子阵列部11a内的对应的各存储器单元MC。这些读出放大器SA在从各存储器单元MC读出数据时，根据对字线WL施加的阶梯状的电压信号即驱动电压，检测各存储器单元MC的漏极电流(或漏极电压)，将该漏极电流(或漏极电压)与阈值进行比较，由此决定各存储器单元MC中存储的数据的值。此时，选择与从地址解码器21输出的列地址对应的读出放大器SA，将所选择的读出放大器SA决定的数据的值向输出缓冲电路17输出。
接着，对由上述的驱动电压控制部23生成的驱动电压的详细进行说明。
在图4中示出了由驱动电压控制部23生成的驱动电压的波形。驱动电压控制部23在假定向各子阵列部11a的存储器单元MC的访问动作的开始时的时刻t＝0的情况下，生成在与阶梯状地变化(上升)规定电压值E的电压信号的上升对应的时刻t＝0的定时设定有峰值(α×E，α为预先设定的实数)的预脉冲的驱动电压。此时，驱动电压控制部23根据字线WL中的访问目的地的存储器单元MC的连接点CL1、CL2、CL3、CL4、…可变地设定从时刻t＝0起的设定有预脉冲的期间(时间宽度)Tpre。换言之，驱动电压控制部23以在时刻t＝0以后上升的规定电压值E的阶梯状的电压信号中，在与该阶梯状的电压信号的上升对应的前部在可变的期间Tpre内产生电压值α×E的预加重电压的方式设定驱动电压。
详细而言，驱动电压控制部23基于由地址信息指定的访问目的地的存储器单元MC的行地址，确定在存储器单元MC的连接点CL1、CL2、CL3、CL4、…与端子TL之间的距离的大小的范围，根据该范围来增减预脉冲的期间Tpre。这里所指的距离是沿着字线WL延伸的路径的距离。作为一例，驱动电压控制部23将存储器单元MC的连接点与端子TL之间的距离的范围划分为，从相对于字线WL上的端子TL最接近的连接点CL1到中间点的范围“范围1”和从该中间点到相对于端子TL最远的连接点为止的范围“范围2”来确定，在确定的范围为“范围1”的情况下将期间Tpre设定为比较短的期间TS，在确定的范围为“范围2”的情况下，将期间Tpre设定为比较长的期间TL。但是，驱动电压控制部23确定的存储器单元MC的连接点与端子TL之间的距离的范围并不限定于两个范围，也可以为三个以上的范围。在该情况下，驱动电压控制部23根据确定的范围的数量，以与该数量对应的值阶段性地增减期间Tpre。
驱动电压控制部23生成的驱动电压所传播的字线WL能够认为与除去电导成分以及电抗成分后的阻抗成分(寄生电阻成分)以及电容成分(寄生电容成分)分布的传输线路等价。详细而言，字线WL能够认为是从端子TL到最远端的连接点的长度为l[m]，每单位长度的电阻为R[Ω/m]，每单位长度的电容为C[F/m]的传输线路，能够将整体的电阻估计为R×l[Ω]，将整体的电容估计为C×l[F]。在图5中示出了通过理论计算来计算使预脉冲的期间Tpre变化的情况下的字线WL上的各连接点处的驱动电压的延迟时间的结果的曲线图。在此，将被施加驱动电压的端子TL的位置x设为x＝0，将字线WL的最远端的连接点的位置x设为x＝1。另外，作为延迟时间tdelay，估计字线WL上的任意的位置x处的电压达到电压值(1－β)×E(其中β＝0.1)的理论上的时间。
这样，可知用于减小延迟时间tdelay的预脉冲的期间Tpre根据字线WL上的连接点的位置而变化。例如，可知在最远端的连接点的位置x＝1，如果期间Tpre＝0.74ms，则能够将延迟时间tdelay收敛于最小值0.9ms。还可知在其他连接点的位置，通过设定比其短的期间Tpre，能够将延迟时间tdelay收敛于最小值。驱动电压控制部23利用上述的特性，以使访问对象的存储器单元MC的连接点处的延迟时间tdelay最小的方式设定预脉冲的期间Tpre。此时，驱动电压控制部23以与字线WL的电阻R以及电容C的大小成比例的值，设定各连接点处的预脉冲的期间Tpre。
驱动电压控制部23根据如上所述的驱动电压的控制，来控制读出放大器部13开始数据感测的定时、以及从读出放大器部13输出数据的定时。
即，驱动电压控制部23根据访问目的地的存储器单元MC的行地址，使从访问动作的开始定时到开始数据感测以及数据输出为止的等待时间(以下称为等待时间)增减。更详细而言，驱动电压控制部23根据由行地址决定的存储器单元MC的字线WL上的连接位置与端子TL之间的距离的大小的范围，可变地设定等待时间。该等待时间以与针对字线WL上的连接位置和设定的预脉冲的期间Tpre估计的延迟时间tdelay对应的方式阶段性地设定。此时，驱动电压控制部23以与字线WL的电阻R以及电容C的大小成比例的值，设定与访问目的地的存储器单元MC对应的等待时间。
图6示出了访问目的地的存储器单元MC在近端侧的“范围1”的情况下的存储器电路1的各部中的信号波形的一例，在(a)部分示出了施加于存储器单元MC的驱动电压的波形，在(b)部分示出了从读出放大器SA输出的数据信号的波形，在(c)部分示出了从输出缓冲电路17输出的数据信号的波形。另外，图7示出了访问目的地的存储器单元MC在远端侧的“范围2”的情况下的存储器电路1的各部中的信号波形的一例，在(a)部分示出了施加于存储器单元MC的驱动电压的波形，在(b)部分示出了从读出放大器SA输出的数据信号的波形，在(c)部分示出了从输出缓冲电路17输出的数据信号的波形。
如图6和图7所示，根据访问目的地的存储器单元MC在字线WL上的位置，以所施加的驱动电压的延迟时间tdelay成为最短的方式控制驱动电压的波形，与该延迟时间tdelay对应地设定到读出放大器SA的数据感测的期间Tsense为止的等待时间，与延迟时间tdelay以及数据感测的期间Tsense对应地控制到输出缓冲电路17的数据输出的期间tout为止的等待时间。由此，与不进行驱动电压的波形控制的情况相比，能够将从访问动作的开始到数据输出为止的读取访问时间tread平均缩短20％左右。
另外，返回图1，存储器控制器3具有与存储器电路1的读取访问时间tread对应地控制从发送命令起到读出从存储器电路1输出的数据为止的等待时间的功能。详细而言，存储器控制器3根据由地址信息指定的存储器单元MC的行地址，增减从发送命令起到读出向***总线BUS输出的数据为止的等待时间。该等待时间与所指定的存储器单元MC的读取访问时间tread对应地预先设定。由此，能够使从存储器控制器3访问存储器电路1时的访问时间最短化。
对上述的实施方式的存储器设备100的作用效果进行说明。
在上述的存储器电路1中，通过驱动电压控制部23，生成在阶梯状的电压信号的上升的定时设定有预脉冲的驱动电压，通过行解码器25将该驱动电压施加于字线WL的端子TL。此时，通过驱动电压控制部23，基于从外部接收到的地址信息，变更预脉冲的时间宽度，通过读出放大器部13访问由该地址信息指定的存储器单元MC。由此，能够使用具有与访问对象的存储器单元MC的行地址对应的时间宽度的预脉冲的驱动电压来驱动该存储器单元MC，因此能够缩短向存储器单元MC传递的驱动电压的上升的延迟时间tdelay。其结果是，能够每次都缩短随机访问型存储器电路1中的访问对象的存储器单元MC的驱动时间，能够实现访问速度的高速化。
在此，驱动电压控制部23根据由地址信息指定的存储器单元MC和字线WL的连接位置与端子TL之间的距离的大小，增减预脉冲的时间宽度的。在该情况下，通过根据存储器单元MC在字线WL上的连接位置与被施加驱动电压的端子TL之间的距离而增减预脉冲的时间宽度幅，能够容易地缩短向存储器单元MC传递的驱动电压的上升的延迟时间tdelay。其结果是，能够容易地实现访问速度的高速化。
另外，读出放大器部13根据由地址信息指定的存储器单元MC和字线WL的连接位置与端子TL之间的距离的大小，增减从请求访问起到数据访问为止的等待时间。这样，根据存储器单元MC在字线WL上的连接位置和被施加驱动电压的端子TL之间的距离，来增减到对存储器单元MC的数据访问为止的等待时间，能够将对存储器单元MC的访问的速度最优化至与驱动电压的上升的延迟时间tdelay对应的速度。其结果是，能够可靠地实现访问速度的高速化。
另外，驱动电压控制部23以设定为与字线WL中的寄生电阻以及寄生电容的大小对应的预脉冲的时间宽度的方式进行控制。在该情况下，能够与字线WL的电特性对应地缩短向存储器单元MC传递的驱动电压的上升的延迟时间tdelay。其结果是，实现了与不同的电特性的存储器电路1对应的访问速度的高速化。
另外，读出放大器部13将数据访问的等待时间设定为与字线WL中的寄生电阻以及寄生电容的大小对应的时间。在该情况下，能够将向存储器单元MC的数据访问的速度最优化至与字线WL的电特性对应的速度。其结果是，实现了与不同的电特性的存储器电路1对应的访问速度的高速化。
或者，存储器设备100通过具有包括存储器电路1和存储器控制器3的结构，使向存储器电路1内的存储器单元MC的访问高速化。在该存储器设备100中，存储器控制器3根据由地址信息指定的存储器单元MC的位置来增减从发送命令起到读出数据为止的等待时间。根据这样的结构，使存储器控制器3的从存储器电路1的数据的读出高速化。
本发明不限于上述的实施方式。上述实施方式的结构能够各种变更。
上述实施例并不限定于在存储器单元MC中存储2值(1比特)的数据，也可以以存储多值(2比特以上)的数据的方式进行动作。
另外，上述实施例以及变形例并不限定于使用电压呈阶梯状上升的驱动电压作为驱动电压，也可以构成为施加电压呈阶梯状地下降的驱动电压作为驱动电压。在该情况下，驱动电压控制部23生成在以与阶梯状的电压信号的下降对应的定时设定有预脉冲的驱动电压。
另外，在上述实施例中，与访问目的地的存储器单元MC的位置对应地可变地设定驱动电压的预脉冲的时间宽度，但也可以与该位置对应地可变地设定预脉冲的峰值。进而，也可以与存储器单元MC的位置对应地可变地设定预脉冲的时间宽度和预脉冲的峰值双方。
另外，在上述实施例中，在从存储器单元MC读出数据时控制驱动电压的波形，但也可以同样地在向存储器单元MC写入数据时控制驱动电压的波形。
需要说明的是，构成上述实施方式的存储器设备100的存储器控制器3在对向存储器单元MC写入数据进行控制时，优选以将想尽可能快速读出的重要数据写入到与字线WL上的与端子TL的距离小的连接点对应的地址的方式进行动作。
另外，上述实施方式并不限定于在存储器单元MC中存储2值(1比特)的数据，也可以以存储多值(2比特以上)的数据的方式动作。另外，上述实施例并不限定于使用电压呈阶梯状上升的驱动电压作为驱动电压，也可以构成为施加电压呈阶梯状下降的驱动电压作为驱动电压。
在图8中，在(a)部分示出了存储有1比特的数据的情况下的驱动电压的波形，在(b)部分示出了存储有2比特的数据的情况的驱动电压的波形，在(c)部分示出了呈阶梯状下降的驱动电压的波形。这样，在读出1比特的数据的情况下，使用对上升至电压值E的电压信号设定有预脉冲的波形，在读出2比特的数据的情况下，使用依次以多级阶梯状地上升至多个电压值E1、E2、E3(E1＜E2＜E3)，在与各自的上升定时同步(对应)的多个定时设定有预脉冲的驱动电压。另外，在读出2比特的数据的情况下，也可以使用最初阶梯状地上升至电压值E3，之后依次以多级阶梯状地下降至电压值E2、E1的驱动电压(E1＜E2＜E3)。此时，与最初上升至电压E3的定时同步地设定相对于上升宽度在正电压方向上高的峰值的预脉冲(过驱动)，然后下降到电压E2、E1的各个定时同步地设定相对于下降幅度在负方向上高的峰值的预脉冲(欠驱动)。在这样的情况下，也基于地址信息来控制各个预脉冲的时间宽度的变更。
在此，在上述实施方式中，还优选控制部根据由地址信息指定的存储器单元和布线部的连接位置与端子之间的距离的大小，增减预脉冲的时间宽度或者峰值。在该情况下，通过根据存储器单元在布线部中的连接位置与被施加驱动电压的端子之间的距离，来增减预脉冲的时间宽度或者峰值，能够容易地缩短传递到存储器单元的驱动电压的上升的延迟时间。其结果是，能够容易地实现访问速度的高速化。需要说明的是，这里所说的“距离”是指沿着布线部延伸的路径的距离。
另外，还优选访问部的访问是从存储器单元读出数据。在该情况下，能够从随机访问型存储器电路高速地输出数据。
另外，还优选访问部根据由地址信息指定的存储器单元和布线部的连接位置与端子之间的距离的大小，来增减从请求访问起到访问为止的等待时间。这样，通过根据存储器单元在布线部中的连接位置和被施加驱动电压的端子之间的距离，来增减到对存储器单元进行访问为止的等待时间，从而能够将向存储器单元的访问的速度最优化到与驱动电压的上升的延迟时间对应的速度。其结果是，可靠地实现访问速度的高速化。
另外，也优选控制部以设定为与布线部中的寄生电阻以及寄生电容的大小对应的预脉冲的时间宽度或峰值的方式进行控制。在该情况下，能够与布线部的电特性对应地缩短向存储器单元传递的驱动电压的上升的延迟时间。其结果是，实现了与不同的电特性的存储器电路对应的访问速度的高速化。
另外，还优选访问部将等待时间设定为与布线部中的寄生电阻以及寄生电容的大小对应的时间。在该情况下，能够将向存储器单元的访问的速度最优化到与布线部的电特性对应的速度。其结果是，实现了与不同的电特性的存储器电路对应的访问速度的高速化。
或者，本发明的其他方案的存储器***包括：上述的随机访问型存储器电路；以及控制电路，经由总线与随机访问型存储器电路连接并向随机访问型存储器电路发送地址信息和请求访问的命令。根据该结构的存储器***，在控制电路中，使向与地址信息以及命令相应的随机访问型存储器电路内的存储器单元的访问高速化。
在此，还优选控制电路发送请求从由地址信息指定的存储器单元读出数据的命令，响应命令的发送来读出从随机访问型存储器电路输出的数据，根据由地址信息指定的存储器单元的位置来增减从发送命令起到读出数据为止的等待时间。根据该结构，在控制电路中，在读出从随机访问型存储器电路内的存储器单元向总线输出的数据时，根据该存储器单元的位置增减从总线读出数据的等待时间。由此，使控制电路从随机访问型存储器电路读出数据高速化。
工业实用性
本公开的一个方面的用途在于用于随机访问型存储器电路以及存储器***，能够实现访问速度的高速化。
附图标记说明
1：随机访问型存储器电路；3：存储器控制器(控制电路)；11：存储器阵列部；13：读出放大器部(访问部)；23：驱动电压控制部(电压施加部、控制部)；100：存储器设备(存储器***)；MC：存储器单元；WL：字线(布线部)；Tpre：期间(时间宽度)；TL：端子；BUS：***总线。

Claims (8)

1.一种随机访问型存储器电路，其中，
具有：
存储器阵列部，包括：多个存储器单元；以及布线部，将多个所述存储器单元相互连接，用于施加驱动所述存储器单元的驱动电压；
电压施加部，生成在与以阶梯状地变化规定电压值的电压信号的上升或者下降对应的定时设定有预脉冲的驱动电压，并将所述驱动电压施加到所述布线部的端子；
控制部，基于从外部接收到的指定访问目的地的存储器单元的地址信息，以可变地设定所述驱动电压中的所述预脉冲的时间宽度或者峰值的方式，控制所述电压施加部；以及
访问部，对由所述地址信息指定的存储器单元进行访问。
2.如权利要求1所述的随机访问型存储器电路，其中，
所述控制部以根据由所述地址信息指定的所述存储器单元和所述布线部的连接位置与所述端子之间的距离的大小，增减所述预脉冲的时间宽度或者峰值的方式进行控制。
3.如权利要求1或2所述的随机访问型存储器电路，其中，
所述访问部的访问是从所述存储器单元读出数据。
4.如权利要求1～3中任一项所述的随机访问型存储器电路，其中，
所述访问部根据由所述地址信息指定的所述存储器单元和所述布线部的连接位置与所述端子之间的距离的大小，来增减从请求访问起到访问为止的等待时间。
5.如权利要求1～4中任一项所述的随机访问型存储器电路，其中，
所述控制部以设定为与所述布线部中的寄生电阻以及寄生电容的大小对应的所述预脉冲的所述时间宽度或所述峰值的方式进行控制。
6.如权利要求4所述的随机访问型存储器电路，其中，
所述访问部将所述等待时间设定为与所述布线部中的寄生电阻以及寄生电容的大小对应的时间。
7.一种存储器***，其中，
包括：
权利要求1～6中任一项所述的随机访问型存储器电路；以及
控制电路，经由总线与所述随机访问型存储器电路连接，并且对所述随机访问型存储器电路发送所述地址信息和请求访问的命令。
8.如权利要求7所述的存储器***，其中，
所述控制电路发送请求从由所述地址信息指定的所述存储器单元读出数据的所述命令，并响应所述命令的发送，读出从所述随机访问型存储器电路输出的所述数据，
根据由所述地址信息指定的所述存储器单元的位置来增减从发送所述命令起到读出所述数据为止的等待时间。
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