CN104916326A - 存储装置和使用定时器设置的相关方法 - Google Patents

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Abstract

提供一种使用定时器设置的存储装置和相关方法。所述存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的存储器控制器。当在断电状态之后通电时，所述存储装置搜索用于至少一个页中的至少一个存储器单元的读取电压，使用电压-时间查找表计算与搜索到的读取电压相应的关断时间，并使用与在断电之前被编程的页相应的时间戳和关断时间来设置存储装置的定时器。

Description

存储装置和使用定时器设置的相关方法
本申请要求于2014年3月14日提交的第10-2014-0030272号韩国专利申请的优先权，该专利申请的主题通过引用合并于此。
技术领域
本发明构思总体上涉及一种存储装置，更具体地讲，涉及使用定时器设置的存储装置和方法。
背景技术
半导体存储器装置可根据当断电时它们是否保留存储的数据，而被大致划分成两个类别。这些类别包括当断电时丢失存储的数据的易失性存储器装置和当断电时保留存储的数据的非易失性存储器装置。易失性存储器装置的示例包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，非易失性存储器装置的示例包括只读存储器(ROM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)和闪存。
由于诸如相对高的存储密度、高效性能、每比特低成本和承受物理冲击的能力的吸引人的特征，闪存是非易失性存储器的特别普及的形式。当前，闪存和其他形式的非易失性存储器用于在诸如计算机、航空电子、电信和消费者电子行业(仅列举一些)的广泛种类的应用中存储用户数据、程序和微代码。
发明内容
在本发明构思的一个实施例中，提供一种用于操作存储装置的方法，所述存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的存储器控制器。所述方法包括：当在断电状态之后通电时，搜索用于至少一个页中的至少一个存储器单元的读取电压；使用电压-时间查找表计算与搜索到的读取电压相应的关断时间；使用与在断电之前被编程的页相应的时间戳和关断时间来设置存储装置的定时器。
在本发明构思的另一实施例中，提供一种存储装置和存储器控制器。所述存储装置包括至少一个非易失性存储器装置，所述至少一个非易失性存储器装置包括多个存储器块，每个存储器块包括连接到位线的沿与基板垂直的方向布置的多个串，每个串包括至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管，其中，所述至少一个非易失性存储器装置在编程操作中存储注册了全局时间的时间戳，并使用时间戳在读取操作中设置期望的读取电压。存储器控制器被配置为控制所述至少一个非易失性存储器装置，并包括用于产生全局时间的定时器。定时器使用与在断电状态之前被编程的页相应的时间戳和与在断电状态后通电之前的读取电压的变化相应的关断时间来产生全局时间。读取电压的变化和关断时间之间的关系被存储在电压-时间查找表中。
在本发明构思的另一实施例中，提供一种用于对存储装置编程的方法，所述存储装置包括至少一个非易失性存储器装置和控制所述至少一个非易失性存储器装置的存储器控制器。所述方法包括：接收编程请求；确定是否设置定时器；当确定的结果为设置定时器时，使用电压-时间查找表和设置定时器所需的读取电压来设置定时器。所述方法还包括：在将从定时器产生的全局时间更新为时间戳的同时，根据编程请求执行编程操作。全局时间包括与在断电后通电之前的读取电压的变化相应的关断时间。
在本发明构思的另一实施例中，提供一种用于读取存储装置的方法，所述存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的存储器控制器。所述方法包括：接收读取请求；使用被请求读取的页的时间戳和全局时间设置至少一个读取电压；根据设置的读取电压对被请求读取的页执行读取操作。全局时间包括与在断电状态后通电之前的读取电压的变化相应的关断时间。
在本发明构思的另一实施例中，一种非易失性存储器装置包括存储器单元阵列、地址解码器、输入/输出电路和控制逻辑。存储器单元阵列包括多个存储器块，每个存储器块包括连接到位线的沿与基板垂直的方向布置的多个串，每个串包括至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管。地址解码器被配置为根据地址选择所述多个存储器块之一。输入/输出电路被配置为在编程操作中将编程数据存储在选择的存储器块的页中，并在读取操作中从选择的存储器块的该页读取数据。控制逻辑被配置为在编程操作或读取操作中控制地址解码器和输入/输出电路。注册有全局时间的时间戳在编程操作中被存储。全局时间包括与在断电状态后通电之前的读取电压的变化相应的关断时间。在读取操作中使用时间戳设置至少一个读取电压。
本发明构思的这些和其他实施例能够通过与根据全局时间确定的时间戳相关地执行特定操作来潜在地提高非易失性存储器装置的可靠性。
附图说明
附图示出本发明构思的选择的实施例。在附图中，相同的参考标号指示相同的特征。
图1是示出根据本发明构思的实施例的存储装置的示图。
图2是示出根据本发明构思的实施例的全局时间的示图。
图3是示出根据本发明构思的实施例的非易失性存储器装置的框图。
图4是图3中示出的存储器块BLK的立体图。
图5是示出根据本发明构思的实施例的存储器块的立体图。
图6是示出根据本发明构思的实施例的图5中示出的存储器块的等效电路的电路图。
图7是示出根据本发明构思的实施例的时间戳存储方法的示图。
图8是示出根据本发明构思的另一实施例的时间戳存储方法的示图。
图9是示出根据本发明构思的另一实施例的时间戳存储方法的示图。
图10是示出根据本发明构思的实施例的设置存储装置的定时器的方法的流程图。
图11是示出根据本发明构思的实施例的存储装置的编程方法的流程图。
图12是示出根据本发明构思的另一实施例的存储装置的编程方法的流程图。
图13是示出根据本发明构思的实施例的存储装置的读取方法的流程图。
图14是示出根据本发明构思的另一实施例的存储装置的框图。
图15是示出根据本发明构思的另一实施例的存储装置的框图。
图16是示出根据本发明构思的实施例的主机***的框图。
图17是示出根据本发明构思的实施例的固态驱动器的框图。
图18是示出根据本发明构思的实施例的eMMC的框图。
图19是示出根据本发明构思的实施例的UFS***的框图。
图20是示出根据本发明构思的实施例的移动装置的框图。
具体实施方式
以下参照附图描述本发明构思的实施例。这些实施例被呈现为教导示例，并且不应被解释为限制本发明构思的范围。
在下面的描述中，术语“第一”、“第二”、“第三”等可用于描述各种特征，但是描述的特征不应受这些术语限制。相反，这些术语仅用于将一个特征与另一特征区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的特征可被命名为第二特征。
为了易于描述，在此可使用诸如“在…之下”、“在…下面”、“下面”、“在…上面”、“上面”等的空间相对术语，以描述如附图中示出的一个特征与其它特征的关系。空间相对术语意在包含除了附图中描绘的方位以外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在其它特征下面”或“在其它特征之下”的特征将被导向为“在所述其它特征上面”。因此，术语“在…下面”和“在…下方”可包含上面和下面两个方位。装置可位于其它方位(旋转90度或处于其它方位)，并且在此使用的空间相对描述符被相应地解释。此外，当特征被称为在两个特征“之间”时，该特征可以是该两个特征之间仅有的特征，或还可以存在一个或多个中间特征。
在此使用的术语仅用于描述实施例的目的，而不意在限制本发明构思。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意在包括复数形式。当在本说明书中使用时，诸如“包括”和/或“包含”的术语指定所叙述的特征的存在，但不排除一个或多个其它特征的存在或添加。如这里所使用的，术语“和/或”包括关联列出项中的一个或多个的任何和所有组合。在特征被称为“在”另一特征“上”、“连接到”另一特征、“结合到”另一特征或者与另一特征“相邻”的情况下，该特征可直接在该另一特征上、直接连接到该另一特征、直接结合到该另一特征或者与该另一特征直接相邻，或者可存在中间特征。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本领域的普通技术人员通常理解的意义相同的意义。诸如在通用字典中定义的术语应被解释为具有与在现有技术的背景和/或本说明书中的意义一致的意义，而不应被解释为理想化或过于形式化的意义，除非这里明确地如此限定。
图1是示出根据本发明构思的实施例的存储装置10的示图。
参照图1，存储装置10包括至少一个非易失性存储器装置100和控制该至少一个非易失性存储器装置100的存储器控制器200。
非易失性存储器装置100可包括例如NAND闪存装置、NOR闪存装置、电阻随机存取存储器(RRAM)装置、相变存储器(PRAM)装置、磁阻随机存取存储器(MRAM)装置、铁电随机存取存储器(FRAM)装置或自旋转移力矩随机存取存储器(STT-RAM)装置。非易失性存储器装置100可被实现为具有三维阵列结构。
在本发明构思的实施例中，提供了三维(3D)存储器阵列。3D存储器阵列一体地形成在存储器单元的阵列的一个或更多个物理等级(physicallevel)中，其中，存储器单元具有布置在硅基底之上的有源区域和与这些存储器单元的操作相关联的电路，而这些相关联电路在这些基地之上或之内。属于“一体”表示，阵列的每个等级的层直接沉积在阵列的每个潜在等级的层上。
在本发明构思的实施例中，3D存储器阵列包括垂直NAND串，所述垂直NAND串被垂直地定位使得至少一个存储器单元位于另一存储器单元之上。至少一个存储单元可包括电荷撷取层。每个垂直NAND串可包括位于存储阵列之上的至少一个选择晶体管，而所述至少一个选择晶体管具有与存储阵列相同的结构且与存储器阵列一体地形成。
通过引用合并与此的以下专利文献描述了用于三维存储器阵列的合适结构，其中，三维存储器阵列被构造为通过在等级之间共享的字线和/或位线的多个等级，第7,678,133号、第8,533,466号、第8,654,567号和第8,599,235号美国专利以及第2011/0233648号美国公开专利。
本发明构思可应用于电荷撷取闪存(CTF)存储器装置以及闪存装置，其中，在CTF存储器装置中，电荷存储层由绝缘薄膜构成，在闪存装置中，电荷存储层由导电浮栅构成。下面，将非易失性存储器装置100称为垂直NAND闪存装置(VNAND)。
非易失性存储器装置100存储电压-时间查找表112和时间戳114。电压-时间查找表112存储与电压(例如，期望的读取电压Vr_desired)相关联的信息和与该电压相应的时间。通常，期望的读取电压Vr_desired可随时间流逝而变化。因此，电压-时间查找表112表现出这样的特性：随着期望的读取电压Vr_desired减小，与其相应的时间变长。然而，本发明构思不限于此。
在实施例中，电压-时间查找表112可被配置为存储不同页的信息。在其他实施例中，电压-时间查找表112可被配置为存储非易失性存储器装置100的不同温度条件的信息。在其他实施例中，电压-时间查找表112可被配置为存储与擦除次数、编程次数和读取次数中的至少一个相应的信息。可选地，电压-时间查找表112可被配置为存储与能够影响期望的读取电压Vr_desired的任何特征相应的信息。
时间戳114包括当执行对至少一个页的编程操作PGM时的当前时间。这里，当前时间是由定时器220产生和输出的时间。
存储器控制器200控制至少一个非易失性存储器装置100。存储器控制器200包括定时器220。这里，定时器220可通过软件/固件实现。
定时器220从外部装置接收时间相关信息，并使用接收的信息产生/输出当前时间。例如，定时器220可通过对***时钟进行计数来产生当前时间。可选地，定时器220可从外部装置接收时间信息，并对内部时钟进行计数以产生当前时间。这里，内部时钟可从存储装置10中的振荡器产生。
定时器220在断电时被重置。在上电时，定时器220重新设置当前时间。例如，在上电之后，定时器220使用电压-时间查找表112计算与期望的读取电压Vr_desired相应的时间，并且使用计算的时间建立当前时间。这里，新建立的时间被称为全局时间Tglobal或伪绝对时间(pseudo absolute time)。在下面的描述中，通过断电事件建立的定时器220的时间被称为全局时间Tglobal。
可使用对至少一个页的扫描读取操作来搜索期望的读取电压Vr_desired。例如，在根据预定间隔的对至少一个页的扫描读取操作中具有最小误差率的读取电压可被设置为期望的读取电压Vr_desired。这里，该至少一个页可以是被编程并且具有相关时间戳的页。
在其他实施例中，定时器220可响应于用户请求而可选择性地被激活或重置。因此，全局时间Tglobal可响应于用户请求而被重新建立。
在一些存储装置中，在编程操作中存储时间戳，而在读取操作中使用存储的时间和当前时间之差来搜索期望的读取电压。这可能存在如下问题，因为当前时间在断电后被重置，所以可能无法在读取操作中使用存储的时间。与之相反，存储装置10使用在通电时建立全局时间Tglobal的定时器220在读取操作中确定期望的读取电压，从而提高数据的可靠性。
图2是示出根据本发明构思的实施例的全局时间Tglobal的示图。
参照图2，全局时间Tglobal包括与在断电之前最后存储的时间戳相应的导通时间Ton和与断电间隔相应的关断时间Toff。也就是说，在被通电的情况下，全局时间Tglobal可以大于或等于导通时间Ton和关断时间Toff之和。
导通时间Ton可以是与在断电之前被编程的页相应的时间。导通时间Ton可注册在与最后编程的页相关联的时间戳中。
定时器220在存储装置10断电的情况下被重置。一旦存储装置10在预定时间之后被通电，定时器220就被设置到新的全局时间Tglobal。为此，使用期望的读取电压Vr_desired和电压-时间查找表112计算关断时间Toff。例如，当通电时，定时器220将计算的关断时间Toff和注册在时间戳中的导通时间Ton之和设置为初始值，并对时钟计数以产生全局时间Tglobal。
之后，可在编程操作、擦除操作或读取操作中使用(或注册)这样的全局时间Tglobal。全局时间Tglobal可通过计算和反映与在断电间隔期间的电压变化相应的关断时间Toff来更精确地产生时间。
图3是示出根据本发明构思的实施例的非易失性存储器装置100的框图。
参照图3，非易失性存储器装置100包括存储器单元阵列110、地址解码器120、输入/输出电路130和控制逻辑140。
存储器单元阵列110经由字线、至少一条串选择线SSL和至少一条接地选择线GSL连接到地址解码器120。存储器单元阵列110经由位线连接到输入/输出电路130。存储器单元阵列110包括多个存储器块BLK1至BLKz(z>1)。
存储器块BLK1至BLKz均包括沿第一方向和不同于第一方向的第二方向并沿第三方向(即，与形成在第一方向和第二方向上的平面垂直的方向)三维地布置在基板上的多个串。每个串包括沿与基板垂直的方向串联连接的至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管。每个存储器单元存储一个或多个比特。可在至少一个串选择晶体管和多个存储器单元之间设置至少一个虚设单元(dummy cell)。作为另一示例，可在多个存储器单元和至少一个接地选择晶体管之间设置至少一个虚设单元。
存储器单元阵列110存储如参照图1描述的电压-时间查找表112和时间戳114。电压-时间查找表112可存储在用于管理数据的元区域(meta area)(未示出)中。这里，元区域可以是存储用于管理非易失性存储器装置100的管理信息的区域。时间戳114也可存储在元区域中，或者存储在存储器块BLK1至BLKz中。
地址解码器120响应于地址而选择存储器块BLK1至BLKz之一。地址解码器120通过字线、至少一条串选择线SSL和至少一条接地选择线GSL连接到存储器单元阵列110。地址解码器120使用解码的行地址，来选择字线、至少一条串选择线SSL和至少一条接地选择线GSL。地址解码器120对输入地址的列地址进行解码。这里，解码的列地址可被传送到输入/输出电路130。地址解码器120可包括(但不限于)行解码器、列解码器、地址缓冲器等。
输入/输出电路130通过相应的位线连接到存储器单元阵列110。输入/输出电路130从地址解码器120接收解码的列地址，并使用解码的列地址选择相应的位线。
输入/输出电路130从外部装置(例如，图1中的存储器控制器200)接收数据，并将接收到的数据存储在存储器单元阵列110中。输入/输出电路130从存储器单元阵列110读取数据，并将读取的数据输出到外部装置。同时，输入/输出电路130从存储器单元阵列110的第一区域读取数据，并将读取的数据存储在存储器单元阵列110的第二区域中。例如，输入/输出电路130可执行复制回操作(copy-back operation)。
控制逻辑140控制VNAND 100的各种操作，诸如编程操作、读取操作和擦除操作。控制逻辑140响应于从外部装置提供的控制信号或命令进行操作。
非易失性存储器装置100在编程操作中存储注册有反映关断时间的全局时间Tglobal的时间戳114，在读取操作中使用电压-时间查找表112和时间戳114建立期望的读取电压，并使用这样设置的期望的读取电压执行读取操作。
图4是图3中示出的存储器块BLK的立体图。
参照图4，四个子块形成在基板上。通过以板形状在基板上堆叠并切割至少一条接地选择线GSL、多条字线和至少一条串选择线SSL来形成每个子块。这里，至少一条串选择线SSL通过串选择线切口而隔开。
在接地选择线GSL和字线之间形成至少一条板形状的虚设线(dummyline)。可选地，可在字线和串选择线SSL之间形成至少一条板形状的虚设线。
虽然图4中未示出，但是子块之间的每个字线切口可包括公共源线CSL。字线切口中的公共源线CSL通常互相连接。可通过使连接到位线的柱(pillar)穿透至少一条串选择线SSL、字线和至少一条接地选择线GSL，来形成串。
虽然图4示出彼此相邻的字线切口之间的结构为子块的配置，但是本发明构思不限于该配置。例如，在一个替代形式中，字线切口和串选择线切口之间的结构可被定义为子块。存储器块BLK可被实现为具有两条字线被合并为一条的合并字线结构。
图5是示出根据本发明构思的实施例的存储器块的立体图。
参照图5，存储器块BLK1布置在与基板SUB垂直的方向上，n+掺杂区域形成在基板SUB中。
栅电极层和绝缘层依次沉积在基板SUB上。信息存储层形成在栅电极层和绝缘层之间。在栅电极层和绝缘层沿垂直方向图案化的地方，形成V形柱。该柱通过栅电极层和绝缘层连接到基板SUB。柱的外部可由沟道半导体形成为垂直有源图案，柱的内部可由诸如氧化硅的绝缘材料形成为填充介电(filingdielectric pattern)图案。
存储器块BLK1的栅电极层连接到接地选择线GSL、多条字线WL1至WL8和串选择线SSL。存储器块BLK1的柱连接到多条位线BL1至BL3。虽然图5示出一个存储器块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8和三条位线BL1至BL3，但是本发明构思不限于此。
图6是示出根据本发明构思的实施例的图5中示出的存储器块BLK1的等效电路的电路图。
参照图6，单元串CS11至CS33可连接在位线BL1至BL3与公共源线CSL之间。每个单元串(例如，CS11)包括串选择晶体管SST、多个存储器单元MC1至MC8和接地选择晶体管GST。
串选择晶体管SST连接到串选择线SSL。串选择线SSL被划分成第一串选择线SSL1至第三串选择线SSL3。虽然图6示出与位线相应的三条串选择线SSL1至SSL3，但是本发明构思不限于此。通常，存储器块BLK1可被实现为包括与位线相应的至少两条串选择线。
在每个串中，存储器单元MC1至MC8连接到相应的字线WL1至WL8。连接到字线并被同时编程的一组存储器单元可被称为页。存储器块BLK1由多个页形成。此外，字线与多个页连接。参照图6，距公共源线CSL具有相同高度的字线(例如，WL4)共同连接到三个页。
同时，每个存储器单元可存储1比特数据或两个或更多个比特的数据。存储1比特数据的存储器单元可被称为单级单元(SLC)或单比特单元。存储两个或更多个比特的数据的存储器单元可被称为多级单元(MLC)或多比特单元。在2比特MLC中，可在物理页存储两页的数据。因此，可在连接到字线WL4的存储器单元存储六页的数据。
可使用CTF存储器单元实现非易失性存储器装置。在此情况下，可产生被编程的CTF捕获的电荷重新分布并且通过时间的流逝而泄露的这种初始验证转移(IVS)现象。可执行重新编程来克服这样的分布劣化。
图7是示出根据本发明构思的实施例的时间戳存储方法的示图。
参照图7，可按每页存储时间戳。为便于描述，图7示出对第六页的编程操作结束并随后断电的示例。定时器220的当前时间可在对第六页的编程操作中被存储为时间戳TS6。与第六页相关联的时间戳TS6可存储在第六页的空间区域中，或者存储在不包括第六页的另一存储器块中。
定时器220在存储装置10断电时被重置。在关断时间Toff(也就是，断电的时间)之后通电的情况下，定时器220被再次激活以产生当前时间。这样产生的当前时间是全局时间Tglobal。这里，作为初始时间，全局时间Tglobal可被设置为与第六页相应的时间戳TS6和关断时间Toff之和。如参照图2所述计算关断时间Toff。重新设置的全局时间Tglobal可在对第七页的编程操作中被存储为时间戳。
虽然图7示出按每页存储时间戳的示例，但是本发明构思不限于此。可选地，例如，可基于由连续页形成的区域存储时间戳。
图8是示出根据本发明构思的另一实施例的时间戳存储方法的示图。
参照图8，可按区域存储时间戳。为了方便，图8示出由三个页形成区域的示例。然而，本发明构思不限于此。本发明构思的区域可被配置为包括相同数量或不同数量的页。在每个区域中，页可以是连续的。此外，本发明构思的页可以是物理页或逻辑页。
假设执行了对第二区域的编程操作并且随后断电。在这种情况下，定时器220的全局时间Tglobal可在对第三区域的页Page 7至Page 9中的至少一个的编程操作中被存储为时间戳。这里，作为初始时间，全局时间Tglobal可被设置为与第二区域相应的时间戳TS2和关断时间Toff之和。
此外，如参照图2所述，可基于电压-时间查找表112和期望的读取电压Vr_desired确定关断时间Toff。这里，区域的电压-时间查找表112可以彼此不同。
虽然图8示出按区域存储时间戳的示例，但是本发明构思不限于此。例如，可按存储器块存储时间戳。
图9是示出根据本发明构思的另一实施例的时间戳存储方法的示图。
参照图9，按存储器块存储时间戳。在图9中，假设第一时间戳TS1在对第一存储器块BLK1的至少一个页的编程操作中被存储在预定区域中。在断电后，如果存储装置10被通电，则全局时间Tglobal在对第二存储器块BLK2的任何一页的编程操作中被存储为时间戳。这里，作为初始时间，全局时间Tglobal可被设置为与第一存储器块相应的第一时间戳TS1和关断时间Toff之和。
根据以上描述，存储装置10将考虑与断电间隔相应的关断时间Toff的全局时间Tglobal存储为时间戳。
图10是示出根据本发明构思的实施例的设置存储装置10的定时器220的方法的流程图。将参照图1至图10描述图10的方法。
参照图1至图10，存储装置10可在断电模式或睡眠模式下被通电。定时器220检测通电状态并根据检测的结果被激活。可选地，定时器220可通过外部请求(例如，主机请求)被激活。此时，从外部装置接收与当前时间相关联的信息(例如，时钟)(S110)。
存储装置10的存储器控制器200搜索期望的读取电压Vr_desired以计算与断电间隔相应的关断时间Toff(S120)。这里，期望的读取电压Vr_desired可以是连接到至少一个页的至少一个存储器单元上的读取电压。例如，可通过对在断电之前被最后编程的页执行扫描读取操作来确定期望的读取电压Vr_desired。然而，本发明构思不限于此。例如，可从对在断电之前已被编程的多个页的扫描读取操作来确定期望的读取电压Vr_desired。
在步骤S130，如果搜索到期望的读取电压Vr_desired，则使用电压-时间查找表112计算关断时间Toff。此时，定时器220使用与最近编程的页相应的时间戳和关断时间Toff来确定全局时间Tglobal(S140)。在存储装置10被通电的情况下，存储装置10的存储器控制器200读取存储在非易失性存储器装置100中的时间戳。
以上描述的时间设置方法使用电压-时间查找表112计算关断时间Toff，并将计算的关断时间Toff反映到全局时间Tglobal。
图11是示出根据本发明构思的实施例的对存储装置进行编程的方法的流程图。将参照图1至图11描述图11的方法。
参照图11，在步骤S210，从外部装置接收编程请求。在步骤S220，存储装置10的存储器控制器200确定是否设置定时器220。可根据在输入的编程请求或用户的请求中存储的信息来执行对是否设置定时器220的确定。在其他实施例中，可基于硬件/软件/固件状况确定是否设置定时器220。
作为确定需要设置定时器220的结果，在步骤S230，设置定时器220以使用期望的读取电压Vr_desired和电压-时间查找表112产生全局时间Tglobal。这里，可按照与参照图10描述的方式相同的方式设置定时器220。
相反，作为确定不需要设置定时器220的结果，在步骤S240，使用从设置的定时器220产生的全局时间Tglobal更新时间戳，并执行与编程请求相应的编程操作。
在利用全局时间Tglobal更新时间戳的同时，执行根据本发明构思的实施例的编程操作。同时，根据本发明构思的实施例的编程操作在对页进行编程操作的同时在页中存储时间戳。
图12是示出根据本发明构思的另一实施例的存储装置10的编程方法的流程图。现在将参照图1至图10和图12描述存储装置10的编程方法。
参照图12，在步骤S310，从外部装置接收编程请求。在步骤S320，存储装置10的存储器控制器200确定是否设置定时器220。作为确定需要设置定时器220的结果，在步骤S330，设置定时器220以使用期望的读取电压Vr_desired和电压-时间查找表112产生全局时间Tglobal。这里，可按照与参照图10描述的方式相同的方式设置定时器220。相反，作为确定不需要设置定时器220的结果，方法进行到步骤S340，在步骤S340，执行编程操作，在编程操作中，与编程请求相应的编程数据和具有从设置的定时器220产生的全局时间Tglobal的时间戳在页中被同时编程。此时，时间戳被存储在预定(例如，备用)区域中。
根据本发明构思的实施例的编程方法可同时在页中存储具有全局时间Tglobal的时间戳和页数据。
参照图11和图12描述的方法包括确定是否设置定时器。然而，本发明构思不限于此。根据本发明构思的实施例的编程方法可在执行编程操作的同时存储定时器响应于编程请求而实时产生的当前时间(例如，全局时间Tglobal)。
图13是示出根据本发明构思的实施例的存储装置的读取方法的流程图。将参照图1至图13描述图13的方法。
参照图1至图13，存储装置10接收读取请求。使用从至少一个非易失性存储器装置100读取的时间戳和全局时间Tglobal计算待读取的页在编程操作之后经历的时间。这里，在时间戳注册的时间可以是参照图1至图12描述的全局时间Tglobal。因此，待读取的页经历的时间可以是通过从定时器220的当前时间减去在时间戳注册的时间而获得的时间。可基于页经历的时间来确定用于页读取操作的期望的读取电压Vr_desired。结果，使用时间戳确定至少一个读取电压(S420)。在步骤S430，使用期望的读取电压Vr_desired执行读取操作。
根据本发明构思的实施例的存储装置的读取方法使用包括全局时间Tglobal的时间戳确定期望的读取电压Vr_desired，并基于这样确定的期望的读取电压Vr_desired执行读取操作。
在图1中，示出电压-时间查找表112位于非易失性存储器装置100中。然而，本发明构思不限于此。电压-时间查找表112可被置于存储器控制器200之内。
图14是示出根据本发明构思的另一实施例的存储装置20的框图。
参照图14，存储装置20包括至少一个非易失性存储器装置100a和控制该至少一个非易失性存储器装置100a的存储器控制器200a。非易失性存储器装置100a与图1中示出的非易失性存储器装置100的不同之处在于，去除了电压-时间查找表。存储器控制器200a包含电压-时间查找表210和定时器220。在实施例中，电压-时间查找表210可存储在置于存储器控制器200a中的非易失性存储器装置中。定时器220在断电后输出全局时间Tglobal。
同时，在图1至图14中，可搜索期望的读取电压Vr_desired以计算关断时间Toff。然而，本发明构思不限于此。在一些实施例中，存储装置包括用于计算关断时间Toff的标记单元(flag cell)，并根据标记单元的阈值电压的变化来计算与断电间隔相应的关断时间Toff。
图15是示出根据本发明构思的另一实施例的存储装置30的框图。
参照图15，存储装置30包括至少一个非易失性存储器装置100b和控制该至少一个非易失性存储器装置100b的存储器控制器200b。与图1中示出的非易失性存储器装置100相比，非易失性存储器装置100b还包括至少一个标记单元116。这里，标记单元116的阈值电压随时间的流逝而变化，这用于预测关断时间。存储器控制器200b包括定时器220b，定时器220b使用与标记单元116的阈值电压的变化相关联的信息和电压-时间查找表112产生全局时间Tglobal。存储的时间戳114可以是定时器220b的全局时间Tglobal。
根据本发明构思的实施例的存储装置30具有用于计算关断时间的至少一个标记单元116，并使用与标记单元116的阈值电压的变化相应的时间产生全局时间Tglobal。
参照图1至图15描述的定时器使用与电压变化相关联的时间来计算与断电间隔相应的关断时间Toff。然而，本发明构思不限于此。例如，定时器可使用各种方法计算与断电间隔相应的关断时间Toff。例如，从存储装置的外部接收关于当前时间的信息，并使用输入的关于当前时间的信息和在时间戳注册的时间来计算关断时间Toff。
同时，根据本发明构思的实施例的定时器可基于从主机传送的关于当前时间的信息产生全局时间Tglobal，而不计算关断时间Toff。
图16是示出根据本发明构思的实施例的主机***40的框图。
参照图16，主机***40包括主机42和存储装置44。主机42向存储装置44提供当前时间信息。存储装置44包括定时器，定时器使用从主机42输入的当前时间信息产生全局时间Tglobal，并在编程操作中将全局时间Tglobal存储为时间戳。这里，根据存储装置44的请求从主机42输出当前时间信息。可选地，可从主机42提供当前时间信息以基于关于存储装置44的断电信息设置定时器。
图17是示出根据本发明构思的实施例的固态驱动器(SSD)1000的框图。
参照图17，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。非易失性存储器装置1100被实现为可选择性地被提供外部高电压VPPx。每个非易失性存储器装置1100被实现为如参照图1至图15所述将全局时间Tglobal存储为时间戳。
SSD控制器1200通过多个通道CH1至CHi(i>1)连接到非易失性存储器装置1100。SSD控制器1200包括一个或多个处理器1210、缓冲器存储器1220、ECC块1230、主机接口1250和非易失性存储器接口1260。
缓冲器存储器1220存储驱动SSD控制器1200所需的数据。缓冲器存储器1220通常包括多条存储器线，每条存储器线存储数据或命令。这里，存储器线可根据各种方法映射到高速缓存线。ECC块1230计算将在写入操作被编程的数据的纠错码值，并在读取操作中使用纠错码值纠正读取的数据的差错。
在数据恢复操作中，ECC块1230可纠正从非易失性存储器装置1100恢复的数据的差错。虽然图17中未示出，但是还可包括码存储器以存储驱动SSD控制器1200所需的码数据。码存储器可被实现为非易失性存储器装置。
主机接口1250提供与外部装置的接口。主机接口1250可以是NAND闪存接口。主机接口1250可被实现为各种接口或多个接口。非易失性存储器接口1260提供与非易失性存储器装置1100的接口。
SSD 1000存储使用全局时间Tglobal的时间戳，并使用时间戳根据期望的读取电平执行读取操作，从而提高数据的可靠性。本发明构思可应用于eMMC(例如，嵌入式多媒体卡、moviNAND、iNAND等)。
图18是示出根据本发明构思的实施例的eMMC的框图。
参照图18，eMMC 2000包括一个或多个NAND闪存装置2100和控制器2200。eMMC 2000利用图1、图14和图15中示出的存储装置10、20和30之一而被实现。NAND闪存装置2100是单数据率(SDR)NAND闪存装置或双数据率(DDR)NAND闪存装置。或者，NAND闪存装置2100是垂直NAND闪存装置(VNAND)，并根据全局时间Tglobal设置期望的读取电压。控制器2200经由多个通道连接到NAND闪存装置2100。控制器2200包括一个或多个控制器核2210、主机接口2250和NAND接口2260。控制器核2210可控制eMMC 2000的整体操作。主机接口2250被配置为执行控制器2200和主机之间的接口。NAND接口2260被配置为提供NAND闪存装置2100和控制器2200之间的接口。在示例实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在其他实施例中，eMMC 2000的主机接口2250可以是串行接口(例如，UHS-II、USF接口)。
eMMC 2000从主机接收电源电压Vcc和Vccq。这里，电源电压Vcc(例如，大约3.3V)可被提供给NAND闪存装置2100和NAND接口2260，电源电压Vccq(例如，大约1.8V/3.3V)可被提供给控制器2200。eMMC 2000可被选择性地提供外部高电压。
eMMC 2000使用利用关断时间的全局时间Tglobal作为时间戳，以提高数据的可靠性。
图19是示出根据本发明构思的实施例的UFS***3000的框图。
参照图19，UFS***3000包括UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400以及可移除UFS卡3500。UFS主机3100可以是移动装置的应用处理器。UFS主机3100、UFS装置3200和3300、嵌入式UFS装置3400以及可移除UFS卡3500中的每一个可通过UFS协议与外部装置通信。UFS装置3200和3300、嵌入式UFS装置3400以及可移除UFS卡3500中的至少一个可利用图1、图14或图15中示出的存储装置10、20和30之一而被实现。
同时，嵌入式UFS装置3400和可移除UFS卡3500可使用与UFS协议不同的协议执行通信。UFS主机3100和可移除UFS卡3500可通过各种卡协议(例如，UFD、MMC、SD(安全数字)、mini SD、Micro SD等)进行通信。
图20是示出根据本发明构思的实施例的移动装置4000的框图。
参照图20，移动装置4000包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和移动RAM 4500。
应用处理器4100控制移动装置4000的整体操作。通信模块4200被实现为执行与外部装置的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据或通过触摸面板接收数据。存储装置4400被实现为存储用户数据。存储装置4400可以是(但不限于)存储卡、eMMC、SSD或UFS装置。存储装置4400可利用如参照图1至图15描述的计算与断电时间相应的关断时间Toff，并将计算的关断时间Toff反映到时间戳的非易失性存储器装置而被实现。移动RAM 4500被配置为暂时存储移动装置4000的处理操作所需的数据。移动装置4000包括能够提高数据的可靠性的存储装置4000，从而增强***的性能。
如上所述的存储器***和/或存储装置可根据各种不同的封装技术中的任何一种而被封装。这样的封装技术的示例可包括层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、裸片格栅封装(die in waffle pack)、裸片级晶片形式(diein wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平包装(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型方形扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级加工的堆叠式封装(WSP)等。
前述内容是说明性的实施例，不应被解释为限制。虽然已经描述了一些实施例，但是本领域的技术人员将容易地理解，在不实质上脱离本发明构思的范围的情况下，可在实施例中进行许多修改。因此，所有这样的修改意在被包括在由权利要求限定的本发明构思的范围内。

Claims (25)

1.一种操作存储装置的方法，所述存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的存储器控制器，所述方法包括：
当在断电状态之后通电时，搜索用于至少一个页中的至少一个存储器单元的读取电压；
使用电压-时间查找表计算与搜索到的读取电压相应的关断时间；
使用与在断电之前被编程的页相应的时间戳和关断时间，来设置存储装置的定时器。
2.如权利要求1所述的方法，其中，所述至少一个非易失性存储器装置包括多个存储器块，每个存储器块包括多个串，每个串包括沿与基板垂直的方向布置在位线和公共源线之间的至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管。
3.如权利要求1所述的方法，其中，搜索读取电压的步骤包括：
对所述至少一个存储器单元执行扫描读取操作；
将在扫描读取操作中引起最少差错的电压确定为读取电压。
4.如权利要求1所述的方法，其中，所述至少一个页包括被最近编程的页。
5.如权利要求4所述的方法，其中，所述至少一个页包括与被最近编程的页邻近的至少一个页。
6.如权利要求1所述的方法，还包括：
从所述至少一个非易失性存储器装置读取电压-时间查找表；
从所述至少一个非易失性存储器装置读取时间戳。
7.如权利要求1所述的方法，其中，定时器在断电状态期间被重置，并通过在通电时对时钟进行计数来产生全局时间，其中，根据在时间戳注册的时间和关断时间之和确定全局时间的初始时间。
8.一种存储装置，包括：
至少一个非易失性存储器装置，包括多个存储器块，每个存储器块包括连接到位线的沿与基板垂直的方向布置的多个串，每个串包括至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管，其中，所述至少一个非易失性存储器装置在编程操作中存储注册全局时间的时间戳，并使用时间戳在读取操作中设置期望的读取电压；
存储器控制器，被配置为控制所述至少一个非易失性存储器装置，并包括用于产生全局时间的定时器，
其中，定时器使用与在断电状态之前被编程的页相应的时间戳和与在断电状态后通电之前的读取电压的变化相应的关断时间来产生全局时间，
其中，读取电压的变化和关断时间之间的关系被存储在电压-时间查找表中。
9.如权利要求8所述的存储装置，其中，电压-时间查找表被存储在所述至少一个非易失性存储器装置中。
10.如权利要求8所述的存储装置，其中，电压-时间查找表被存储在存储器控制器中。
11.如权利要求8所述的存储装置，其中，逐页地存储时间戳。
12.如权利要求11所述的存储装置，其中，电压-时间查找表逐页地存储信息。
13.如权利要求8所述的存储装置，其中，按区域存储时间戳，所述区域包括一个页或至少两个连续的页。
14.如权利要求8所述的存储装置，其中，按存储器块存储时间戳。
15.如权利要求8所述的存储装置，其中，当在断电状态之后通电时，存储器控制器使用对被最近编程的页的扫描读取操作或对与被最近编程的页邻近的至少一个页的扫描读取操作来建立读取电压，并使用电压-时间查找表计算与所述读取电压相应的关断时间。
16.一种存储装置的编程方法，所述存储装置包括至少一个非易失性存储器装置和控制所述至少一个非易失性存储器装置的存储器控制器，所述方法包括：
接收编程请求；
确定是否设置定时器；
当确定的结果为设置定时器时，使用电压-时间查找表和设置定时器所需的读取电压来设置定时器；
在利用从定时器产生的全局时间更新时间戳的同时，根据编程请求执行编程操作，
其中，全局时间包括与在断电后通电之前的读取电压的变化相应的关断时间。
17.如权利要求16所述的编程方法，其中，基于断电相关信息执行对是否设置定时器的确定。
18.如权利要求16所述的编程方法，其中，设置定时器的步骤包括：搜索读取电压。
19.如权利要求16所述的编程方法，还包括：当确定的结果为不设置定时器时，使用从定时器产生的时间作为时间戳。
20.如权利要求16所述的编程方法，其中，逐页地存储时间戳，并且其中，在页的编程操作中，时间戳被存储在页的预定区域中。
21.如权利要求16所述的编程方法，其中，所述至少一个非易失性存储器装置是垂直NAND闪存装置。
22.一种读取存储装置的方法，所述存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的存储器控制器，所述方法包括：
接收读取请求；
使用被请求读取的页的时间戳和全局时间设置至少一个读取电压；
根据设置的读取电压对被请求读取的页执行读取操作，
其中，全局时间包括与在断电状态后通电之前的读取电压的变化相应的关断时间。
23.如权利要求22所述的方法，还包括：从所述至少一个非易失性存储器装置读取时间戳。
24.如权利要求22所述的方法，其中，经由在断电状态之前被编程的页的扫描读取操作或与被最近编程的页邻近的至少一个页的扫描读取操作来测量读取电压的变化，使用电压-时间查找表计算与读取电压的变化相应的关断时间。
25.一种非易失性存储器装置，包括：
存储器单元阵列，包括多个存储器块，每个存储器块包括连接到位线的沿与基板垂直的方向布置的多个串，每个串包括至少一个串选择晶体管、多个存储器单元和至少一个接地选择晶体管；
地址解码器，被配置为根据地址选择所述多个存储器块之一；
输入/输出电路，被配置为在编程操作中将编程数据存储在选择的存储器块的页中，并在读取操作中从选择的存储器块的该页读取数据；
控制逻辑，被配置为在编程操作或读取操作中控制地址解码器和输入/输出电路，
其中，注册有全局时间的时间戳在编程操作中被存储，
其中，全局时间包括与在断电状态后通电之前的读取电压的变化相应的关断时间，
其中，在读取操作中使用时间戳设置至少一个读取电压。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910521A (zh) * 2015-12-18 2017-06-30 爱思开海力士有限公司 存储器***及其操作方法
CN106935273A (zh) * 2015-12-30 2017-07-07 北京京存技术有限公司 eMMC测试***及方法
CN107204204A (zh) * 2016-03-16 2017-09-26 光宝电子(广州)有限公司 固态储存装置的断电期间估计方法
CN107818810A (zh) * 2016-09-13 2018-03-20 瑞萨电子株式会社 存储装置和用于管理存储装置的方法
CN110299159A (zh) * 2018-03-23 2019-10-01 美光科技公司 存储器装置、存储器装置的操作方法及存储器***
WO2019205452A1 (zh) * 2018-04-27 2019-10-31 江苏华存电子科技有限公司 一种提升多颗闪存平行写入校能的管理方法
CN111508547A (zh) * 2019-01-31 2020-08-07 睿宽智能科技有限公司 保存期限预测方法及资料保存方法
TWI782302B (zh) * 2019-12-27 2022-11-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324433B2 (en) 2011-04-25 2016-04-26 Microsoft Technology Licensing, Llc Intelligent flash reprogramming
KR102190694B1 (ko) 2014-03-14 2020-12-14 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
KR102218722B1 (ko) 2014-06-09 2021-02-24 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US9431121B2 (en) * 2014-10-24 2016-08-30 Micron Technology, Inc. Read voltage adjustment
KR20190019675A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
KR20200129467A (ko) 2019-05-08 2020-11-18 삼성전자주식회사 스토리지 컨트롤러 및 이를 포함하는 스토리지 장치
US11017850B2 (en) * 2019-08-22 2021-05-25 Seagate Technology Llc Master set of read voltages for a non-volatile memory (NVM) to mitigate cross-temperature effects
KR20210065429A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 외장형 스토리지 장치 및 외장형 스토리지 장치의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246744A (zh) * 2007-02-13 2008-08-20 三星电子株式会社 具有监视存储器单元的非易失性存储器设备及其驱动方法
CN101783176A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储装置及其操作方法
US20120294104A1 (en) * 2011-05-17 2012-11-22 Samsung Electronics Co., Ltd. Nonvolatile memory systems using time-dependent read voltages and methods of operating the same
CN102982844A (zh) * 2007-06-28 2013-03-20 三星电子株式会社 包括多电平单元的非易失性存储器设备和***及方法
US8510636B2 (en) * 2011-04-01 2013-08-13 Intel Corporation Dynamic read channel calibration for non-volatile memory devices

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4133166B2 (ja) * 2002-09-25 2008-08-13 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
EP1928822B1 (en) * 2005-09-26 2013-02-27 Life Technologies Corporation Violet laser excitable dyes and their method of use
US7289348B2 (en) 2005-11-10 2007-10-30 Sandisk Corporation Reverse coupling effect with timing information
JP2008251138A (ja) * 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8621137B2 (en) 2007-12-27 2013-12-31 Sandisk Enterprise Ip Llc Metadata rebuild in a flash memory controller following a loss of power
KR101437102B1 (ko) 2008-01-08 2014-09-05 삼성전자주식회사 메모리 장치 및 멀티 비트 셀 특성 추정 방법
US7653779B1 (en) 2009-02-04 2010-01-26 Gene Fein Memory storage using a look-up table
JP5349256B2 (ja) * 2009-11-06 2013-11-20 株式会社東芝 メモリシステム
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) * 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8819503B2 (en) * 2010-07-02 2014-08-26 Stec, Inc. Apparatus and method for determining an operating condition of a memory cell based on cycle information
US8737136B2 (en) * 2010-07-09 2014-05-27 Stec, Inc. Apparatus and method for determining a read level of a memory cell based on cycle information
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8248856B2 (en) * 2010-10-20 2012-08-21 Seagate Technology Llc Predictive read channel configuration
KR101861545B1 (ko) * 2012-01-02 2018-05-29 삼성전자주식회사 저장 장치의 데이터 관리 방법
US20130185612A1 (en) * 2012-01-18 2013-07-18 Samsung Electronics Co., Ltd. Flash memory system and read method of flash memory system
KR20140066391A (ko) * 2012-11-23 2014-06-02 삼성전자주식회사 서든 파워 오프 감지 회로를 포함하는 불휘발성 메모리 장치 및 그것의 서든 파워 오프 감지 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246744A (zh) * 2007-02-13 2008-08-20 三星电子株式会社 具有监视存储器单元的非易失性存储器设备及其驱动方法
CN102982844A (zh) * 2007-06-28 2013-03-20 三星电子株式会社 包括多电平单元的非易失性存储器设备和***及方法
CN101783176A (zh) * 2009-01-21 2010-07-21 海力士半导体有限公司 非易失性存储装置及其操作方法
US8510636B2 (en) * 2011-04-01 2013-08-13 Intel Corporation Dynamic read channel calibration for non-volatile memory devices
US20120294104A1 (en) * 2011-05-17 2012-11-22 Samsung Electronics Co., Ltd. Nonvolatile memory systems using time-dependent read voltages and methods of operating the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106910521A (zh) * 2015-12-18 2017-06-30 爱思开海力士有限公司 存储器***及其操作方法
CN106910521B (zh) * 2015-12-18 2021-03-09 爱思开海力士有限公司 存储器***及其操作方法
CN106935273A (zh) * 2015-12-30 2017-07-07 北京京存技术有限公司 eMMC测试***及方法
CN107204204A (zh) * 2016-03-16 2017-09-26 光宝电子(广州)有限公司 固态储存装置的断电期间估计方法
CN107204204B (zh) * 2016-03-16 2020-01-31 建兴储存科技(广州)有限公司 固态储存装置的断电期间估计方法
CN107818810A (zh) * 2016-09-13 2018-03-20 瑞萨电子株式会社 存储装置和用于管理存储装置的方法
CN107818810B (zh) * 2016-09-13 2023-10-31 瑞萨电子株式会社 存储装置和用于管理存储装置的方法
CN110299159A (zh) * 2018-03-23 2019-10-01 美光科技公司 存储器装置、存储器装置的操作方法及存储器***
WO2019205452A1 (zh) * 2018-04-27 2019-10-31 江苏华存电子科技有限公司 一种提升多颗闪存平行写入校能的管理方法
CN111508547A (zh) * 2019-01-31 2020-08-07 睿宽智能科技有限公司 保存期限预测方法及资料保存方法
TWI782302B (zh) * 2019-12-27 2022-11-01 日商鎧俠股份有限公司 半導體記憶裝置

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