KR102248267B1 - 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들 - Google Patents

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들 Download PDF

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Abstract

본 발명에 따른 비트라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판과 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 포함하는 비휘발성 메모리 장치의 동작 방법은: 플로팅된 워드라인들을 설정하는 단계; 상기 설정된 워드라인들로 동작에 필요한 적어도 하나의 워드라인 전압을 인가하는 단계; 및 상기 워드라인들을 리커버리 전압에서 플로팅시키는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE HAVING THE SAME, AND OPERATION AND READ METHODS THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치, 및 그것의 동작 및 읽기 방법들에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 읽기 디스터번스를 줄이는 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들을 제공하는 데 있다.
본 발명의 실시 예에 따른 비트라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판과 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 포함하는 비휘발성 메모리 장치의 동작 방법은: 플로팅된 워드라인들을 설정하는 단계; 상기 설정된 워드라인들로 동작에 필요한 적어도 하나의 워드라인 전압을 인가하는 단계; 및 상기 워드라인들을 리커버리 전압에서 플로팅시키는 단계를 포함한다.
실시 예에 있어서, 상기 워드라인들을 설정하는 단계는, 상기 동작이 프로그램 동작일 때 상기 워드라인들로 패스 전압을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 워드라인들을 설정하는 단계는, 상기 동작이 읽기 동작일 때, 비선택 워드라인들로 읽기 패스 전압을 인가하고, 선택 워드라인으로 워드라인 설정 전압을 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 읽기 동작시 비트라인들을 프리차지 시키는 단계; 상기 선택 워드라인으로 읽기 전압을 인가하는 단계; 및 상기 비트라인들의 전압들을 감지하는 단계를 더 포함한다.
실시 예에 있어서, 상기 워드라인들을 설정하는 단계는, 상기 워드라인들을 접지 전압으로 방전하는 단계를 포함한다.
실시 예에 있어서, 상기 워드라인들을 상기 리커버리 전압에서 플로팅시킬 때, 상기 복수의 스트링들을 선택하기 위한 선택 라인들을 접지 전압으로 방전하는 단계를 더 포함한다.
실시 예에 있어서, 상기 플로팅된 워드라인들을 접지 전압으로 방전하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 프로그램 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지에 프로그램될 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로; 상기 프로그램 동작, 상기 읽기 동작 혹은 소거 동작에 필요한 워드라인 전압들을 발생하는 전압 발생 회로; 및 상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고, 상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작은 플로팅된 워드라인들을 설정한 뒤 시작하고, 상기 설정된 워드라인들로 상기 워드라인 전압들을 인가하고, 상기 인가된 워드라인들을 리커버리 전압에서 플로팅시키는 리커버리 동작을 포함한다.
실시 예에 있어서, 상기 복수의 스트링들 각각은 적어도 2개의 필라들로 구성된다.
실시 예에 있어서, 상기 리커버리 동작시, 선택된 스트링 선택 라인 및 접지 선택 라인은 접지 전압으로 방전된다.
실시 예에 있어서, 상기 리커버리 동작시, 선택된 스트링 선택 라인 및 접지 선택 라인의 방전되는 시점들은 워드라인들이 상기 리커버리 전압으로 방전되는 시점보다 늦는다.
실시 예에 있어서, 상기 플로팅된 워드라인들을 설정할 때, 비선택된 스트링 선택 라인들로 제 1 사전에 결정된 시간 동안 스트링 선택 전압이 인가된다.
실시 예에 있어서, 상기 리커버리 동작시, 상기 비선택된 스트링 선택 라인들로 제 2 사전에 결정된 시간 동안 상기 스트링 선택 전압이 인가되고, 상기 제 2 사전에 결정된 시간 이후에 선택된 스트링 선택 라인 및 접지 선택 라인이 접지 전압으로 방전된다.
실시 예에 있어서, 상기 복수의 스트링들 각각은 상기 워드라인들 각각에 대응하는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 2-비트 데이터를 저장하고, 상기 메모리 셀들 각각에 대한 읽기 동작시 워드라인 설정 구간에서 비선택된 워드라인들로 읽기 패스 전압이 인가되고, 제 1 읽기 구간에서 선택된 워드라인으로 제 1 읽기 전압이 인가되고, 제 2 읽기 구간에서 상기 선택된 워드라인으로 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가되고, 리커버리 구간에서 상기 선택된 워드라인 및 상기 비선택된 워드라인들을 리커버리 전압에서 플로팅시킨다.
실시 예에 있어서, 상기 워드라인들로 상기 워드라인 전압들이 인가될 때, 상기 워드라인들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 중 적어도 2개는 서로 다른 워드라인 전압들이 인가된다.
실시 예에 있어서, 상기 리커버리 동작은, 상기 워드라인들을 리커버리 전압으로 방전하는 워드라인 리커버리 동작과 선택 라인들을 접지 전압으로 방전하는 선택 라인 리커버리 동작을 포함한다.
실시 예에 있어서, 외부의 요청 혹은 내부 요청에 따라 상기 플로팅된 워드라인들이 방전된다.
본 발명의 실시 예에 따른 저장 장치는, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하고, 프로그램 동작, 읽기 동작, 소거 동작은 플로팅된 워드라인들을 설정한 뒤 시작하고, 상기 설정된 워드라인들로 워드라인 전압들을 인가하고, 상기 인가된 워드라인들을 리커버리 전압에서 플로팅시키는 리커버리 동작을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함한다.
실시 예에 있어서, 고속 모드에서 상기 프로그램 동작, 상기 읽기 동작, 혹은 상기 소거 동작을 수행하고자 할 때, 상기 리커버리 동작이 수행된다.
실시 예에 있어서, 읽기 디스터번스 면역을 높이고자 상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작을 수행하고자 할 때, 상기 리커버리 동작이 수행된다.
실시 예에 있어서, 상기 메모리 제어기는 외부의 호스트와 낸드 인터페이스를 통하여 통신하는 호스트 인터페이스를 포함한다.
실시 예에 있어서, 상기 메모리 제어기는 외부의 호스트와 서로 다른 두 개의 인터페이스들을 통하여 통신하는 호스트 인터페이스를 포함하고, 상기 적어도 두 개의 인터페이스들 중 하나는 UFS(universal flash storage) 인터페이스이다.
본 발명의 실시 예에 따른 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 읽기 방법은: 비트라인들을 프리차지시키는 단계; 플로팅된 워드라인들을 설정하는 단계; 상기 설정된 워드라인들 중 선택된 워드라인으로 읽기 전압을 인가한 뒤, 상기 비트라인들의 전압들을 감지하는 단계; 및 상기 비트라인들의 전압들을 감지한 뒤에 리커버리 전압에서 상기 워드라인들을 플로팅시키는 리커버리 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 워드라인들을 설정하는 단계는, 상기 선택된 워드라인으로 워드라인 설정 전압을 인가하는 단계를 더 포함하고, 상기 워드라인 설정 전압은 상기 읽기 전압에 의거하여 가변된다.
실시 예에 있어서, 상기 리커버리 전압은 전원 전압이다.
본 발명의 실시 예에 따른 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 적어도 하나의 접지 선택 라인, 복수의 워드라인들, 및 적어도 하나의 스트링 선택 라인을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 리커버리 방법은: 워드라인들을 제 1 전압으로 방전하는 제 1 리커버리 동작을 수행하는 단계; 및 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인을 상기 제 1 전압과 다른 제 2 전압으로 방전하는 제 2 리커버리 동작을 수행하는 단계를 포함한다.
상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 리커버리 동작시 워드라인들을 소정의 전압으로 플로팅시킴으로써, 읽기 디스터번스를 줄일 수 있다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 플로팅된 상태의 워드라인들로부터 동작을 시작하기 때문에 동작 시간을 크게 단축시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 3은 도 2의 I-I' 절단면의 일부를 예시적으로 보여주는 도면이다.
도 4는 도 2에 도시된 메모리 블록의 등가 회로도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 읽기 디스터번스를 줄이기 위하여 리커버리 동작을 개념적으로 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 읽기 동작에 대한 제 2 실시 예를 보여주는 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 읽기 동작에 대한 제 3 실시 예를 보여주는 타이밍도이다.
도 10은 본 발명의 실시 에에 따른 읽기 동작에 대한 제 4 실시 예를 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 2-비트 메모리 셀에 대응하는 문턱 전압 산포를 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 2-비트 메모리 셀에 대한 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다.
도 13은 본 발명의 실시 예에 따른 2-비트 메모리 셀에 대한 읽기 동작에 대한 제 2 실시 예를 보여주는 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법에 대한 실시 예를 보여주는 흐름도이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 1 실시 예를 보여주는 흐름도이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 리커버리 방법에 대한 실시 예를 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 2 실시 예를 보여주는 흐름도이다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다.
도 19는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 소거 방법에 대한 실시 예를 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 0V 보다 높은 사전에 결정된 전압(이하, "리커버리 전압")으로 플로팅된 워드라인들에서 동작(프로그램/읽기/소거 동작)을 시작하거나, 리커버리 동작시 워드라인들을 리커버리 전압에서 플로팅시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(100)가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(130)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드라인 전압(Vwl)을 발생할 수 있다.
또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 펄스를 갖는 워드라인 전압을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 펄스를 갖는 워드라인 전압을 발생할 수도 있고, 옵셋 펄스가 없는 워드라인 전압(Vwl)을 발생할 수도 있다.
입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.
입출력 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 것이다.
또한, 제어 로직(150)은 플로팅된 워드라인들에서 동작을 시작하도록 구현될 수 있다.
또한, 제어 로직(150)은 리커버리 동작시 워드라인들을 리커버리 전압(Vrcv)에서 플로팅되도록 구현될 수 있다. 특히, 제어 로직(150)은 읽기 디스터번스(read disturbance)를 줄이기 위하여 워드라인들(WLs)을 리커버리 전압(Vrcv)으로 플로팅시키는 읽기 리커버리 동작을 수행할 수 있다.
실시 예에 있어서, 리커버리 전압(Vrcv)은 프로그램 동작, 읽기 동작, 및 소거 동작에서 동일하거나 다를 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 플로팅 상태의 워드라인들(WLs)로부터 동작함으로써, 종래의 그것과 비교하여 동작에 필요한 워드라인 설정 시간을 크게 줄일 수 있다.
또한, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 리커버리 동작시 워드라인들(WLs)을 0V보다 큰 리커버리 전압(Vrcv)에서 플로팅시킴으로써, 종래의 그것과 비교하여 읽기 디스터번스를 줄일 수 있다(자세한 설명은 도 6 참조).
도 2는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다.
여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 4에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKi)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 3은 도 2의 Ⅰ-Ⅰ' 선에 따른 단면도의 일부를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.
기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시 예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.
정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.
필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시 예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.
n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드라인 컷 내부에 포함될 것이다.
도 4는 도 2에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 4에서는 하나의 비트라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.
접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 ~ MC8) 각각에 대응하는 워드라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 4을 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi-level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이 때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.
한편, 도 4에 도시된 메모리 블록(BLK)에서는 접지 선택 라인(GSL)이 분리된 구조이다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 접지 선택 라인(GSL)은 공유된 구조로 구현될 수도 있다.
도 5는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다. 즉, 스트링은 두 개의 필라들로 구성된 파이프 모형이다.
메모리 블록(BLKb)은 복수의 스트링들을 포함한다. 복수의 스트링들 각각은 판형태의 워드라인들(WLs)을 관통함으로써 형성되는 적어도 2 개의 필라들을 포함한다. 여기서 적어도 2개의 필라들은 기판 위에 형성된 백-게이트(back gate)에 내장된 필라 연결부에 의하여 연결될 수 있다. 필라들 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열될 수 있다. 필라들 각각은 기판에 수직한 방향으로 신장된 원통 형태의 반도체층과 반도체층을 에워싸는 절연층, 절연층을 에워싸는 전하 축적층을 포함할 수 있다.
도 5에서는 각 스트링이 2개의 필라들로 구성된다. 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 제 1 메모리 셀들(혹은, 제 1 셀 트랜지스터들), 백-게이트 트랜지스터, 제 2 메모리 셀들(혹은, 제 2 셀 트랜지스터들) 및 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 제 1 및 제 2 메모리 셀들 각각은 절연막, 전하 축적막, 절연막, 제어 게이트 등을 포함하는 적층 게이트형 트랜지스터로 구현될 수 있다. 또한, 제 1 및 제 2 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 적어도 하나의 스트링 선택 트랜지스터 및 제 1 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
또한, 실시 예에 있어서, 복수의 제 2 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 백-게이트 트랜지스터는 제 1 메모리 셀들에 대응하는 제 1 필라와 제 2 메모리 셀들에 대응하는 제 2 필라를 연결하는 파이프 구조의 필라 연결부를 포함한다. 여기서 필라 연결부는 백-게이트에 매립된 구조일 수 있다. 필라 연결부와 백-게이트는 백-게이트 트랜지스터 구성한다. 백-게이트에 인가되는 백-게이트 전압(Vbg)에 의거하여 필라 연결부의 도전 상태 및 비도전 상태가 결정될 것이다.
실시 예에 있어서, 메모리 블록(BLKb)은 P-BiCS(pipe-shaped bit cost scalable)구조로 구현될 수 있다. 이 구조는 비트라인과 소스라인이 적층된 메모리 셀 상부에 배치된다. 실시 예에 있어서, 채널은 기판에 직접 연결될 수 있다.
도 6은 본 발명의 실시 예에 따른 읽기 리커버리 동작시 읽기 디스터번스를 줄이는 것을 개념적으로 보여주는 도면이다. 도 6에서는 설명의 편의를 위하여 선택 워드라인(WLm-3) 및 선택 워드라인(WLm-3)의 상부 워드라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들이 모두 최상위 상태(P3)로 프로그램되었다고 가정하겠다. 이때, 선택 워드랑인(WLm-3) 및 상부 워드라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들에 대응하는 스트링의 채널에 채널 오프 구간, 즉, 로컬 부스팅(local boosting) 영역이 형성될 것이다.
일반적인 비휘발성 메모리 장치는, 읽기 동작 후 리커버리 동작을 수행할 경우, 상부 워드라인들(WLm, WLm-1, WLm-1)의 전압을 읽기 패스 전압(Vread)에서 접지 전압(GND)으로 디스차지시킨다. 이에 따라 채널 오프 구간의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받게 될 것이다. 이를 네거티브 부스팅(negative boosting) 혹은 언더 커플링(under coupling)이라 부른다. 결국, 채널 오프 구간에 음전하들이 많아지게 될 것이다.
그런데, 채널이 오프된 상태이기 때문에 많아진 음전하들이 빠져나갈 곳이 없다. 이때, 언더 부스팅에 의하여 채널 오프 구간의 전압은 음전압이 되고, 선택 워드라인(WLm-3)의 하부 워드라인들(WLm-4 ~ WL0)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태로써 접지전압(GND, 예를 들어 0V)일 것이다. 이에, 채널 오프 구간의 음전압과 접지전압(0V) 사이의 전압 차이가 커짐에 따라 밴드투밴드 터널링(band to band tunneling; BTBT) 혹은 HCI(hat carrier injection)에 의하여 워드라인(WLm-4)에 소거 상태(E)의 메모리 셀이 프로그램될 수 있다. 즉, 읽기 디스터번스가 유발될 수 있다. 읽기 전압(Vr)이 높아지고, 읽기 회수가 반복될수록 이러한 읽기 디스터번스가 증대될 수 있다.
반면에, 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 리커버리 동작시 언더 커플링에 의하여 유발되는 읽기 디스터번스를 줄이기 위하여, 워드라인들(WL1 ~ WLm)을 리커버리 전압(Vrcv)에서 플로팅시킨다. 즉, 0V보다 높은 리커버리 전압(Vrcv)으로 워드라인들(WL1 ~ WLm)을 디스차지 시킨다. 이로써, 채널 내에 채널 오프 구간이 원천적으로 발생 되지 않게 한다. 그 결과로써, 읽기 디스터번스가 차단될 수 있다.
실시 예에 있어서, 리커버리 전압(Vrcv)은 읽기 패스 전압(Vread) 보다 낮고 0V보다 높다. 리커버리 전압(Vrcv)은 최상위 상태(P3)의 메모리 셀을 턴온시킬 수 있는 양의 전압일 수 있다. 예를 들어 리커버리 전압(Vrcv)은 전원 전압(VDD)일 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 리커버리 동작시 워드라인들을 리커버리 전압(Vrcv)에서 플로팅시킴으로써 읽기 디스터번스를 차단시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 7을 참조하면, 읽기 동작은 워드라인 설정 구간, 읽기 구간 및 리커버리 구간으로 구분될 수 있다.
워드라인 설정 구간에서 선택 워드라인(SEL WL)으로 워드라인 설정 전압(Vset)이 인가되고, 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다. 여기서, 워드라인 설정 구간 이전의 워드라인들(선택 워드라인 및 비선택 워드라인들)은 리커버리 전압(Vrcv)으로 플로팅된 상태일 수 있다. 실시 예에 있어서, 워드라인 설정 전압(Vset)은 고정될 수 있다. 다른 실시 예에 있어서, 워드라인 설정 전압(Vset)은 읽기 전압(Vr)에 의거하여 가변될 수 있다.
본 발명에 따른, 워드라인 설정 구간에서 비선택 워드라인들이 소정의 전압으로 플로팅된 상태에서 읽기 패스 전압(Vpass)으로 설정되기 때문에, 워드라인 설정 시간이 종래의 그것과 비교하여 크게 단축될 수 있다.
실시 예에 있어서, 워드라인 설정 구간에서 선택 스트링 선택 라인(SEL SSL)로 스트링 선택 전압(Vssl)이 인가되고, 비선택 스트링 선택 라인들(UNSEL SSLs)로 접지 전압(GND)이 인가되고, 접지 선택 라인(GSL)으로 접지 선택 전압(Vgsl)이 인가될 수 있다.
읽기 구간에서, 읽기 전압(Vr)에 의거하여 메모리 셀의 온/오프에 대한 감지 동작이 수행될 것이다. 감지 동작의 결과에 따라 메모리 셀에 저장된 데이터 비트가 판별될 것이다. 실시 예에 있어서, 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드라인 설정 구간의 상태를 유지한다.
이후, 리커버리 구간에서 선택 워드라인(SEL WL) 및 비선택 워드라인들(UNSEL WLs)의 전압들이 리커버리 전압(Vrcv)으로 방전될 것이다. 즉, 워드라인들은 리커버리 전압(Vrcv)에 플로팅될 것이다. 아울러, 리커버리 구간에서 스트링 선택 라인들 및 접지 선택 라인(들)은 접지 전압(GND)으로 방전될 것이다.
본 발명의 실시 예에 따른 읽기 동작은 리커버리 동작시 워드라인들을 리커버리 전압(Vrcv)으로 방전함으로써, 도 6에서 설명된 바와 같이 채널 오프 구간의 형성을 원천적으로 차단할 수 있다.
한편, 도 7에 도시된 읽기 동작은 리커버리 구간에서는 스트링/접지 선택 라인들의 방전 시점이 워드라인의 방전 시점과 동일하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 읽기 동작은 스트링/접지 선택 라인들의 방전 시점을 워드라인의 방전 시점보다 늦출 수 있다.
도 8은 본 발명의 실시 예에 따른 읽기 동작에 대한 제 2 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 6 및 도 8을 참조하면, 읽기 동작은, 도 7에 도시된 읽기 동작과 비교하여 리커버리 구간에서 스트링/접지 선택 라인들의 방전 시점을 워드라인의 방전 시점보다 소정의 시간만큼 지연시킨다.
한편, 도 7 및 도 8에 도시된 읽기 동작은 비선택 스트링 선택 라인들로 접지 전압(GND)을 유지하였다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 읽기 동작은 채널 전하를 빠지도록 하기 위하여 비선택 스트링 선택 라인으로 전압을 인가할 수도 있다.
도 9는 본 발명의 실시 예에 따른 읽기 동작에 대한 제 3 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 6 및 도 9을 참조하면, 읽기 동작은, 도 7에 도시된 읽기 동작과 비교하여 워드라인 설정 구간에서 비선택 스트링 선택 라인들(UNSEL SSLs)로 스트링 선택 전압(Vssl)을 소정의 시간 동안 인가한다.
한편, 도 9에 도시된 읽기 동작은 비선택 스트링 라인들(UNSEL SSLs)로 워드라인 설정 구간에서만 스트링 선택 전압(Vssl)을 인가하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 읽기 동작은, 리커버리 구간에서도 비선택 스트링 라인들(UNSEL SSLs)로 스트링 선택 전압(Vssl)을 인가할 수도 있다.
도 10은 본 발명의 실시 예에 따른 읽기 동작에 대한 제 4 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 6 및 도 10을 참조하면, 읽기 동작은, 도 9에 도시된 읽기 동작과 비교하여 리커버리 구간에서 비선택 스트링 선택 라인들(UNSEL SSLs)로 스트링 선택 전압(Vssl)을 소정의 시간 동안 인가한다. 또한, 리커버리 구간에서 비선택 스트링 라인들(UNSEL SSLs)로 스트링 선택 전압(Vssl)을 소정의 시간 동안 인가한 뒤에 스트링/접지 선택 라인들을 방전한다.
한편, 도 7 내지 도 10에서는 하나의 읽기 레벨(Vr)에 대한 읽기 동작에 대하여 설명하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명은 멀티-비트 메모리 셀의 읽기 동작에도 적용 가능하다.
도 12는 본 발명의 설명하기 위하여 2-비트 메모리 셀에 대한 문턱전압 산포를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 메모리 셀은 소거 상태(E) 및 프로그램 상태들(P1 ~ P3) 중 어느 하나로 프로그램될 것이다. 아래에서는 본 발명의 읽기 동작을 설명하기 위하여 메모리 셀에 저장된 데이터를 읽기 위하여 두 개의 읽기 레벨들(Vr1, Vr2)이 사용된다고 가정하겠다. 리커버리 전압(Vrcv)은 읽기 패스 전압(Vread)보다 낮고 최상위 프로그램 상태(P3)보다는 높다고 가정하겠다.
도 12는 본 발명의 실시 예에 따른 2-비트 메모리 셀에 대한 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 12를 참조하면, 읽기 동작은 다음과 같이 진행된다.
워드라인 설정 구간에서 플로팅 상태의 선택 워드라인(SEL WL)으로 제 1 읽기 전압(Vr1)이 인가되고, 플로팅 상태의 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다. 실시 예에 있어서, 워드라인 설정 구간에서 선택 스트링 선택 라인(SEL SSL)로 스트링 선택 전압(Vssl)이 인가되고, 비선택 스트링 선택 라인들(UNSEL SSLs)로 접지 전압(GND)이 인가되고, 접지 선택 라인(GSL)으로 접지 선택 전압(Vgsl)이 인가될 수 있다.
제 1 읽기 구간에서, 제 1 읽기 전압(Vr1)에 의거하여 메모리 셀의 온/오프에 대한 감지 동작이 수행된다. 실시 예에 있어서, 제 1 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드라인 설정 구간의 상태를 유지한다. 이후, 제 2 읽기 전압(Vr2)에 의거하여 메모리 셀의 온/오프에 대한 감지 동작이 수행될 것이다. 감지 동작의 결과에 따라 메모리 셀에 저장된 데이터 비트가 판별될 것이다. 실시 예에 있어서, 제 2 읽기 구간에서 스트링 선택 라인들과 접지 선택 라인은 워드라인 설정 구간의 상태를 유지한다.
이후, 리커버리 구간에서 선택 워드라인(SEL WL) 및 비선택 워드라인들(UNSEL WLs)의 전압들이 리커버리 전압(Vrcv)으로 방전될 것이다. 즉, 워드라인들은 리커버리 전압(Vrcv)에 플로팅될 것이다. 아울러, 리커버리 구간에서 스트링 선택 라인들 및 접지 선택 라인(들)은 접지 전압(GND)으로 방전될 것이다.
한편, 앞에서 설명된 바와 같이 비선택 스트링 선택 라인들로 워드라인 설정 구간에서 프리 펄스(pre pulse)가 인가될 수도 있고, 리커버리 구간에서 포스트 펄스(post pulse)가 인가될 수 있다.
한편, 도 7 내지 도 12에 설명된 읽기 동작의 리커버리 구간에서 스트링 선택 라인의 방전 시점과 접지 선택 라인의 방전 시점은 동일하였다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 리커버리 구간에서 스트링 선택 라인의 방전 시점과 접지 선택 라인의 방전 시점은 다를 수 있다.
한편, 도 7 내지 도 12에 읽기 동작은 워드라인 설정 구간 및 읽기 구간에서 비선택 워드라인들(UNSEL WLs)로 동일한 읽기 패스 전압이 인가되었다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 실시 예에 따른 읽기 동작은 비선택 워드라인들(UNSEL WLs)은 복수의 그룹들로 그룹핑되고, 그룹핑된 워드라인들 중 적어도 2개는 서로 다른 읽기 패스 전압을 인가할 수도 있다.
도 13은 본 발명의 실시 예에 따른 2-비트 메모리 셀에 대한 읽기 동작에 대한 제 2 실시 예를 보여주는 도면이다. 도 1 내지 도 11 및 도 13을 참조하면, 읽기 동작은, 도 12에 도시된 그것과 비교하여, 비선택 워드라인들을 복수의 존들(Zone1 ~ ZoneK, K는 2 이상의 정수)로 구분하고, 복수의 존들(Zone1 ~ ZoneK)f로 읽기 패스 전압들(Vread1 ~ VreadK)을 인가한다. 여기서 읽기 패스 전압들(Vread1 ~ VreadK) 중 적어도 2개는 다를 수 있다.
한편, 본 발명의 실시 예에 따른 읽기 동작은 사전에 결정된 방향으로 순차적으로 읽기 패스 전압들(Vread1 ~ VreadK)을 방전할 수 있다.
도 14는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 동작 방법에 대한 실시 예를 보여주는 흐름도이다. 도 14를 참조하면, 동작 방법은 다음과 같다. 플로팅된 워드라인들이 설정된다(S10). 외부로부터 동작 명령에 입력되기 전 워드라인들은 플로팅 상태에 있다. 예를 들어, 워드라인들은 리커버리 전압(Vrcv)으로 플로팅될 수 있다. 동작이 프로그램 동작이라면, 플로팅된 워드라인들은 모두 프로그램 패스 전압으로 설정될 수 있다. 동작이 읽기 동작이라면, 플로팅된 비선택 워드라인들은 읽기 패스 전압으로 설정되고, 플로팅된 선택 워드라인은 워드라인 설정 전압(Vset)으로 설정될 수 있다. 동작이 소거 동작이라면, 플로팅된 워드라인들은 접지 전압으로 설정될 수 있다. 이후에, 설정된 워드라인들로 동작에 필요한 워드라인 전압들(프로그램 전압, 프로그램 검증 전압, 읽기 전압, 읽기 검증 전압, 소거 전압, 소거 검증 전압)이 인가될 수 있다(S20). 이 후에, 워드라인들은 리커버리 전압(Vrcv)에서 플로팅 될 것이다(S30).
본 발명의 실시 예에 따른 동작 방법은, 플로팅 상태의 워드라인들로부터 동작을 시작하고, 동작 후에 워드라인들을 리커버리 전압(Vrcv)에서 플로팅시킨다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 1 실시 예를 보여주는 흐름도이다. 도 1 내지 도 15를 참조하면, 읽기 방법은 다음과 같다. 읽기 동작을 위하여 모든 비트라인들(BLs)이 프리차지 된다(S110). 이후, 플로팅 상태의 선택 워드라인으로 읽기 전압(Vr)이 인가되고, 플로팅 상태의 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다(S120). 이후, 소정의 시간 동안 비트라인들(BLs)의 전압들이 감지된다(S130). 감지 동작 후에, 워드라인들(선택 워드라인 및 비선택 워드라인들)을 0V보다 높은 리커버리 전압(Vrcv)에서 플로팅시키고, 스트링/접지 선택 라인들을 접지 전압(GND)로 방전함으로써 리커버리 동작이 수행된다(S140).
본 발명의 실시 예에 따른 읽기 방법은 감지 동작 후에 워드라인들을 리커버리 전압(Vrcv)으로 방전함으로써 읽기 디스터번스를 원천적으로 차단시킬 수 있다.
도 16는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 리커버리 방법을 예시적으로 흐름도이다. 도 1 내지 도 13 및 도 16을 참조하면, 리커버리 방법은 다음과 같다. 감지 동작 후에, 리커버리 전압(Vrcv)에서 워드라인들을 플로팅하는 것을 이용하는 워드라인 리커버리 동작이 수행된다(S210). 또한 감지 동작 후에 스트링/접지 선택 라인들을 접지 전압(GND)로 방전하는 선택 라인 리커버리 동작이 수행된다(S220). 이러한 리커버리 동작은 프로그램 동작의 검증 읽기 동작 혹은 읽기 동작에 모두 이용될 수 있다.
즉, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 복수의 스트링들은 기판에 수직한 방향으로 적층된 적어도 하나의 접지 선택 라인, 복수의 워드라인들, 및 적어도 하나의 스트링 선택 라인을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 리커버리 방법은, 워드라인들을 제 1 전압(Vrcv)으로 방전하는 제 1 리커버리 동작을 수행하는 단계 및 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 상기 제 1 전압(Vrcv)과 다른 제 2 전압(GND)으로 방전하는 제 2 리커버리 동작을 수행하는 단계를 포함한다.
도 7 내지 도 16에서 설명된 읽기 동작은 리커버리 동작에서 워드라인들을 리커버리 전압(Vrcv)으로 플로팅시켰다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 읽기 동작은, 상술 된 읽기 동작이 완료된 후에 플로팅된 워드라인들을 접지 전압(GND)으로 방전하는 동작을 추가할 수도 있다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 2 실시 예를 보여주는 흐름도이다. 도 17을 참조하면, 읽기 방법은 다음과 같다. 플로팅된 워드라인들로부터 워드라인들을 설정하는 읽기 동작이 수행된다(S310). 여기서 읽기 동작의 리커버리 구간에서 워드라인들은 리커버리 전압(Vrcv)에서 플로팅될 것이다. 이 후에, 외부의 요청 혹은 비휘발성 메모리 장치(100)의 필요에 의거하여 플로팅된 워드라인들이 접지 전압(GND)로 방전될 수 있다(S320).
한편, 도 7 내지 도 17에서는 읽기 동작에 대하여 설명하였다. 본 발명은 읽기 동작 뿐만 아니라 프로그램 동작에도 적용 가능하다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다. 도 1 내지 도 18을 참조하면, 프로그램 방법은 다음과 같다. 메모리 셀들에 데이터를 저장하기 위하여 플로팅된 워드라인들로부터 워드라인들을 설정하는 프로그램 동작이 수행된다(S410). 이때 프로그램 동작의 리커버리 구간에 워드라인들은 리커버리 전압(Vrcv)에서 플로팅 될 것이다. 이후, 플로팅된 워드라인들로부터 워드라인을 설정하는 검증 동작이 수행된다(S420). 이때, 검증 동작의 리커버리 구간에서 워드라인들 리커버리 전압(Vrcv)에서 플로팅될 것이다.
한편, 본 발명은 소거 동작에도 적용 가능하다.
도 19은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 소거 방법에 대한 실시 예를 보여주는 흐름도이다. 도 1 내지 도 19을 참조하면, 소거 방법은 다음과 같다. 메모리 블록의 데이터를 소거하기 위하여 플로팅된 워드라인들로부터 워드라인들을 설정하는 소거 동작이 수행된다(S510). 소거 동작시 워드라인들로 소거 전압이 인가된다. 이 후, 소거 동작이 제대로 수행되었는 지 검증 동작이 수행된다(S520). 이때, 검증 동작의 리커버리 구간에서 워드라인들 리커버리 전압(Vrcv)에서 플로팅될 것이다.
도 20는 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 20를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함하다.
실시 예에 있어서, 메모리 제어기(200)는 고속 모드로 동작하고자 할 때, 도 1 내지 도 19에 도시된 바와 같이 플로팅된 워드라인 상태에서 비휘발성 메모리 장치(100)을 동작하도록 제어할 수도 있다.
실시 예에 있어서, 메모리 제어기(200)는 환경 정보 혹은 사용자의 요청에 따라 읽기 디스터번스를 줄일 필요가 있는지 판별하고, 그 결과에 따라 면역 디스터번스 읽기 모드 정보(IDRMI)를 비휘발성 메모리 장치(142)에 전송할 것이다. 비휘발성 메모리 장치(100)는 면역 디스터번스 읽기 모드 정보(IDRMI)를 입력 받아, 도 1 내지 도 19에서 설명된 읽기 디스터번스를 줄이는/차단하는 리커버리 동작을 수행할 것이다.
종합하면, 본 발명의 메모리 제어기(200)는 플로팅 리커버리 판별기(220)를 포함할 수 있다. 여기서 플로팅 리커버리 판별기(220)는 프로그램/읽기/소거 동작시 고속 모드로 동작할지 혹은 읽기 디스터번스를 줄일 지를 판별하고, 이에 따라 워드라인들을 리커버리 전압(Vrcv)에서 플로팅하는 리커버리 동작을 수행하도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
실시 예에 있어서, 저장 장치(10)는 외부 요청(호스트 요청) 및 내부 요청에 따라 워드라인들을 리커버리 전압(Vrcv)에서 플로팅하는 리커버리 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 읽기 디스터번스에 대한 면역력을 높일 뿐 아니라, 고속으로 프로그램/읽기/소거 동작을 수행할 수 있다.
한편, 도 1 내지 도 20에서는 본 발명의 VNAND에 적용된다고 설명하였다. 하지만 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명은 도 6에서 설명된 바와 같이 리커버리 동작시 네거티브 부스팅(negative boosting)을 유발할 수 있는 SOI(silicon on insulator) 바디(body)를 갖는 메모리 셀(다른 말로, 플로팅 바디 셀(floating body cell))을 갖는 어떠한 종류의 비휘발성 메모리 장치에 적용 가능하다. 특히, 본 발명은 SIO 기판 위에 형성된 스트링을 갖는 공유 비트라인(shared bitline) 구조에도 적용 가능하다.
도 21은 본 발명의 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 저장 장치(40)는 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함한다. 도 21에 도시된 저장치(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
비휘발성 메모리 장치(42)는 도 1에 도시된 비휘발성 메모리 장치(100)로 구현될 수 있다. 메모리 제어기(44)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. 또한, 메모리 제어기(44)는 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보를 근거로 하여 읽기디스터번스 면역 강화 동작을 수행할 수 있다.
또한, 메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.
중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/또는 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.
ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, SD, SAS, UFS, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 저장 장치(40)는 리커버리 동작시 워드라인들을 소정의 전압에서 플로팅시킴으로써 읽기 디스터번스를 차단할 수 있으며, 플로팅 상태의 워드라인들로부터 동작됨으로써 전력 소모 및 동작 시간을 단축시킬 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다. 도 22은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 22을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1에서 설명된 비휘발성 메모리 장치(100)로 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 프로그램/읽기/소거 동작시 읽기 디스터번스를 원천적으로 차단함으로써, 커다란 성능 향상을 기대할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 23는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 23를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1에서 설명된 비휘발성 메모리 장치(100)로 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 20에 도시된 메모리 제어기(200)로 구현될 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 플로팅된 워드라인들로부터 프로그램/읽기/소거 동작을 수행함으로써, 전압 설정에 대응하는 동작 시간을 대폭적으로 줄일 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 24은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 24을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 20에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(brige)를 구비할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다. 도 25는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 21에서 설명된 바와 같이 0V보다 높은 소정의 전압에서 리커버리 동작을 수행할 수 있도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 플로팅된 워드라인들로부터 동작을 시작하거나 스트링 채널 내에 채널 오프 구간이 발생하지 않도록 소정의 전압에서 리커버리 동작을 종료함으로써, 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 저장 장치
40: 메모리 시스템
100: 비휘발성 메모리 장치
200: 메모리 제어기
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생 회로
130: 입출력 회로
150: 제어 로직
220: 플로팅 리커버리 판별기
Vrcv: 리커버리 전압

Claims (20)

  1. 비트라인과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판과 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서:
    플로팅된 워드라인들에 전압들을 설정하는 단계;
    상기 설정된 워드라인들로 동작에 필요한 적어도 하나의 워드라인 전압을 인가하는 단계;
    상기 워드라인들의 전압들을 리커버리 전압으로 리커버리하는 단계; 및
    상기 워드라인들의 전압들이 상기 리커버리 전압으로 리커버리된 후에 상기 워드라인들을 플로팅시키는 단계를 포함하고,
    상기 리커버리 전압은 접지 전압보다 높은 동작 방법.
  2. 제 1 항에 있어서,
    상기 워드라인들에 전압들을 설정하는 단계는, 상기 동작이 프로그램 동작일 때 상기 워드라인들로 패스 전압을 인가하는 단계를 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 워드라인들에 전압들을 설정하는 단계는, 상기 동작이 읽기 동작일 때, 비선택 워드라인들로 읽기 패스 전압을 인가하고, 선택 워드라인으로 워드라인 설정 전압을 인가하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 읽기 동작시 비트라인들을 프리차지 시키는 단계;
    상기 선택 워드라인으로 읽기 전압을 인가하는 단계; 및
    상기 비트라인들의 전압들을 감지하는 단계를 더 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 워드라인들에 전압들을 설정하는 단계는, 상기 워드라인들의 전압들을 접지 전압으로 방전하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 워드라인들의 전압들이 상기 리커버리 전압으로 리커버리된 후에 상기 워드라인들을 플로팅시키는 단계는, 상기 복수의 스트링들을 선택하기 위한 선택 라인들의 전압들을 접지 전압으로 방전하는 단계를 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 플로팅된 워드라인들의 전압들을 접지 전압으로 방전하는 단계를 더 포함하는 동작 방법.
  8. 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지에 프로그램될 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 프로그램 동작, 상기 읽기 동작 혹은 소거 동작에 필요한 워드라인 전압들을 발생하는 전압 발생 회로; 및
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고,
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작은 플로팅된 워드라인들에 전압들을 설정하는 동작 및 상기 전압들이 설정된 상기 워드라인들로 상기 워드라인 전압들을 인가하는 동작을 포함하고,
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작은 상기 워드라인 전압들이 인가된 상기 워드라인들을 리커버리 전압으로 리커버리 하고, 그리고 상기 워드라인들의 전압들이 상기 리커버리 전압으로 리커버리된 후에 상기 워드라인들을 플로팅시키는 리커버리 동작을 더 포함하고,
    상기 리커버리 전압은 접지 전압보다 높은 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 스트링들 각각은 적어도 2개의 필라들로 구성되는 비휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 리커버리 동작시, 선택된 스트링 선택 라인의 전압 및 접지 선택 라인의 전압은 접지 전압으로 방전되는 비휘발성 메모리 장치.
  11. 제 8 항에 있어서,
    상기 리커버리 동작시, 선택된 스트링 선택 라인 및 접지 선택 라인의 전압들이 접지 전압으로 방전되는 시점들은 상기 워드라인들의 전압들이 상기 리커버리 전압으로 리커버리되는 시점보다 늦은 비휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    상기 워드라인들로 상기 워드라인 전압들이 인가될 때, 상기 워드라인들은 복수의 그룹들로 구분되고, 상기 복수의 그룹들 중 적어도 2개는 서로 다른 워드라인 전압들이 인가되는 비휘발성 메모리 장치.
  13. 제 8 항에 있어서,
    상기 리커버리 동작은, 선택 라인들의 전압들을 접지 전압으로 방전하는 동작을 더 포함하는 비휘발성 메모리 장치.
  14. 제 8 항에 있어서,
    외부의 요청 혹은 내부 요청에 따라 상기 플로팅된 워드라인들의 전압들이 접지 전압으로 방전되는 비휘발성 메모리 장치.
  15. 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지에 프로그램될 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 프로그램 동작, 상기 읽기 동작 혹은 소거 동작에 필요한 워드라인 전압들을 발생하는 전압 발생 회로; 및
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고,
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작은 플로팅된 워드라인들에 전압들을 설정하는 동작, 상기 전압들이 설정된 워드라인들로 상기 워드라인 전압들을 인가하는 동작, 그리고 상기 워드라인 전압들이 인가된 후 상기 워드라인들의 전압들을 리커버리 전압으로 리커버리한 후 상기 워드라인들을 플로팅시키는 리커버리 동작을 포함하고,
    상기 플로팅된 워드라인들에 전압들을 설정하는 동작에서, 비선택된 스트링 선택 라인들로 제 1 사전에 결정된 시간 동안 스트링 선택 전압이 인가되는 비휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 리커버리 동작시, 상기 비선택된 스트링 선택 라인들로 제 2 사전에 결정된 시간 동안 상기 스트링 선택 전압이 인가되고,
    상기 제 2 사전에 결정된 시간 이후에 선택된 스트링 선택 라인의 전압 및 접지 선택 라인의 전압이 접지 전압으로 방전되는 비휘발성 메모리 장치.
  17. 비트라인들과 공통 소스 라인 사이에 연결된 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지에 프로그램될 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록의 어느 하나의 페이지로부터 읽혀진 데이터를 저장하는 입출력 회로;
    상기 프로그램 동작, 상기 읽기 동작 혹은 소거 동작에 필요한 워드라인 전압들을 발생하는 전압 발생 회로; 및
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작시 상기 어드레스 디코더, 상기 입출력 회로 및 상기 전압 발생 회로를 제어하는 제어 로직을 포함하고,
    상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작은 플로팅된 워드라인들의 전압들을 설정하는 동작, 상기 전압들이 설정된 상기 워드라인들로 상기 워드라인 전압들을 인가하는 동작, 그리고 상기 워드라인 전압들이 인가된 후 상기 워드라인들의 전압들을 리커버리 전압으로 리커버리한 후 상기 워드라인들을 플로팅시키는 리커버리 동작을 포함하고,
    상기 복수의 스트링들 각각은 상기 워드라인들 각각에 대응하는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 각각은 2-비트 데이터를 저장하고,
    상기 메모리 셀들 각각에 대한 읽기 동작시 워드라인 설정 구간에서 비선택된 워드라인들로 읽기 패스 전압이 인가되고, 제 1 읽기 구간에서 선택된 워드라인으로 제 1 읽기 전압이 인가되고, 제 2 읽기 구간에서 상기 선택된 워드라인으로 상기 제 1 읽기 전압보다 높은 제 2 읽기 전압이 인가되고, 리커버리 구간에서 상기 선택된 워드라인 및 상기 비선택된 워드라인들이 리커버리 전압으로 리커버리된 후에 상기 선택된 워드라인 및 상기 비선택된 워드라인들이 플로팅되는 비휘발성 메모리 장치.
  18. 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하고, 프로그램 동작, 읽기 동작, 소거 동작은 플로팅된 워드라인들에 전압들을 인가하고, 상기 전압들이 설정된 상기 워드라인들로 워드라인 전압들을 인가하는 동작을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    프로그램 동작, 읽기 동작, 소거 동작은 상기 워드라인 전압들이 인가된 상기 워드라인들을 리커버리 전압으로 리커버리 하고, 그리고 상기 워드라인들이 상기 리커버리 전압으로 리커버리된 후에 상기 워드라인들을 플로팅시키는 리커버리 동작을 더 포함하고,
    고속 모드에서 상기 프로그램 동작, 상기 읽기 동작, 혹은 상기 소거 동작을 수행하고자 할 때, 상기 리커버리 동작이 수행되거나
    읽기 디스터번스 면역을 높이고자 상기 프로그램 동작, 상기 읽기 동작 혹은 상기 소거 동작을 수행하고자 할 때, 상기 리커버리 동작이 수행되고,
    상기 리커버리 전압은 접지 전압보다 높은 저장 장치.
  19. 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 워드라인들을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 읽기 방법에 있어서:
    비트라인들을 프리차지시키는 단계;
    플로팅된 워드라인들을 설정하는 단계;
    상기 설정된 워드라인들 중 선택된 워드라인으로 읽기 전압을 인가한 뒤, 상기 비트라인들의 전압들을 감지하는 단계; 및
    상기 비트라인들의 전압들을 감지한 뒤, 상기 워드라인들의 전압들을 리커버리 전압으로 리커버리한 후에 상기 워드라인들을 플로팅시키는 리커버리 동작을 수행하는 단계를 포함하고,
    상기 워드라인들을 설정하는 단계는, 상기 선택된 워드라인으로 워드라인 설정 전압을 인가하는 단계를 더 포함하고, 상기 워드라인 설정 전압은 상기 읽기 전압에 의거하여 가변되는 읽기 방법.
  20. 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하고, 상기 복수의 스트링들은 기판에 수직한 방향으로 적층된 적어도 하나의 접지 선택 라인, 복수의 워드라인들, 및 적어도 하나의 스트링 선택 라인을 관통하는 필라들을 갖는 복수의 메모리 블록들을 포함하는 비휘발성 메모리 장치의 리커버리 방법에 있어서:
    워드라인들의 전압들을 리커버리 전압으로 리커버리하고, 그리고 상기 워드라인들을 플로팅하는 제 1 리커버리 동작을 수행하는 단계; 및
    상기 적어도 하나의 스트링 선택 라인의 전압 및 상기 적어도 하나의 접지 선택 라인의 전압을 상기 리커버리 전압과 다른 접지 전압으로 방전하는 제 2 리커버리 동작을 수행하는 단계를 포함하고,
    상기 리커버리 전압은 상기 접지 전압보다 높은 리커버리 방법.
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US14/670,879 US9349471B2 (en) 2014-04-30 2015-03-27 Nonvolatile memory device, storage device having the same, and operation and read methods thereof
US15/146,911 US9837164B2 (en) 2014-04-30 2016-05-05 Nonvolatile memory device, storage device having the same, and operation and read methods thereof

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102272238B1 (ko) * 2014-09-02 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR102355580B1 (ko) 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102318415B1 (ko) * 2016-01-11 2021-10-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102429452B1 (ko) * 2016-02-02 2022-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9952944B1 (en) * 2016-10-25 2018-04-24 Sandisk Technologies Llc First read solution for memory
KR102670996B1 (ko) 2016-12-29 2024-05-30 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
CN108345808B (zh) * 2017-01-25 2021-12-31 三星电子株式会社 非易失性存储器件和包括非易失性存储器件的固态驱动器
US9830994B1 (en) * 2017-02-02 2017-11-28 Sandisk Technologies Llc Sequential deselection of word lines for suppressing first read issue
KR20180090121A (ko) * 2017-02-02 2018-08-10 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법
US10026486B1 (en) 2017-03-06 2018-07-17 Sandisk Technologies Llc First read countermeasures in memory
KR20190007928A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN109411002B (zh) * 2017-08-15 2021-01-29 华为技术有限公司 一种数据读取的方法及闪存控制器
US10685702B2 (en) * 2017-08-28 2020-06-16 Micron Technology, Inc. Memory array reset read operation
KR102427645B1 (ko) 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
KR102532998B1 (ko) 2018-04-16 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10725862B2 (en) 2018-07-06 2020-07-28 Macronix International Co., Ltd. Data recovery method to error correction code in memory
KR102450578B1 (ko) * 2018-11-12 2022-10-11 삼성전자주식회사 비휘발성 메모리 장치의 채널 초기화 장치 및 방법
KR20210013435A (ko) 2019-07-25 2021-02-04 삼성전자주식회사 메모리 장치 및 이의 동작 방법
US11049566B2 (en) 2019-07-31 2021-06-29 Micron Technology, Inc. Erase cycle healing using a high voltage pulse
WO2021077276A1 (en) * 2019-10-22 2021-04-29 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
KR102640187B1 (ko) * 2019-10-31 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 소자 및 제어 방법
KR20220008991A (ko) * 2020-07-14 2022-01-24 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR20220056909A (ko) 2020-10-28 2022-05-09 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20220077679A (ko) * 2020-12-02 2022-06-09 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
CN113168869B (zh) * 2021-03-24 2023-09-15 长江存储科技有限责任公司 存储器器件及其擦除操作
KR20230046007A (ko) * 2021-09-29 2023-04-05 삼성전자주식회사 수직 채널 구조물을 포함하는 메모리 장치
US20230142279A1 (en) * 2021-11-10 2023-05-11 Samsung Electronics Co., Ltd. Flash memory device and data recover read method thereof
US20240062829A1 (en) * 2022-08-16 2024-02-22 Micron Technology, Inc. Transient and stable state read operations of a memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
KR101076072B1 (ko) * 2008-08-01 2011-10-21 주식회사 하이닉스반도체 플래시 소자의 소거 동작 방법
US20110317489A1 (en) 2010-06-28 2011-12-29 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Read Methods Thereof And Memory Systems Including The Nonvolatile Memory Devices
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
KR100684876B1 (ko) 2005-01-03 2007-02-20 삼성전자주식회사 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법
KR100776901B1 (ko) 2005-04-11 2007-11-19 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자의 리커버리 방법
KR100735009B1 (ko) * 2005-08-30 2007-07-03 삼성전자주식회사 소거 시간을 줄일 수 있는 플래시 메모리 장치
US7349258B2 (en) 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7499319B2 (en) 2006-03-03 2009-03-03 Sandisk Corporation Read operation for non-volatile storage with compensation for coupling
KR20080030214A (ko) 2006-09-29 2008-04-04 주식회사 하이닉스반도체 메모리 소자의 워드라인 전압 제어회로 및 그 동작 방법
KR100889782B1 (ko) 2006-10-19 2009-03-20 삼성전자주식회사 워드 라인 디스차지 유닛을 구비한 플래시 메모리 장치 및그것의 데이터 읽기 방법
US7495992B2 (en) 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time
KR100865821B1 (ko) 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
US7940552B2 (en) 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR101301140B1 (ko) * 2007-07-13 2013-09-03 삼성전자주식회사 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR100996040B1 (ko) 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101642819B1 (ko) 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR101682666B1 (ko) * 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP5085744B2 (ja) * 2011-01-05 2012-11-28 株式会社東芝 半導体記憶装置
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102127416B1 (ko) 2013-06-27 2020-06-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
KR101076072B1 (ko) * 2008-08-01 2011-10-21 주식회사 하이닉스반도체 플래시 소자의 소거 동작 방법
US20110317489A1 (en) 2010-06-28 2011-12-29 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices, Read Methods Thereof And Memory Systems Including The Nonvolatile Memory Devices
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
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