TWI600017B - 記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法 - Google Patents

記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法 Download PDF

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Description

記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法
本發明是有關於一種記憶體控制器的參考電壓產生技術，且特別是有關於一種記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
隨著記憶體技術的進步，揮發性記憶體的儲存容量與資料存取速度也逐漸提升。其中，雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory, DDR SDRAM)更是廣泛地應用於桌上型電腦、筆記型電腦及記憶體儲存裝置中，以提高資料的存取效率。
本發明提供一種記憶體控制電路單元、記憶體儲存裝置及參考電壓產生方法，可藉由偵測使用環境的阻抗來動態地在記憶體介面中產生內部參考電壓。
本發明的一範例實施例提供一種記憶體控制電路單元，其用於控制揮發性記憶體，所述記憶體控制電路單元包括處理器核心、記憶體控制器及記憶體介面。所述記憶體控制器耦接至所述處理器核心。所述記憶體介面耦接至所述記憶體控制器與所述揮發性記憶體，其中所述記憶體介面用以偵測所述記憶體控制器的第一阻抗特性、偵測所述揮發性記憶體的第二阻抗特性並根據偵測結果產生內部參考電壓，其中所述內部參考電壓的電壓值正相關於所述記憶體控制器的供應電壓的電壓值，且所述內部參考電壓用以解析所述記憶體介面接收之資料訊號。
在本發明的一範例實施例中，所述記憶體介面包括第一連接介面、第二連接介面及參考電壓產生器。所述第一連接介面用以耦接至所述記憶體控制器。所述第二連接介面用以耦接至所述揮發性記憶體。所述參考電壓產生器耦接至所述第一連接介面與所述第二連接介面，其中所述參考電壓產生器用以經由所述第一連接介面偵測所述記憶體控制器的所述第一阻抗特性、經由所述第二連接介面偵測所述揮發性記憶體的所述第二阻抗特性並根據所述偵測結果產生所述內部參考電壓。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、揮發性記憶體及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元、所述可複寫式非揮發性記憶體模組及所述揮發性記憶體，其中所述記憶體控制電路單元用以偵測記憶體控制器的第一阻抗特性、偵測所述揮發性記憶體的第二阻抗特性並根據偵測結果產生內部參考電壓，其中所述內部參考電壓的電壓值正相關於所述記憶體控制器的供應電壓的電壓值，且所述內部參考電壓用以解析所述記憶體控制電路單元接收之資料訊號。
在本發明的一範例實施例中，所述記憶體控制電路單元包括記憶體介面，其中所述記憶體介面包括第一連接介面、第二連接介面及參考電壓產生器。所述第一連接介面用以耦接至所述記憶體控制器。所述第二連接介面用以耦接至所述揮發性記憶體。所述參考電壓產生器耦接至所述第一連接介面與所述第二連接介面，其中所述參考電壓產生器用以經由所述第一連接介面偵測所述記憶體控制器的所述第一阻抗特性、經由所述第二連接介面偵測所述揮發性記憶體的所述第二阻抗特性並根據所述偵測結果產生所述內部參考電壓。
在本發明的一範例實施例中，所述參考電壓產生器包括電壓偵測電路，其用以響應於所述第一阻抗特性與所述第二阻抗特性而偵測晶片內終結阻抗元件的第一電壓，其中所述第一電壓的電壓值正相關於所述記憶體控制器的所述供應電壓的所述電壓值。
在本發明的一範例實施例中，所述參考電壓產生器更包括分壓電路與電壓輸出電路。所述分壓電路耦接至所述電壓偵測電路並且用以對所述電壓偵測電路之輸出端的第二電壓執行分壓操作。所述電壓輸出電路耦接至所述分壓電路並且用以響應於所述分壓電路之輸出端的第三電壓而產生所述內部參考電壓。
在本發明的一範例實施例中，所述電壓偵測電路包括第一比較器、第一上/下計數器及第一分壓器。所述第一比較器用以比較所述第一電壓與第二電壓並產生第一比較訊號。所述第一上/下計數器耦接至所述第一比較器並且用以根據所述第一比較訊號產生第一計數訊號。所述第一分壓器耦接至所述第一上/下計數器並且用以根據所述第一計數訊號輸出所述第二電壓。
在本發明的一範例實施例中，所述分壓電路包括第一阻抗元件與第二阻抗元件。所述第一阻抗元件之第一端耦接所述記憶體控制器的所述供應電壓，所述第一阻抗元件之第二端耦接所述電壓輸出電路的輸入端。所述第二阻抗元件之第一端耦接所述電壓偵測電路之所述輸出端，所述第二阻抗元件之第二端耦接所述第一阻抗元件的所述第二端。
在本發明的一範例實施例中，所述電壓輸出電路包括第二比較器、第二上/下計數器及第二分壓器。所述第二比較器用以比較所述第三電壓與所述內部參考電壓並產生第二比較訊號。所述第二上/下計數器耦接至所述第二比較器並且用以根據所述第二比較訊號產生第二計數訊號。所述第二分壓器耦接至所述第二上/下計數器並且用以根據所述第二計數訊號產生所述內部參考電壓。
在本發明的一範例實施例中，所述參考電壓產生器更包括記憶體單元，其耦接至所述電壓輸出電路，其中在產生所述內部參考電壓之後，所述電壓輸出電路更用以將對應於所述內部參考電壓的控制碼儲存於所述記憶體單元並且根據所述控制碼來產生所述內部參考電壓。
在本發明的一範例實施例中，在產生所述內部參考電壓之後，所述電壓輸出電路中的一部分電子元件被禁能。
本發明的另一範例實施例提供一種參考電壓產生方法，其用於將記憶體控制器連接至揮發性記憶體的記憶體介面，所述參考電壓產生方法包括：經由所述記憶體介面的第一連接介面偵測所述記憶體控制器的第一阻抗特性並經由所述記憶體介面的第二連接介面偵測所述揮發性記憶體的第二阻抗特性；根據偵測結果產生內部參考電壓，其中所述內部參考電壓的電壓值正相關於所述記憶體控制器的供應電壓的電壓值；以及根據所述內部參考電壓解析所述記憶體介面接收之資料訊號。
在本發明的一範例實施例中，根據所述內部參考電壓解析所述記憶體介面接收之所述資料訊號的步驟包括：基於時脈訊號的上升緣與所述時脈訊號的下降緣來取樣所述資料訊號。
在本發明的一範例實施例中，所述第一阻抗特性對應於所述記憶體控制器的晶片內終結阻抗元件之阻抗特性，所述第二阻抗特性對應於所述揮發性記憶體的離線晶片驅動阻抗元件之阻抗特性。
在本發明的一範例實施例中，所述內部參考電壓之所述電壓值大於所述供應電壓之所述電壓值的0.6倍。
在本發明的一範例實施例中，所述揮發性記憶體為***雙倍資料率同步動態隨機存取記憶體。
在本發明的一範例實施例中，所述供應電壓之所述電壓值低於1.2伏特，且所述內部參考電壓之所述電壓值不等於所述供應電壓之所述電壓值的0.5倍。
基於上述，本發明可偵測當前記憶體控制器與揮發性記憶體的阻抗特性來動態地在記憶體介面中產生用於存取揮發性記憶體的內部參考電壓。由於此內部參考電壓是參考當前的使用環境之阻抗特性而產生，記憶體控制器及/或揮發性記憶體之阻抗元件的製程誤差對於此內部參考電壓的影響可被減少。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖1，記憶體儲存裝置10包括記憶體控制電路單元11與揮發性記憶體12。記憶體控制電路單元11可以是封裝為一個晶片或由佈設於至少一電路板上的電子電路組成。在本範例實施例中，揮發性記憶體12是***雙倍資料率同步動態隨機存取記憶體(Double Data Rate 4 Synchronous Dynamic Random Access Memory, DDR 4 SDRAM)。在一範例實施例中，揮發性記憶體12也可能包含其他類型的動態隨機存取記憶體。例如，在另一範例實施例中，揮發性記憶體12可能是第三代雙倍資料率同步動態隨機存取記憶體(DDR 3 SDRAM)與***雙倍資料率同步動態隨機存取記憶體之組合。此外，揮發性記憶體12的總數可以是一或多個。
在本範例實施例中，記憶體控制電路單元11與揮發性記憶體12被安裝於記憶體儲存裝置10中的同一個電路板上。記憶體控制電路單元11支援對於揮發性記憶體12的資料存取操作。在一範例實施例中，記憶體控制電路單元11被視為揮發性記憶體12的控制晶片，而揮發性記憶體12被視為記憶體控制電路單元11的快取(cache)記憶體或緩衝記憶體(buffer)。
記憶體控制電路單元11包括處理器核心111、記憶體控制器112及記憶體介面113。記憶體控制器112耦接至處理器核心111與記憶體介面113。處理器核心111用於控制記憶體控制電路單元11或記憶體儲存裝置10的整體運作。例如，處理器核心111可以包括單核心或多核心的中央處理器(Central Processing Unit, CPU)或微處理器等處理晶片。
記憶體控制器112作為處理器核心111與揮發性記憶體12之間的溝通橋梁並專用於控制揮發性記憶體12。在一範例實施例中，記憶體控制器112亦稱為動態隨機存取記憶體控制器(DRAM controller)。
記憶體介面113用以將記憶體控制器112連接至揮發性記憶體12。當處理器核心111欲從揮發性記憶體12中讀取資料或儲存資料至揮發性記憶體12中時，記憶體控制器112會經由記憶體介面113發送相應的指令序列給揮發性記憶體12。當揮發性記憶體12接收到此指令序列時，揮發性記憶體12會儲存對應於此指令序列的寫入資料或者經由記憶體介面113回傳對應於此指令序列的讀取資料給記憶體控制器112。此外，在記憶體介面113中，寫入資料或讀取資料是以資料訊號的形式傳輸。例如，資料訊號可用來傳輸包括位元“1”與位元“0”的位元資料。特別是，由於揮發性記憶體12是雙倍資料率同步動態隨機存取記憶體，記憶體介面113之時脈訊號的上升緣(rising edges)與下降緣(falling edges)皆可以用來解析(例如，產生或取樣)來自揮發性記憶體12或傳送至揮發性記憶體12的資料訊號。換言之，在一個時脈周期(clock cycle)內，記憶體介面113可以對揮發性記憶體12執行兩次的資料寫入或讀取。
在本範例實施例中，記憶體介面113包括連接介面1131與連接介面1132。連接介面1131用以連接記憶體控制器112與記憶體介面113，並且連接介面1132用以連接記憶體介面113與揮發性記憶體12。例如，連接介面1131與連接介面1132分別包括多個導電接腳(pin)。在本範例實施例中，此些導電接腳至少包括一個用於傳輸資料訊號的接腳(亦稱為資料接腳)。例如，資料接腳可以是DQ接腳。藉此，資料訊號可經由連接介面1131與連接介面1132個別的資料接腳在記憶體控制器112與揮發性記憶體12之間傳輸。在另一範例實施例中，此些導電接腳還可以包括任何功能性接腳，只要符合所採用的連接標準即可。
圖2A是根據本發明的一範例實施例所繪示的資料訊號的示意圖。
請參照圖2A，資料訊號201是以脈波的形式來傳輸，其中資料訊號201的電壓上限(亦稱為上臨界電壓)是由記憶體控制器112的供應電壓VDDQ來決定，而資料訊號201的電壓下限(亦稱為下臨界電壓)是由揮發性記憶體12的接地電壓VSSQ來決定。例如，資料訊號201的上臨界電壓會等於或趨近於供應電壓VDDQ的電壓值，而資料訊號201的下臨界電壓會等於或趨近於接地電壓VSSQ的電壓值。藉由改變資料訊號201的波形，相應的位元資料可以被傳輸。
為了產生及/或解析資料訊號201，一個內部參考電壓VREFDQ會被決定，如圖2A所示。內部參考電壓VREFDQ的電壓值會追隨(例如，正相關於)供應電壓VDDQ的電壓值。在產生資料訊號201以傳輸位元資料時，對應於位元“1”，資料訊號201的電壓值會被拉高，例如拉高至上臨界電壓(高於內部參考電壓VREFDQ的電壓值)；而對應於位元“0”，資料訊號201的電壓值會被下拉，例如下拉至下臨界電壓(低於內部參考電壓VREFDQ的電壓值)。然後，在解析資料訊號201以獲得位元資料時，若資料訊號201之某一取樣點的取樣電壓值高於內部參考電壓VREFDQ的電壓值，對應於此取樣點的位元資料會被決定為位元“1”；反之，若資料訊號201之某一取樣點的取樣電壓值低於內部參考電壓VREFDQ的電壓值，對應於此取樣點的位元資料會被決定為位元“0”。此外，在另一範例實施例中，位元“0”與“1”在資料訊號中對應的電壓值也可以對調。例如，以高於內部參考電壓VREFDQ的電壓值代表位元“0”並且以低於內部參考電壓VREFDQ的電壓值代表位元“1”。
一般來說，若揮發性記憶體12是第一代雙倍資料率同步動態隨機存取記憶體(DDR SDRAM)、第二代雙倍資料率同步動態隨機存取記憶體(DDR 2 SDRAM)或第三代雙倍資料率同步動態隨機存取記憶體，內部參考電壓的電壓值約為供應電壓之電壓值的1/2。但是，若揮發性記憶體12包含***雙倍資料率同步動態隨機存取記憶體，內部參考電壓的電壓值通常會大於供應電壓之電壓值的1/2。例如，在圖2A中，內部參考電壓VREFDQ的電壓值可能會是供應電壓VDDQ之電壓值的0.64倍或0.75倍等等。在一範例實施例中，可視為內部參考電壓VREFDQ的電壓值大於供應電壓VDDQ之電壓值的0.6倍。
因此，若揮發性記憶體12包含***雙倍資料率同步動態隨機存取記憶體，內部參考電壓VREFDQ的電壓值通常是經由計算而得。例如，根據記憶體控制器112中預設的晶片內終結(on-die termination, ODT)阻抗元件之阻抗值與揮發性記憶體12中預設的離線晶片驅動(off-chip driver, OCD)阻抗元件之阻抗值，開發人員可以計算出一個理想的內部參考電壓VREFDQ。例如，若晶片內終結阻抗元件之理想阻抗值為34歐姆(Ohm)且離線晶片驅動阻抗元件之理想阻抗值為120歐姆，則內部參考電壓VREFDQ的理想電壓值會等於供應電壓VDDQ的電壓值乘0.61倍(例如，VREFDQ=VDDQ×[(34×(120+34)+1)/2]=VDDQ×0.61)。
但是，基於製程誤差，晶片內終結阻抗元件之實際阻抗值與離線晶片驅動阻抗元件之實際阻抗值皆可能發生偏移，使得內部參考電壓VREFDQ的理想電壓值跟真正需要的內部參考電壓VREFDQ的電壓值存在誤差。例如，基於製程誤差，晶片內終結阻抗元件之實際阻抗值為39.1歐姆(理想值為34歐姆)且離線晶片驅動阻抗元件之實際阻抗值為102歐姆(理想值為120歐姆)，則真正需要的內部參考電壓VREFDQ的電壓值會是供應電壓VDDQ之電壓值的0.64倍(例如，VREFDQ=VDDQ×[(39.1×(102+39.1)+1)/2]=VDDQ×0.64)。在上述例子中，3%的誤差可能會引起一些資料的讀寫錯誤。
一般來說，為了修正這個3%的誤差，記憶體控制器112會進一步對揮發性記憶體12執行多次的資料存取操作並根據所獲得的資料的正確性來逐漸地修正內部參考電壓VREFDQ，使得修正後的內部參考電壓VREFDQ的電壓值慢慢地逼近真正需要的內部參考電壓VREFDQ的電壓值。但是，若每一次記憶體儲存裝置10上電(例如開機)都要重複執行上述計算並修正內部參考電壓VREFDQ的操作，記憶體儲存裝置10的開機時間將被延長。此外，通道雜訊的干擾等也可能會影響修正後的內部參考電壓VREFDQ之正確性，嚴重時亦可能導致修正後的內部參考電壓VREFDQ更不精確。因此，在本範例實施例中，記憶體介面113可以自動地偵測當前使用環境的阻抗資訊並產生所需的內部參考電壓VREFDQ。由於此內部參考電壓VREFDQ符合當前使用環境的阻抗，記憶體控制器112不需要先計算出理想的內部參考電壓VREFDQ再利用多次的資料存取操作來修正內部參考電壓VREFDQ。藉此，記憶體儲存裝置10的開機時間可被縮短，並且所決定的內部參考電壓VREFDQ也較為精確。
請再次參照圖1，記憶體介面113進一步包括了參考電壓產生器21。在記憶體儲存裝置10上電(例如開機)之後，參考電壓產生器21會經由連接介面1131(亦稱為第一連接介面)偵測記憶體控制器112的阻抗特性(亦稱為第一阻抗特性)並經由連接介面1132(亦稱為第二連接介面)偵測揮發性記憶體12的阻抗特性(亦稱為第二阻抗特性)。在一範例實施例中，第一阻抗特性可對應於記憶體控制器112中的晶片內終結阻抗元件(ODT)之阻抗特性，而第二阻抗特性可對應於揮發性記憶體12中的離線晶片驅動阻抗元件(OCD)之阻抗特性。根據偵測結果，參考電壓產生器21會產生對應於揮發性記憶體12之資料訊號(例如，圖2A之資料訊號201)的內部參考電壓VREFDQ。例如，此內部參考電壓VREFDQ可用於後續產生及/或解析經由記憶體介面113傳輸至揮發性記憶體12或來自揮發性記憶體12的資料訊號。
由於內部參考電壓VREFDQ是根據實際偵測到的記憶體控制器112與揮發性記憶體12的阻抗特性而產生的，即便晶片內終結阻抗元件與離線晶片驅動阻抗元件中的任一者存在製程誤差，由參考電壓產生器21所產生的內部參考電壓VREFDQ的電壓值仍然會符合利用晶片內終結阻抗元件與離線晶片驅動阻抗元件之實際阻抗值來進行運算的運算結果。例如，相對於上述在算出理想的內部參考電壓VREFDQ之後需要重覆對揮發性記憶體12執行資料存取操作以修正3%之誤差的例子，參考電壓產生器21會直接產生符合當前操作環境的內部參考電壓VREFDQ，並且此內部參考電壓VREFDQ可直接被使用。在一範例實施例中，在參考電壓產生器21產生內部參考電壓VREFDQ之後，記憶體控制器112仍然可以利用至少一次的資料存取操作來修正內部參考電壓VREFDQ。
圖2B是根據本發明的一範例實施例所繪示的參考電壓產生器的示意圖。
請參照圖2B，在本範例實施例中，是以電阻R h來表示記憶體控制器112中的晶片內終結阻抗元件之等效電阻並且以電阻R D來表示揮發性記憶體12中的離線晶片驅動阻抗元件之等效電阻。特別是，在本範例實施例中，揮發性記憶體12是***雙倍資料率同步動態隨機存取記憶體，因此電阻R h的第一端耦接至供應電壓VDDQ，電阻R d的第一端耦接至接地電壓VSSQ，並且電阻R h的第二端耦接至電阻R d的第二端。例如，若電阻R h的第一端是耦接至供應電壓VDDQ，記憶體介面113可被視為是符合***雙倍資料率同步動態隨機存取記憶體的偽漏極開路(Pseudo Open Drain, POD)輸入/輸出(I/O)標準。此外，在其他範例實施例中，若揮發性記憶體12是***雙倍資料率同步動態隨機存取記憶體之前的型號(例如，第一代雙倍資料率同步動態隨機存取記憶體、第二代雙倍資料率同步動態隨機存取記憶體或第三代雙倍資料率同步動態隨機存取記憶體)，則電阻R h的第一端通常會耦接至供應電壓VDDQ的1/2(即VDDQ/2)。例如，若電阻R h的第一端是耦接至供應電壓VDDQ的1/2，則記憶體介面113可視為是符合短截線串聯端接邏輯(Stub Series Terminated Logic, SSTL)I/O標準，例如SSTL-2、SSTL-3、SSTL-15或SSTL-18。
在一範例實施例中，若揮發性記憶體12是***雙倍資料率同步動態隨機存取記憶體以外的雙倍資料率同步動態隨機存取記憶體，則供應電壓VDDQ的電壓值可能會是用於第一代雙倍資料率同步動態隨機存取記憶體的2.5伏特(volt)、用於第二代雙倍資料率同步動態隨機存取記憶體的1.8伏特(volt)或用於第三代雙倍資料率同步動態隨機存取記憶體的1.5伏特。然而，在本範例實施例中，揮發性記憶體12是***雙倍資料率同步動態隨機存取記憶體，因此供應電壓VDDQ的電壓值會低於(或等於)1.2伏特並且參考電壓VREFDQ的電壓值不等於此供應電壓VDDQ的電壓值的0.5倍。
在本範例實施例中，基於偽漏極開路(POD)之輸入/輸出標準，當記憶體介面113中的某一資料接腳處於高電位時，沒有電流會流經相應之離線晶片驅動阻抗元件，使得記憶體介面113的功耗下降。因此，若越多的資料接腳處於高電位，記憶體介面113整體的功耗可更加地下降。
在一範例實施例中，記憶體介面113還支援資料匯流反轉(Data Bus Inversion, DBI)機制。例如，記憶體介面113的多個導電接腳中包括一資料匯流反轉接腳，其用來指示資料接腳之電位反轉。例如，假設記憶體介面113藉由8個DQ接腳來傳輸資料訊號。當這8個DQ接腳中半數以上(例如4個以上)的接腳處於低電位時，此資料匯流反轉接腳會被上拉至高電位並且每一個處於低電位的DQ接腳會被反轉至高電位。反之，當這8個DQ接腳中少於半數(例如3個以下)的接腳處於低電位時，此資料匯流反轉接腳以及每一個處於低電位的DQ接腳會被維持在低電位。藉此，在資料的同步傳輸過程中，記憶體介面113的多個資料接腳中同一時間會有超過一半的資料接腳被維持在高電位，達到節省資料傳輸功耗的效果。
請回到圖2B，在本範例實施例中，參考電壓產生器21包括電壓偵測電路211、分壓電路212及電壓輸出電路213。電壓偵測電路211的輸入端耦接至電阻R h與電阻R d之間。例如，電壓偵測電路211的輸入端會連接至連接介面1131的某一資料接腳以偵測電阻R h的阻抗特性(即第一阻抗特性)並且連接至連接介面1132的資料接腳以偵測電阻R d的阻抗特性(即第二阻抗特性)。響應於第一阻抗特性與第二阻抗特性，電壓偵測電路211會測得電壓V 1(亦稱為第一電壓)，如圖2B所示。
在本範例實施例中，供應電壓VDDQ的電壓值高於接地電壓VSSQ的電壓值，因此在經過電阻R h與電阻R d分壓之後，電壓V 1的電壓值會正相關於供應電壓VDDQ的電壓值。然後，電壓偵測電路211會根據測得的電壓V 1來產生電壓V 2(亦稱為第二電壓)，其中電壓V 2的電壓值會被鎖定在電壓V 1的電壓值上或附近。
圖3是根據本發明的一範例實施例所繪示的電壓偵測電路的示意圖。
請參照圖3，電壓偵測電路211包括比較器31(亦稱為第一比較器)、上/下(up/down)計數器32(亦稱為第一上/下計數器)及分壓器33(亦稱為第一分壓器)。上/下計數器32串接在比較器31與分壓器33之間。比較器31用以比較電壓V 1與電壓V 2並根據比較結果產生比較訊號CS 1(亦稱為第一比較訊號)。上/下計數器32用以根據比較訊號CS 1產生計數訊號CC 1(亦稱為第一計數訊號)。在本範例實施例中，上/下計數器32為7位元(7-bits)上/下計數器，但上/下計數器32還可以是其他類型的計數器，本發明不加以限制。分壓器33用以根據計數訊號CC 1輸出電壓V 2。在本範例實施例中，分壓器33為電阻式分壓器(poly divider)。例如，對應於上/下計數器32為7位元上/下計數器，分壓器33可以是7位元電阻式分壓器。然而，在另一範例實施例中，分壓器33也可以是其他類型的分壓器，本發明不加以限制。
具體來看，若比較器31當前的比較結果為電壓V 1的電壓值高於電壓V 2的電壓值，分壓器33會提高電壓V 2的電壓值；若比較器31當前的比較結果為電壓V 1的電壓值低於電壓V 2的電壓值，分壓器33會降低電壓V 2的電壓值。藉由比較器31、上/下計數器32及分壓器33的操作，電壓V 1的電壓值與電壓V 2的電壓值會逐漸逼近直到電壓V 2的電壓值被鎖定在電壓V 1的電壓值上或附近。當電壓V 2的電壓值被鎖定在電壓V 1的電壓值上或附近時，比較器31的比較結果會發生連續的變化。例如，前一個比較結果為電壓V 1的電壓值高於電壓V 2的電壓值且當前的比較結果為電壓V 1的電壓值低於電壓V 2的電壓值，或者前一個比較結果為電壓V 1的電壓值低於電壓V 2的電壓值且當前的比較結果為電壓V 1的電壓值高於電壓V 2的電壓值，即表示比較結果發生連續的變化。
請再次參照圖2B，分壓電路212耦接至電壓偵測電路211並且用以對電壓偵測電路211之輸出端的電壓V 2執行分壓操作。例如，在本範例實施例中，分壓電路212包括阻抗元件R 1(亦稱為第一阻抗元件)與阻抗元件R 2(亦稱為第二阻抗元件)，其中阻抗元件R 1與阻抗元件R 2具有相同或相近的電阻值。例如，阻抗元件R 1與阻抗元件R 2可分別包括至少一個電阻。阻抗元件R 1的第一端耦接供應電壓VDDQ，並且阻抗元件R 1的第二端耦接電壓輸出電路213的輸入端。阻抗元件R 2的第一端耦接電壓偵測電路211之輸出端，並且阻抗元件R 2的第二端耦接阻抗元件R 1的第二端，如圖2B所示。此外，供應電壓VDDQ的電壓值高於電壓V 2的電壓值，因此在經過分壓電路212(例如，阻抗元件R 1與阻抗元件R 2)分壓之後，分壓電路212之輸出端的電壓V 3(亦稱為第三電壓)之電壓值也會正相關於供應電壓VDDQ的電壓值。
電壓輸出電路213耦接至分壓電路212並且用以響應於分壓電路213之輸出端的電壓V 3而產生內部參考電壓VREFDQ。在本範例實施例中，內部參考電壓VREFDQ的電壓值會被鎖定在電壓V 3的電壓值上或附近。
圖4是根據本發明的一範例實施例所繪示的電壓輸出電路的示意圖。
請參照圖4，電壓輸出電路213包括比較器41(亦稱為第二比較器)、上/下計數器42(亦稱為第二上/下計數器)及分壓器43(亦稱為第二分壓器)。上/下計數器42串接在比較器41與分壓器43之間。比較器41用以比較電壓V 3與內部參考電壓VREFDQ並根據比較結果產生比較訊號CS 2(亦稱為第二比較訊號)。上/下計數器42用以根據比較訊號CS 2產生計數訊號CC 2(亦稱為第二計數訊號)。在本範例實施例中，上/下計數器42為7位元上/下計數器。分壓器43用以根據計數訊號CC 2輸出內部參考電壓VREFDQ。在本範例實施例中，分壓器43為電阻式分壓器。例如，對應於上/下計數器42為7位元上/下計數器，分壓器43可以是7位元電阻式分壓器。然而，本發明並不限制比較器41、上/下計數器42及分壓器43中任一者的類型，只要可以滿足所需的功能即可。
類似於圖3的電壓偵測電路211，藉由比較器41、上/下計數器42及分壓器43的操作，內部參考電壓VREFDQ的電壓值與電壓V 3的電壓值會逐漸逼近直到內部參考電壓VREFDQ的電壓值被鎖定在電壓V 3的電壓值上或附近。當內部參考電壓VREFDQ的電壓值被鎖定在電壓V 3的電壓值上或附近時，比較器41的比較結果會發生連續的變化。例如，前一個比較結果為內部參考電壓VREFDQ的電壓值高於電壓V 3的電壓值且當前的比較結果為內部參考電壓VREFDQ的電壓值低於電壓V 3的電壓值，或者前一個比較結果為內部參考電壓VREFDQ的電壓值低於電壓V 3的電壓值且當前的比較結果為內部參考電壓VREFDQ的電壓值高於電壓V 3的電壓值，即表示比較結果發生連續的變化。
在一範例實施例中，(只有)在內部參考電壓VREFDQ符合一穩態條件之後，內部參考電壓VREFDQ會被提供給記憶體控制器112使用。例如，此內部參考電壓VREFDQ符合穩態條件，是指內部參考電壓VREFDQ的電壓值已被鎖定在電壓V 3的電壓值上或附近。藉此，可避免因初期產生的內部參考電壓VREFDQ尚未穩定，而使得傳輸的資料訊號中出現過多錯誤。
請再次參照圖2B，在一範例實施例中，參考電壓產生器21還包括暫存器(register)214。暫存器214耦接至電壓輸出電路214並且用以在產生內部參考電壓VREFDQ之後暫存對應於所產生之內部參考電壓VREFDQ的控制碼。電壓輸出電路213可根據此控制碼來持續輸出(符合上述穩態條件的)內部參考電壓VREFDQ。例如，在圖4的一範例實施例中，在產生內部參考電壓VREFDQ或內部參考電壓VREFDQ符合上述穩態條件之後，分壓器43會將對應於內部參考電壓VREFDQ的控制碼儲存於暫存器214並且根據此控制碼來接續產生內部參考電壓VREFDQ。在一範例實施例中，暫存器214還可以是指任意類型的記憶體單元，本發明不加以限制。
在一範例實施例中，在產生內部參考電壓VREFDQ或內部參考電壓VREFDQ符合上述穩態條件之後，電壓輸出電路213中的一部分電子元件會被禁能(disable)。例如，在將對應於符合穩態條件的內部參考電壓VREFDQ之控制碼記錄於暫存器214之後，電壓輸出電路213中與根據控制碼來產生內部參考電壓VREFDQ之操作無關的電子電路(例如，圖4中的比較器41與上/下計數器42)可被禁能，從而在不影響內部參考電壓VREFDQ之穩定輸出的前提下節省部分運作電力。
在圖2B的另一範例實施例中，在電壓V 2的電壓值被鎖定在電壓V 1的電壓值上或附近(例如電壓V 1符合穩態條件)之後，對應於電壓V 2的控制碼也可以被電壓偵測電路211儲存並且後續被用來持續輸出電壓V 2。例如，類似於電壓輸出電路213，電壓偵測電路211也具有一個用來儲存對應於電壓V 2之控制碼的暫存器(未繪示)。藉此，電壓V 2可以根據所儲存的控制碼而穩定的被產生，同時電壓偵測電路211中與根據控制碼來產生電壓V 2之操作無關的電子電路(例如，圖3中的比較器31與上/下計數器32)可被禁能，從而亦可節省部分運作電力。
圖5是根據本發明的另一範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖5，記憶體儲存裝置50例如是固態硬碟(Solid State Drive, SSD)等同時包含可複寫式非揮發性記憶體模組506與非揮發性記憶體508的記憶體儲存裝置。記憶體儲存裝置50可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置50或從記憶體儲存裝置50中讀取資料。所提及的主機系統為可實質地與記憶體儲存裝置50配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置50包括連接介面單元502、記憶體控制電路單元504、可複寫式非揮發性記憶體模組506及揮發性記憶體508。連接介面單元502用於將記憶體儲存裝置50連接至主機系統。在本範例實施例中，連接介面單元502是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元502亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元502可與記憶體控制電路單元504封裝在一個晶片中，或者連接介面單元502也可以是佈設於一包含記憶體控制電路單元504之晶片外。
記憶體控制電路單元504用以根據主機系統的指令在可複寫式非揮發性記憶體模組506中進行資料的寫入、讀取與抹除等運作。可複寫式非揮發性記憶體模組506是耦接至記憶體控制電路單元504並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組506可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，記憶體控制電路單元504也具有與圖1至圖4之範例實施例所提及的記憶體控制電路單元11相同或相似的功能及/或電子電路結構，並且揮發性記憶體508相同或相似於圖1之範例實施例所提及的揮發性記憶體12。因此，關於記憶體控制電路單元504與揮發性記憶體508之說明請參照圖1至圖4之範例實施例即可，在此便不贅述。
值得一提的是，圖2B、圖3及圖4所繪示的電子電路結構僅為部分範例實施例中參考電壓產生器21、電壓偵測電路211、分壓電路212及電壓輸出電路213的示意圖，而非用以限定本發明。在部分未提及的應用中，更多的電子元件可以被加入至參考電壓產生器21、電壓偵測電路211、分壓電路212及電壓輸出電路213的任一者中，以提供額外的功能。此外，在部分未提及的應用中，參考電壓產生器21、電壓偵測電路211、分壓電路212及電壓輸出電路213的任一者之電路布局及/或元件耦接關係也可以被適當地改變，以符合實務上的需求。
圖6是根據本發明的一範例實施例所繪示的參考電壓產生方法的流程圖。此參考電壓產生方法可適用於圖1或圖5之範例實施例所提及的記憶體儲存裝置。以下將以圖1的記憶體儲存裝置10搭配圖6來進行說明。
請參照圖1與圖6，在步驟S601中，經由記憶體介面113的連接介面1131偵測記憶體控制器112的阻抗特性並經由記憶體介面113的連接介面1132偵測揮發性記憶體12的阻抗特性。在步驟S602中，根據步驟S601的偵測結果產生內部參考電壓(例如，圖2A的內部參考電壓VREFDQ)，其中此內部參考電壓的電壓值正相關於記憶體控制器112之供應電壓(例如，圖2A的供應電壓VDDQ)的電壓值。然後，在步驟S603中，根據此內部參考電壓來解析記憶體介面113接收之資料訊號(例如，圖2的資料訊號201)。例如，在解析來自於揮發性記憶體12的資料訊號時，記憶體介面113之時脈訊號的上升緣與下降緣可用於取樣此資料訊號。
然而，圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖6中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可偵測當前記憶體控制器與揮發性記憶體的阻抗特性來動態地在記憶體介面中產生用於存取揮發性記憶體的內部參考電壓。由於此內部參考電壓是參考當前的使用環境之阻抗特性而產生，記憶體控制器及/或揮發性記憶體之阻抗元件的製程誤差對於此內部參考電壓的影響可被減少。此外，本發明也不需要藉由晶片內終結阻抗元件之理想阻抗值與離線晶片驅動阻抗元件之理想阻抗值來計算並修正內部參考電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、50‧‧‧記憶體儲存裝置
11‧‧‧記憶體控制電路單元
111‧‧‧處理器核心
112‧‧‧記憶體控制器
113‧‧‧記憶體介面
1131、1132‧‧‧連接介面
12‧‧‧揮發性記憶體
21‧‧‧參考電壓產生器
201‧‧‧資料訊號
211‧‧‧電壓偵測電路
212‧‧‧分壓電路
213‧‧‧電壓輸出電路
214‧‧‧暫存器
31、41‧‧‧比較器
32、42‧‧‧上/下計數器
33、43‧‧‧分壓器
502‧‧‧連接介面單元
504‧‧‧記憶體控制電路單元
506‧‧‧可複寫式非揮發性記憶體模組
508‧‧‧揮發性記憶體
S601‧‧‧步驟(經由記憶體介面的第一連接介面偵測記憶體控制器的第一阻抗特性並經由記憶體介面的第二連接介面偵測揮發性記憶體的第二阻抗特性)
S602‧‧‧步驟(根據偵測結果產生內部參考電壓)
S603‧‧‧步驟(根據內部參考電壓解析記憶體介面接收之資料訊號)
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2A是根據本發明的一範例實施例所繪示的資料訊號的示意圖。 圖2B是根據本發明的一範例實施例所繪示的參考電壓產生器的示意圖。 圖3是根據本發明的一範例實施例所繪示的電壓偵測電路的示意圖。 圖4是根據本發明的一範例實施例所繪示的電壓輸出電路的示意圖。 圖5是根據本發明的另一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖6是根據本發明的一範例實施例所繪示的參考電壓產生方法的流程圖。
10‧‧‧記憶體儲存裝置
11‧‧‧記憶體控制電路單元
111‧‧‧處理器核心
112‧‧‧記憶體控制器
113‧‧‧記憶體介面
1131、1132‧‧‧連接介面
12‧‧‧揮發性記憶體
21‧‧‧參考電壓產生器

Claims (31)

  1. 一種記憶體控制電路單元，用於控制一揮發性記憶體，該記憶體控制電路單元包括：一處理器核心；一記憶體控制器，耦接至該處理器核心；以及一記憶體介面，耦接至該記憶體控制器與該揮發性記憶體，其中該記憶體介面用以偵測該記憶體控制器的一第一阻抗特性、偵測該揮發性記憶體的一第二阻抗特性並根據一偵測結果產生一內部參考電壓，其中該內部參考電壓的一電壓值正相關於該記憶體控制器的一供應電壓的一電壓值，且該內部參考電壓用以解析該記憶體介面接收之一資料訊號，其中該記憶體介面更用以基於一時脈訊號的一上升緣與該時脈訊號的一下降緣來取樣該資料訊號。
  2. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該記憶體介面包括：一第一連接介面，用以耦接至該記憶體控制器；一第二連接介面，用以耦接至該揮發性記憶體；以及一參考電壓產生器，耦接至該第一連接介面與該第二連接介面，其中該參考電壓產生器用以經由該第一連接介面偵測該記憶體控制器的該第一阻抗特性、經由該第二連接介面偵測該揮發性 記憶體的該第二阻抗特性並根據該偵測結果產生該內部參考電壓。
  3. 如申請專利範圍第2項所述的記憶體控制電路單元，其中該參考電壓產生器包括：一電壓偵測電路，用以響應於該第一阻抗特性與該第二阻抗特性而偵測一晶片內終結阻抗元件的一第一電壓，其中該第一電壓的一電壓值正相關於該記憶體控制器的該供應電壓的該電壓值。
  4. 如申請專利範圍第3項所述的記憶體控制電路單元，其中該參考電壓產生器更包括：一分壓電路，耦接至該電壓偵測電路並且用以對該電壓偵測電路之輸出端的一第二電壓執行一分壓操作；以及一電壓輸出電路，耦接至該分壓電路並且用以響應於該分壓電路之輸出端的一第三電壓而產生該內部參考電壓。
  5. 如申請專利範圍第3項所述的記憶體控制電路單元，其中該電壓偵測電路包括：一第一比較器，用以比較該第一電壓與一第二電壓並產生一第一比較訊號；一第一上/下計數器，耦接至該第一比較器並且用以根據該第一比較訊號產生一第一計數訊號；以及一第一分壓器，耦接至該第一上/下計數器並且用以根據該第一計數訊號輸出該第二電壓。
  6. 如申請專利範圍第4項所述的記憶體控制電路單元，其中該分壓電路包括：一第一阻抗元件，其第一端耦接該記憶體控制器的該供應電壓，其第二端耦接該電壓輸出電路的輸入端；以及一第二阻抗元件，其第一端耦接該電壓偵測電路之該輸出端，其第二端耦接該第一阻抗元件的該第二端。
  7. 如申請專利範圍第4項所述的記憶體控制電路單元，其中該電壓輸出電路包括：一第二比較器，用以比較該第三電壓與該內部參考電壓並產生一第二比較訊號；一第二上/下計數器，耦接至該第二比較器並且用以根據該第二比較訊號產生一第二計數訊號；以及一第二分壓器，耦接至該第二上/下計數器並且用以根據該第二計數訊號產生該內部參考電壓。
  8. 如申請專利範圍第4項所述的記憶體控制電路單元，其中該參考電壓產生器更包括：一記憶體單元，耦接至該電壓輸出電路，其中在產生該內部參考電壓之後，該電壓輸出電路更用以將對應於該內部參考電壓的一控制碼儲存於該記憶體單元並且根據該控制碼來產生該內部參考電壓。
  9. 如申請專利範圍第4項所述的記憶體控制電路單元，其中在產生該內部參考電壓之後，該電壓輸出電路中的一部分電子元件被禁能。
  10. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該第一阻抗特性對應於該記憶體控制器的一晶片內終結阻抗元件之阻抗特性，其中該第二阻抗特性對應於該揮發性記憶體的一離線晶片驅動阻抗元件之阻抗特性。
  11. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該內部參考電壓之該電壓值大於該供應電壓之該電壓值的0.6倍。
  12. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該揮發性記憶體為***雙倍資料率同步動態隨機存取記憶體。
  13. 如申請專利範圍第1項所述的記憶體控制電路單元，其中該供應電壓之該電壓值低於1.2伏特，且該內部參考電壓之該電壓值不等於該供應電壓之該電壓值的0.5倍。
  14. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；一揮發性記憶體；以及一記憶體控制電路單元，耦接至該連接介面單元、該可複寫 式非揮發性記憶體模組及該揮發性記憶體，其中該記憶體控制電路單元用以偵測一記憶體控制器的一第一阻抗特性、偵測該揮發性記憶體的一第二阻抗特性並根據一偵測結果產生一內部參考電壓，其中該內部參考電壓的一電壓值正相關於該記憶體控制器的一供應電壓的一電壓值，且該內部參考電壓用以解析該記憶體控制電路單元接收之一資料訊號，其中該記憶體控制電路單元更用以基於一時脈訊號的一上升緣與該時脈訊號的一下降緣來取樣該資料訊號。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元包括一記憶體介面，其中該記憶體介面包括：一第一連接介面，用以耦接至該記憶體控制器；一第二連接介面，用以耦接至該揮發性記憶體；以及一參考電壓產生器，耦接至該第一連接介面與該第二連接介面，其中該參考電壓產生器用以經由該第一連接介面偵測該記憶體控制器的該第一阻抗特性、經由該第二連接介面偵測該揮發性記憶體的該第二阻抗特性並根據該偵測結果產生該內部參考電壓。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該參考電壓產生器包括： 一電壓偵測電路，用以響應於該第一阻抗特性與該第二阻抗特性而偵測一晶片內終結阻抗元件的一第一電壓，其中該第一電壓的一電壓值正相關於該記憶體控制器的該供應電壓的該電壓值。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該參考電壓產生器更包括：一分壓電路，耦接至該電壓偵測電路並且用以對該電壓偵測電路之輸出端的一第二電壓執行一分壓操作；以及一電壓輸出電路，耦接至該分壓電路並且用以響應於該分壓電路之輸出端的一第三電壓而產生該內部參考電壓。
  18. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該電壓偵測電路包括：一第一比較器，用以比較該第一電壓與一第二電壓並產生一第一比較訊號；一第一上/下計數器，耦接至該第一比較器並且用以根據該第一比較訊號產生一第一計數訊號；以及一第一分壓器，耦接至該第一上/下計數器並且用以根據該第一計數訊號輸出該第二電壓。
  19. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該分壓電路包括：一第一阻抗元件，其第一端耦接該記憶體控制器的該供應電壓，其第二端耦接該電壓輸出電路的輸入端；以及 一第二阻抗元件，其第一端耦接該電壓偵測電路之該輸出端，其第二端耦接該第一阻抗元件的該第二端。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該電壓輸出電路包括：一第二比較器，用以比較該第三電壓與該內部參考電壓並產生一第二比較訊號；一第二上/下計數器，耦接至該第二比較器並且用以根據該第二比較訊號產生一第二計數訊號；以及一第二分壓器，耦接至該第二上/下計數器並且用以根據該第二計數訊號產生該內部參考電壓。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該參考電壓產生器更包括：一記憶體單元，耦接至該電壓輸出電路，其中在產生該內部參考電壓之後，該電壓輸出電路更用以將對應於該內部參考電壓的一控制碼儲存於該記憶體單元並且根據該控制碼來產生該內部參考電壓。
  22. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在產生該內部參考電壓之後，該電壓輸出電路中的一部分電子元件被禁能。
  23. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該第一阻抗特性對應於該記憶體控制器的一晶片內終結阻抗元件之阻抗特性， 其中該第二阻抗特性對應於該揮發性記憶體的一離線晶片驅動阻抗元件之阻抗特性。
  24. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該內部參考電壓之該電壓值大於該供應電壓之該電壓值的0.6倍。
  25. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該揮發性記憶體為***雙倍資料率同步動態隨機存取記憶體。
  26. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該供應電壓之該電壓值低於1.2伏特，且該內部參考電壓之該電壓值不等於該供應電壓之該電壓值的0.5倍。
  27. 一種參考電壓產生方法，用於將一記憶體控制器連接至一揮發性記憶體的一記憶體介面，該參考電壓產生方法包括：經由該記憶體介面的一第一連接介面偵測該記憶體控制器的一第一阻抗特性並經由該記憶體介面的一第二連接介面偵測該揮發性記憶體的一第二阻抗特性；根據一偵測結果產生一內部參考電壓，其中該內部參考電壓的一電壓值正相關於該記憶體控制器的一供應電壓的一電壓值；以及根據該內部參考電壓解析該記憶體介面接收之一資料訊號，其中根據該內部參考電壓解析該記憶體介面接收之該資料訊號的步驟包括：基於一時脈訊號的一上升緣與該時脈訊號的一下降緣來取樣該資料訊號。
  28. 如申請專利範圍第27項所述的參考電壓產生方法，其中該第一阻抗特性對應於該記憶體控制器的一晶片內終結阻抗元件之阻抗特性，其中該第二阻抗特性對應於該揮發性記憶體的一離線晶片驅動阻抗元件之阻抗特性。
  29. 如申請專利範圍第27項所述的參考電壓產生方法，其中該內部參考電壓之該電壓值大於該供應電壓之該電壓值的0.6倍。
  30. 如申請專利範圍第27項所述的參考電壓產生方法，其中該揮發性記憶體為***雙倍資料率同步動態隨機存取記憶體。
  31. 如申請專利範圍第27項所述的參考電壓產生方法，其中該供應電壓之該電壓值低於1.2伏特，且該內部參考電壓之該電壓值不等於該供應電壓之該電壓值的0.5倍。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04205992A (ja) * 1990-11-30 1992-07-28 Mitsubishi Electric Corp 入力バッファ回路，入出力バッファ回路及び携帯形半導体記憶装置
US5343437A (en) * 1993-02-19 1994-08-30 Motorola Inc. Memory having nonvolatile and volatile memory banks
US7080222B1 (en) * 2002-09-20 2006-07-18 Cypress Semiconductor Corp. Cellular telephone memory with backup memory interface
US6949949B2 (en) * 2002-12-17 2005-09-27 Ip-First, Llc Apparatus and method for adjusting the impedance of an output driver
US8040750B2 (en) * 2008-06-25 2011-10-18 International Business Machines Corporation Dual mode memory system for reducing power requirements during memory backup transition
WO2010103569A1 (en) * 2009-03-11 2010-09-16 Hitachi, Ltd. Storage system and control method for the same, and program
US8233336B2 (en) * 2009-09-25 2012-07-31 Infineon Technologies Ag Memory controller comprising adjustable transmitter impedance
US8681571B2 (en) * 2010-06-15 2014-03-25 International Business Machines Corporation Training a memory controller and a memory device using multiple read and write operations
US8289784B2 (en) * 2010-06-15 2012-10-16 International Business Machines Corporation Setting a reference voltage in a memory controller trained to a memory device
US8681546B2 (en) * 2011-02-22 2014-03-25 Apple Inc. Variable impedance control for memory devices
US8923065B2 (en) 2012-12-31 2014-12-30 SanDisk Technologies, Inc. Nonvolatile memory and method with improved I/O interface
KR102116671B1 (ko) * 2014-07-30 2020-06-01 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드 라인 구동 방법

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