KR20140028303A - 비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템 - Google Patents

비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템 Download PDF

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KR20140028303A
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Abstract

본 발명은 비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템에 관한 것으로, 더욱 상세하게는 플래시 메모리 장치의 구동을 제어하기 위한 기술이다. 이러한 본 발명은 워드라인 및 비트라인 간에 접속되는 복수의 셀을 포함하는 셀 어레이, 워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상수 값을 워드라인 어드레스와 조합하여 위드라인의 라이징 타임을 설정하는 구동 제어부 및 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함한다.

Description

비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템{Nonvolatile memory device, method for controlling the same and data processing system using the same}
본 발명은 비휘발성 메모리 장치, 그 제어 방법 및 이를 이용하는 데이터 처리 시스템에 관한 것으로, 더욱 상세하게는 플래시 메모리 장치의 구동을 제어하기 위한 기술이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 이러한 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나누어진다.
램에 저장된 데이터는 전원 공급이 중단되면 소멸 되는데, 이러한 타입의 메모리를 휘발성(Volatile) 메모리라고 한다. 이러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다.
반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸 되지 않는데, 이러한 타입의 메모리를 비휘발성(Nonvolatile) 메모리라고 한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 상관없이 보존되어야 할 내용을 기억시키는데 쓰인다.
비휘발성 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
이 중에서 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반하여, 위의 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
특히, 플래시(Flash) 메모리는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리 중에서도 낸드형(NAND-type) 플래시 메모리는 집적도가 매우 높은 장점을 가진다.
비휘발성 메모리 장치인 플래시 메모리 장치는 데이터의 기록 및 소거가 전기적으로 수행되는 특징을 갖는다. 플래시 메모리 장치의 메모리 셀 들은 복수의 블록들로 구성되고, 각각의 블록은 다수개의 페이지로 구성된다. 특히 블록은 메모리 셀에 저장된 데이터를 소거하는 최소 단위가 된다.
플래시 메모리 장치는, 프로그램 동작 또는 소거 동작시에, 고에너지 장벽을 통과하는 터널링 효과와 높은 운동 에너지를 가진 핫 캐리어가 절연물을 통과하는 핫 캐리어 효과를 이용한다.
이러한 플래시 메모리 장치를 프로그램할 때에는 프로그램 금지 워드라인에 패스 전압(Vpass)을 인가하는 한편 프로그램할 워드라인에 프로그램 전압(Vpgm)을 인가한다.
보다 구체적으로, 전압 제공부에서 생성한 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 글로벌 워드라인으로 인가되고, 블럭 선택 신호에 의해 구동되는 블럭 스위치를 통해 글로벌 워드라인에 인가된 전압이 로컬 워드라인으로 전달되는 것이다.
로컬 워드라인은 각각 저항 성분(R) 및 커패시터 성분(C)을 포함하고 있으며, 로컬 워드라인의 위치에 따라 각각의 로컬 워드라인에 포함된 기생성분(RC 성분)은 서로 다를 수 있다. 따라서, 프로그램할 워드라인에 프로그램 전압을 인가하는 시간은 기생 성분에 의한 영향이 가장 큰 즉, 가장 워스트(worst)한 워드라인에 맞추어 결정되게 된다.
이는 프로그램 모드시 프로그램 전압까지의 라이징 타임이 짧은 워드라인이 선택된 경우에도, 프로그램 전압까지의 라이징 타임이 가장 긴 워드라인에 대한 프로그램 전압 인가 시간에 맞추어 프로그램 전압이 인가됨을 의미한다.
프로그램 시간은 비휘발성 메모리 장치의 성능을 결정하는 요소 중 하나이며, 따라서 프로그램 전압 인가 시간을 감소시키기 위한 방안이 필요하다.
본 발명은 2차원 또는 3D(3 Dimension, 3차원) 플래시 메모리 장치에서, 워드라인의 위치에 따라 변화되는 저항값을 상수 값으로 정하여 워드라인 어드레스와 조합함으로써 최적의 워드라인 라이징 타임을 설정할 수 있도록 하는데 그 특징이 있다.
또한, 본 발명은 2차원 또는 3D 플래시 메모리 장치에서, 데이터 선택 라인(DSL)의 위치에 따라 변화되는 저항값을 상수 값으로 정하여 데이터 선택 어드레스와 조합함으로써 데이터 선택 라인의 최적의 라이징 타임을 설정할 수 있도록 하는데 그 특징이 있다.
또한, 본 발명은 2차원 또는 3D 플래시 메모리 장치에서, 소스 선택 라인(SSL)의 위치에 따라 변화되는 저항값을 상수 값으로 정하여 소스 선택 어드레스와 조합함으로써 소스 선택 라인의 최적의 라이징 타임을 설정하도록 하는데 그 특징이 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 워드라인 및 비트라인 간에 접속되는 복수의 셀을 포함하는 셀 어레이; 워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상수 값을 워드라인 어드레스와 조합하여 위드라인의 라이징 타임을 설정하는 구동 제어부; 및 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는, 데이터 선택 라인과 연결되는 복수의 셀을 포함하는 셀 어레이; 데이터 선택 라인의 위치별로 측정된 데이터 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하고, 상수 값을 데이터 선택 어드레스와 조합하여 데이터 선택 라인의 라이징 타임을 설정하는 구동 제어부; 및 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는, 소스 선택 라인과 연결되는 복수의 셀을 포함하는 셀 어레이; 소스 선택 라인의 위치별로 측정된 소스 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하고, 상수 값을 소스 선택 어드레스와 조합하여 소스 선택 라인의 라이징 타임을 설정하는 구동 제어부; 및 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 제어 방법은, 워드라인의 위치별로 워드라인의 저항 값을 측정하고, 워드라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계; 상수 값을 워드라인 어드레스와 조합하여 위드라인의 라이징 타임을 설정하는 단계; 및 설정된 라이징 타임에 대응하여 셀 어레이의 워드라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제어 방법은, 데이터 선택 라인의 위치별로 데이터 선택 라인의 저항 값을 측정하고, 데이터 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계; 상수 값을 데이터 선택 어드레스와 조합하여 데이터 선택 라인의 라이징 타임을 설정하는 단계; 및 설정된 라이징 타임에 대응하여 셀 어레이의 데이터 선택 라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제어 방법은, 소스 선택 라인의 위치별로 소스 선택 라인의 저항 값을 측정하고, 소스 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계; 상수 값을 소스 선택 어드레스와 조합하여 소스 선택 라인의 라이징 타임을 설정하는 단계; 및 설정된 라이징 타임에 대응하여 셀 어레이의 소스 선택 라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 이용하는 데이터 처리 시스템은, 호스트 장치; 및 호스트 인터페이스를 통해 호스트 장치와 접속되는 비휘발성 메모리 장치를 포함하고, 비휘발성 메모리 장치는, 워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상수 값을 워드라인 어드레스와 조합하여 위드라인의 라이징 타임을 설정하며, 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 컨트롤러를 포함하는 것을 특징으로 한다.
본 발명은 워드라인, 데이터 선택 라인, 소스 선택 라인의 위치에 따라 라이징 타임을 가변시켜 프로그램 동작을 수행함으로써 프로그램 시간 차이를 최소화할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성도.
도 2 및 도 3은 도 1의 메인 셀 어레이에 관한 상세 구성도.
도 4 내지 도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제어 방법을 설명하기 위한 흐름도.
도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 이용하는 데이터 처리 시스템의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구성도이다.
본 발명의 일 실시예에 의한 비휘발성 메모리 장치는 셀 어레이(100), 디코딩부(110), 페이지 버퍼(120), 데이터 제어부(130), I/O 패드(140), 구동 제어부(150) 및 전압 제공부(160)를 포함한다.
여기서, 구동 제어부(150)는 상수 연산부(151)와 라이징 타임 제어부(152)를 포함한다.
도 1의 실시예에서는 라이징 타임 제어부(152)와 상수 연산부(151)를 각각 도시하였으나, 상수 연산부(151)가 라이징 타임 제어부(152)의 내부에 위치하도록 설계하는 것도 가능함은 물론이다.
셀 어레이(100)는 뱅크를 포함하는 적어도 하나의 플레인을 포함할 수 있으며, 예를 들어 플래시 메모리 셀을 이용하여 구성할 수 있다. 아울러, 셀 어레이(100)는 비트라인 및 워드라인과 연결되는 복수의 메모리 블록들을 포함한다. 그리고, 각각의 메모리 블록은 복수의 셀 스트링들을 포함한다.
디코딩부(110)는 블록 디코더, 블록 선택 스위치, 로오 디코더 및 컬럼 디코더를 포함할 수 있다. 그리고, 디코딩부(110)는 라이징 타임 제어부(152)로부터 어드레스를 인가받아 해당하는 메모리 블록의 워드라인 또는 비트라인을 선택한다.
예를 들어, 메모리 블록이 블록 선택 스위치에 의해서 인에이블되면, 메모리 블록에 포함되는 라인들(예를 들어, 워드라인)과 동작 전압이 제공되는 글로벌 라인들(예를 들어, 글로벌 워드라인)이 연결된다. 여기서, 글로벌 라인들에 제공되는 동작 전압은 전압 제공부(160)가 공급한다.
그리고, 페이지 버퍼(120)는 셀 어레이(100)의 비트라인과 연결되어 동작 모드에 따라 라이트 드라이버 또는 센스 앰프로써 동작하게 된다. 페이지 버퍼(120)는 디코딩부(110)의 컬럼 어드레스 디코딩 결과에 따라 동작하여 데이터 제어부(130)와 데이터를 송수신한다.
또한, 페이지 버퍼(120)는 셀 어레이(100)의 센싱 동작과 프로그램 동작을 제어한다. 예를 들어, 페이지 버퍼(120)는 리드 모드에서 센스앰프로 동작하게 되고 프로그램 모드에서 라이트 드라이버로 동작하게 된다.
데이터 제어부(130)는 입출력 제어신호에 응답하여 반도체 메모리 장치와 외부의 시스템 등과의 데이터 입출력을 제어한다. 데이터 제어부(130)는 입출력 패드(140)를 통해 외부의 시스템과 입출력 데이터를 교환하게 된다.
이때, 데이터 제어부(130)는 셀 어레이(100)의 데이터를 입출력 패드(140)를 통해 외부의 시스템에 전달하게 된다. 반면에, 데이터 제어부(130)는 입출력 패드(140)를 통해 외부의 시스템으로부터 인가된 데이터를 페이지 버퍼(120)에 전달하게 된다. 입출력 패드(140)로부터 입력된 프로그램 데이터는 데이터 제어부(130)를 통해 페이지 버퍼(120)의 프로그램 데이터 래치에 저장된다.
전압 제공부(160)는 적어도 하나의 펌프를 구비하여 반도체 메모리 장치의 동작 모드별로 고전압을 제공한다. 그리고, 전압 제공부(160)에서 생성된 고전압은 디코딩부(110)를 통해 셀 어레이(100)의 선택된 블록으로 인가된다.
또한, 상수 연산부(151)는 워드라인 저항 WL_R, 데이터 선택 라인(DSL)의 저항 DSL_R 및 소스 선택 라인(SSL)의 저항 SSL_R의 변화 값에 따라 상수 값 A~C을 연산하여 라이징 타임 제어부(152)에 공급한다.
여기서, 셀 어레이(100)는 로오 라인을 선택하기 위해 수많은 워드라인을 포함하게 되는데, 워드라인의 위치에 따라 서로 다른 저항 WL_R을 갖게 된다. 즉, 셀 스트링에서 워드라인이 데이터 선택 라인(DSL), 소스 선택 라인(SSL)에 가깝게 위치하느냐 멀게 위치하느냐에 따라 그 저항 WL_R의 값이 달라지게 된다.
그리고, 셀 어레이(100)는 셀 스트링을 선택하기 위해 수많은 데이터 선택 라인(DSL)과 수많은 소스 선택 라인(SSL)을 포함하게 된다. 그런데, 데이터 선택 라인(DSL)과 소스 선택 라인(SSL)이 칩의 에지(Edge) 영역에 위치하느냐 칩의 중앙(Center) 영역에 위치하느냐에 따라 그 저항 DSL_R, SSL_R의 값이 달라지게 된다.
이에 따라, 상수 연산부(151)는 각 워드라인의 저항 WL_R 변화 값을 측정하여 측정된 저항 WL_R의 변화 값에 대응하는 상수 값 A을 연산한다. 여기서, 각 워드라인의 저항 WL_R은 워드라인의 위치에 따라 선형(Linear) 적으로 변하게 되는 것을 가정한다.
그리고, 상수 연산부(151)는 각 데이터 선택 라인(DSL)의 저항 DSL_R 및 소스 선택 라인(SSL)의 저항 SSL_R 변화 값을 측정하여 측정된 저항 DSL_R, SSL_R의 변화 값에 대응하는 상수 값 B, C을 연산한다. 여기서, 각 데이터 선택 라인(DSL)의 저항 DSL_R 및 소스 선택 라인(SSL)의 저항 SSL_R은 데이터 선택 라인(DSL) 및 소스 선택 라인(SSL)의 위치에 따라 선형(Linear) 적으로 변하게 되는 것을 가정한다.
라이징 타임 제어부(152)는 외부 제어신호, 명령 신호 및 어드레스를 수신하여 내부 명령 신호를 생성한다. 또한, 외부 어드레스에 기초하여 내부 어드레스를 생성하여 디코딩부(110)로 제공한다.
여기서, 어드레스는 워드라인 어드레스 WL_ADD, 데이터 선택 어드레스 DSL_ADD 및 소스 선택 어드레스 SSL_ADD를 포함할 수 있다.
이러한 라이징 타임 제어부(152)는 상수 연산부(151)로부터 인가되는 상수 값 A~C과 워드라인 어드레스 WL_ADD, 데이터 선택 어드레스 DSL_ADD 및 소스 선택 어드레스 SSL_ADD를 매칭하여 워드라인, 데이터 선택 라인(DSL) 및 소스 선택 라인(SSL)의 라이징 타임을 제어한다.
보다 구체적으로 설명하면, 상수 연산부(151)는 테스트 모드시 각 워드라인별로 상이한 저항 WL_R 값을 검출하여 저항 WL_R에 대응하는 상수 값 A~C을 연산하고 이를 참조 테이블로 관리한다. 참조 테이블에 저장된 상수 값 A~C은 워드라인의 위치에 따른 저항 WL_R 값에 대응하여 측정될 수 있으며 테스트 모드를 통해 예측(Offset) 및 계산될 수 있다.
즉, 테스트 모드시 워드라인을 순차적으로 선택하여 패스 전압을 인가하고, 해당 워드라인이 목표 전압 레벨에 도달하면 이때의 기울기를 계산하여 상수 값 A을 구하게 된다.
그리고, 외부로부터 어드레스 및 프로그램 명령이 인가되면, 선택된 워드라인에 대한 상수 값 A~C을 참조 테이블로부터 획득한다. 획득된 상수 값 A~C은 라이징 타임 제어부(152)로 제공되며, 이에 따라 라이징 타임 제어부(152)는 해당하는 라이징 타임을 설정하여 전압 제공부(160)에 인가한다.
여기서, 본 발명의 실시예에서는 상수 값 A~C을 참조 테이블로 관리하는 것을 일 예로 설명하였으나, 본 발명은 이에 한정되는 것이 아니며, 상수 값 A~C을 레지스터에 저장하여 사용할 수도 있다.
전압 제공부(160)는 라이징 타임 제공부(160)로부터 인가되는 라이징 타임 정보에 따라, 선택된 워드라인의 전위 레벨이 패스 전압에 도달한 이후에 각 워드라인의 위치별로 상이한 바이어스 전압을 공급하게 된다.
그리고, 전압 제공부(160)는 라이징 타임 제공부(160)로부터 인가되는 라이징 타임 정보에 따라, 선택된 워드라인의 전위 레벨이 패스 전압에 도달한 이후에 각 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL)의 위치별로 상이한 바이어스 전압을 공급하게 된다.
즉, 전압 제공부(160)는 라이징 타임 제어부(152)로부터 인가되는 라이징 타임에 따라 프로그램 모드시 디코딩부(110)의 구동전압 또는 검증 전압을 변경할 수 있다.
한편, 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자는 집적도 향상이 한계에 도달하게 되었다. 이에 따라, 최근에는 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 실시예는 셀 어레이(100)의 구조가 2차원 구조에 적용될 수도 있고, 3차원 구조에 적용될 수도 있다.
3차원 구조를 갖는 일반적인 비휘발성 메모리 장치의 경우 워드라인의 저항이 최대가 되는 것을 균일하게 목표 값으로 설정하게 된다. 그런데, 워드라인의 물리적인 위치마다 워드라인의 저항이 서로 다른 경우에는 각 워드라인에 대응하여 ISPP(Increment Step Pulse Program) 스텝(Step)이 달라지거나 프로그램 시간이 달라질 수 있다.
최근에는 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해 복수의 문턱전압 레벨로 프로그램 가능한 멀티 레벨 셀(Multi Level Cell)이 개발되었다. 이와 비교하여 단일 문턱전압 레벨로 프로그램 가능한 메모리 셀을 싱글 레벨 셀(Single Level Cell)이라 한다.
위의 멀티 레벨 셀이 가질 수 있는 문턱전압 레벨이 많아질수록 메모리 셀의 데이터 저장 용량은 커진다. 복수의 메모리 셀 들을 특정의 문턱전압 레벨로 프로그램한 경우, 이 메모리 셀 들의 문턱전압은 동일하지 않고 다양한 레벨로 분포된다.
또한, 서로 이웃하는 문턱전압 분포들 간의 간격이 점점 좁아지고 있다. 따라서, 반도체 메모리 장치에서 메모리 셀 들의 문턱전압 분포의 폭을 좁게 만들어 데이터의 신뢰성을 높이고자 한다. 이를 위한 대표적인 방법으로는 ISPP(Increment Step Pulse Program) 방식이 있다.
ISPP 방식은, 미리 설정되는 시작 전압으로부터 스텝 전압단위로 프로그램 전압을 상승시키면서 인가하는 프로그램 방식이다. 그리고, 각각의 프로그램 실시 이후에는 프로그램 검증을 실시하여, 프로그램이 패스 된 메모리 셀 들을 이후의 프로그램 동작에서 제외시킨다. 즉, 프로그램 전압이 인가된 이후에는 프로그램 검증을 위한 검증 전압이 차례로 인가된다.
2차원 구조를 갖는 셀 어레이(100)에서는 모든 워드라인이 평면적으로 구성되므로 워드라인 간의 저항 차이가 라이징 타임에 문제를 일으킬 정도로 심하지는 않다. 하지만, 3차원 구조를 갖는 셀 어레이(100)에서는 개별적인 워드라인의 저항 차이를 서로 상쇄시킬 알고리즘이 필요하게 된다.
이에 따라, 본 발명의 실시예에서는 워드라인의 물리적인 위치에 따라 순차적으로 워드라인의 저항이 증가하는 경우, 증가하는 저항의 상수 값과 워드라인 어드레스를 조합하여 최적의 워드라인 라이징 타임을 설정할 수 있도록 한다.
그리고, 설정된 라이징 타임에 따라 워드라인의 위치별로 상이한 바이어스 전압을 공급하여 워드라인의 위치와 무관하게 ISPP 스텝 및 프로그램 시간이 균일하게 적용될 수 있도록 한다.
도 2 및 도 3은 도 1의 셀 어레이(100)에서 셀 스트링에 관한 상세 구성도이다. 도 2 및 도 3의 실시예에서는 본 발명의 셀 어레이(100)가 3차원 구조로 구현되는 것을 일 예로 설명하기로 한다.
셀 어레이(100)는 복수의 셀들 C의 소스 및 드레인 단자가 직렬로 연결되어 셀 스트링을 구성한다. 각각의 셀 C은 제어 게이트가 워드라인 WL과 연결된다.
그리고, 스위칭 소자 SW1의 일단은 복수의 셀들 C 중 첫 번째 셀의 일단과 연결되고, 스위칭 소자 SW1의 타 단은 비트라인 BL과 연결된다. 여기서, 스위칭 소자 SW1의 게이트 단자는 데이터 선택 라인 DSL에 연결된다.
또한, 스위칭 소자 SW2의 일단은 복수의 셀들 C 중 마지막 셀의 일단과 연결되고, 스위칭 소자 SW2의 타 단은 소스라인 SL과 연결된다. 여기서, 스위칭 소자 SW2의 게이트 단자는 소스 선택 라인 SSL에 연결된다.
3차원 구조의 셀 어레이(100)는 U 자형(U shape)의 셀 스트링 구조로 이루어지며, 소스(source), 드레인(drain)의 선택게이트(selection gate)를 메모리스트링 상부에 형성시키는 구조이다. 선택게이트를 메모리스트링의 상부와 하부에 형성하는 수직스트링(vertical string) 구조에 대비하여 소자 특성 측면에서 매우 유리하다.
이러한 U 자형 메모리스트링을 동작시키기 위해서는 버텀(Bottom)부에 셀 들을 전기적으로 연결시키기 위한 트랜지스터가 필요하다. 이 트랜지스터를 파이프채널 트랜지스터(Pipe channel transistor) PCT 라고 한다.
도 2 및 도 3을 참조하면, 셀 스트링의 하부 기판상에 파이프 채널 트랜지스터 PCT가 형성된다. 그리고, 파이프 채널 트랜지스터 PCT 상에는 셀 스트링이 형성된다.
여기서, 셀 스트링은 제1스트링(MS1)과 제2스트링(MS2)을 포함한다. 제1스트링(MS1)과 제2스트링(MS2)은 각각 직렬 연결된 복수의 셀을 포함한다. 그리고, 제1스트링(MS1)과 제2스트링(MS2)은 파이프 채널 PC에 의해 서로 연결된다.
파이프 채널 트랜지스터 PCT는 프로그램(program)이나 읽기 동작(read)시 게이트가 턴 온 상태로 전환되어야 하는데, 게이트의 턴 온 상태 전환시에 셀 C의 각 게이트도 동시에 턴 온 상태가 된다.
즉, 소스와 드레인으로 연결되는 제1스트링(MS1)과 제2스트링(MS2)이 파이프채널 트랜지스터 PCT에 의해 전기적으로 연결된다. 두 개의 스트링을 전기적으로 연결시키기 위해서는 파이프 채널 트랜지스터 PCT를 턴 온 상태(Turn on) 상태로 만들어 주어야 한다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제어 방법을 설명하기 위한 흐름도이다. 도 4의 실시예는 워드라인 저항 WL_R에 대응하여 워드라인의 라이징 타임을 계산하기 위한 알고리즘을 설명한다.
먼저, 프로그램 명령 및 어드레스가 제공됨에 따라 셀 어레이(100)의 셀 스트링에서 해당 셀이 선택된다. 그러면, 선택된 워드라인 WL에 프로그램 전압이 인가되어 워드라인이 라이징 상태가 된다.(단계 S1)
이후에, 상수 연산부(151)는 워드라인 저항 WL_R 값을 측정하여, 측정된 워드라인 저항 WL_R에 대응하는 상수 값 A를 연산하여 라이징 타임 제어부(152)에 출력한다.(단계 S2)
이어서, 라이징 타임 제어부(152)는 상수 연산부(151)로부터 인가되는 상수 값 A과 워드라인 어드레스 WL_ADD 정보를 매칭하여 워드라인의 라이징 타임을 계산한다.(단계 S3)
예를 들어, 워드라인 WL0의 라이징 타임이 "T0" 라고 한다면, 워드라인 WL3의 라이징 타임(T3)은 T3 = T0 + (A*WL_ADD)로 계산하게 된다.
다음에, 전압 제공부(160)는 라이징 타임 제어부(152)에서 설정된 라이징 타임에 대응하는 바이어스 전압을 디코딩부(110)에 공급하게 된다.(단계 S4)
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제어 방법을 설명하기 위한 흐름도이다. 도 5의 실시예는 데이터 선택 라인(DSL)의 저항 DSL_R에 대응하여 데이터 선택 라인(DSL)의 라이징 타임을 계산하기 위한 알고리즘을 설명한다.
먼저, 프로그램 명령 및 어드레스가 제공됨에 따라 셀 어레이(100)의 셀 스트링에서 해당 셀이 선택된다. 그러면, 셀 스트링에서 해당 셀이 선택되는 경우 데이터 선택 라인 DSL이 라이징 상태가 된다.(단계 S5)
이후에, 상수 연산부(151)는 데이터 선택 라인(DSL)의 저항 DSL_R 값을 측정하여, 측정된 데이터 선택 라인(DSL)의 저항 DSL_R에 대응하는 상수 값 B를 연산하여 라이징 타임 제어부(152)에 출력한다.(단계 S6)
이어서, 라이징 타임 제어부(152)는 상수 연산부(151)로부터 인가되는 상수 값 B과 데이터 선택 어드레스 DSL_ADD 정보를 매칭하여 데이터 선택 라인 DSL의 라이징 타임을 계산한다.(단계 S7)
예를 들어, 데이터 선택 라인 DSL0의 라이징 타임이 "T0" 라고 한다면, 데이터 선택 라인 DSL3의 라이징 타임(T3)은 T3 = T0 + (B*DSL_ADD)로 계산하게 된다.
다음에, 전압 제공부(160)는 라이징 타임 제어부(152)에서 설정된 라이징 타임에 대응하는 바이어스 전압을 디코딩부(110)에 공급하게 된다.(단계 S8)
도 6은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제어 방법을 설명하기 위한 흐름도이다. 도 6의 실시예는 소스 선택 라인(SSL)의 저항 SSL_R에 대응하여 소스 선택 라인(SSL)의 라이징 타임을 계산하기 위한 알고리즘을 설명한다.
먼저, 프로그램 명령 및 어드레스가 제공됨에 따라 셀 어레이(100)의 셀 스트링에서 해당 셀이 선택된다. 그러면, 셀 스트링에서 해당 셀이 선택되는 경우 소스 선택 라인 SSL이 라이징 상태가 된다.(단계 S9)
이후에, 상수 연산부(151)는 소스 선택 라인(SSL)의 저항 SSL_R 값을 측정하여, 측정된 소스 선택 라인(SSL)의 저항 SSL_R에 대응하는 상수 값 C를 연산하여 라이징 타임 제어부(152)에 출력한다.(단계 S10)
이어서, 라이징 타임 제어부(152)는 상수 연산부(151)로부터 인가되는 상수 값 C과 소스 선택 어드레스 SSL_ADD 정보를 매칭하여 소스 선택 라인 SSL의 라이징 타임을 계산한다.(단계 S11)
예를 들어, 소스 선택 라인 SSL0의 라이징 타임이 "T0" 라고 한다면, 소스 선택 라인 SSL3의 라이징 타임(T3)은 T3 = T0 + (C*SSL_ADD)로 계산하게 된다.
다음에, 전압 제공부(160)는 라이징 타임 제어부(152)에서 설정된 라이징 타임에 대응하는 바이어스 전압을 디코딩부(110)에 공급하게 된다.(단계 S12)
한편, 도 7은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 이용하는 데이터 처리 시스템의 구성도이다.
본 발명의 또 다른 실시예에 의한 데이터 처리 시스템은 호스트 장치(310) 및 비휘발성 메모리 장치(320)를 포함한다. 그리고, 비휘발성 메모리 장치(320)는 MCU(Micro Controller Unit, 321), 동작메모리(RAM, 323), 호스트 인터페이스(325), 컨트롤러(327), 메모리 인터페이스(329) 및 메모리 영역(331)을 포함한다.
여기서, MCU(321)는 비휘발성 메모리 장치(320)의 전반적인 동작을 제어하고, 이를 위한 펌웨어나 어플리케이션은 동작 메모리(RAM, 323)에 로딩되어 구동될 수 있다.
동작 메모리(RAM, 323)는 MCU(321)가 동작하는 데 필요한 데이터를 임시 저장하기 위한 장치이다. 동작 메모리(323)는 MCU(321)의 제어에 따라 메모리 영역(331)의 데이터를 임시 저장한 후 호스트 장치(310)로 제공하거나, 호스트 장치(310)의 데이터를 임시 저장한 후 메모리 영역(331)으로 제공할 수 있다.
호스트 인터페이스(325)는 호스트 장치(310)와 메모리 영역(331) 간의 데이터 교환을 제어하며, 필요에 따라 프로토콜 변환 기능을 제공한다.
컨트롤러(327)는 메모리 인터페이스(329)를 통해 메모리 영역(331)과 접속된다. 컨트롤러(327)는 메모리 영역(331)의 동작을 제어하기 위한 명령 신호, 어드레스, 제어신호 및 데이터를 제공할 수 있다.
특히, 본 발명의 일 실시예에 의한 컨트롤러(327)는 프로그램 명령 및 어드레스에 응답하여 특정 워드라인이 선택됨에 따라, 선택된 워드라인에 대한 라이징 타임을 결정하여, 결정된 시간 동안 특정 바이어스 전압을 인가한다.
또한, 본 발명의 일 실시예에 의한 컨트롤러(327)는 프로그램 명령 및 어드레스에 응답하여 특정 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL)이 선택됨에 따라, 선택된 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 대한 라이징 타임을 결정하여, 결정된 시간 동안 특정 바이어스 전압을 인가한다.
본 발명의 일 실시예에서, 컨트롤러(327)는 도 1에 도시한 라이징 타임 제어부(152) 및 상수 연산부(151)를 포함하도록 구성할 수 있고, 상수 연산부(151)가 라이징 타임 제어부(152)의 외부에 위치하도록 설계할 수도 있음은 물론이다.
보다 구체적으로 설명하면, 컨트롤러(327)는 테스트 모드시 각 워드라인별로 상이한 저항 값을 측정하고 저항 값의 변화에 대응하는 상수 값을 예측하여 저장한다. 그리고, 외부로부터 어드레스 및 프로그램 명령이 인가되면, 선택된 워드라인에 대한 상수 값을 참조하여 해당 워드라인의 라이징 타임을 설정한다. 아울러, 설정된 라이징 타임에 따라 해당 시간 동안 바이어스 전압을 인가한다.
또한, 컨트롤러(327)는 테스트 모드시 각 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL) 별로 상이한 저항 값을 측정하고 저항 값의 변화에 대응하는 상수 값을 예측하여 저장한다. 그리고, 외부로부터 어드레스 및 프로그램 명령이 인가되면, 선택된 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 대한 상수 값을 참조하여 해당하는 데이터 선택 라인(DSL) 또는 소스 선택 라인(SSL)의 라이징 타임을 설정한다. 아울러, 설정된 라이징 타임에 따라 해당 시간 동안 바이어스 전압을 인가한다.
라이징 타임을 제어하기 위한 컨트롤러(327)의 구성은 예를 들어 도 2 내지 도 6과 같은 구성 및 동작을 갖도록 구성할 수 있으며, 구체적인 설명은 생략하기로 한다.
한편, 메모리 영역(331)을 구성하는 셀 어레이는 2차원 또는 3차원 비휘발성 메모리 셀로 구성될 수 있고 복수의 뱅크를 포함하는 적어도 하나의 플레인, 또는 적어도 하나의 칩을 갖도록 구성될 수 있다.
비휘발성 메모리 장치(320)의 구성은 이에 한정되지 않으며, 적용하고자 하는 시스템의 환경에 따라 부가적인 장치나 구성이 더 추가될 수 있음은 물론이다. 예를 들면, 비휘발성 메모리 장치(320)는 초기 부팅 동작에 필요한 데이터를 저장하기 위한 롬(ROM)이나 에러 정정 유닛 등을 더 포함할 수도 있고, 전원공급 장치, 통신모듈 등을 더 포함하는 것도 가능하다.
비휘발성 메모리 장치(320)는 메모리 카드로 패키지될 수도 있다. 아울러, 본 발명의 실시예에 따른 데이터 처리 시스템은 호스트 장치(310) 외에 카메라 모듈 등과 같은 별도의 응용 칩셋을 더 포함하는 것도 가능하다.

Claims (30)

  1. 워드라인 및 비트라인 간에 접속되는 복수의 셀을 포함하는 셀 어레이;
    상기 워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상기 상수 값을 워드라인 어드레스와 조합하여 상기 위드라인의 라이징 타임을 설정하는 구동 제어부; 및
    상기 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 구동 제어부는
    상기 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하는 상수 연산부; 및
    상기 상수 연산부로부터 인가된 상기 상수 값을 상기 워드라인 어드레스와 조합하여 상기 워드라인의 라이징 타임을 설정하는 라이징 타임 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서, 상기 상수 값은 상기 워드라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서, 상기 구동 제어부는 상기 셀 어레이에 포함된 데이터 선택 라인 및 소스 선택 라인 중 적어도 어느 하나와 상기 워드라인 사이의 물리적인 위치 차이에 기초하여 상기 워드라인의 라이징 타임을 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 셀 어레이는 3차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서, 상기 셀 어레이는 2차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 데이터 선택 라인과 연결되는 복수의 셀을 포함하는 셀 어레이;
    상기 데이터 선택 라인의 위치별로 측정된 데이터 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하고, 상기 상수 값을 데이터 선택 어드레스와 조합하여 상기 데이터 선택 라인의 라이징 타임을 설정하는 구동 제어부; 및
    상기 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서, 상기 구동 제어부는
    상기 데이터 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 상수 연산부; 및
    상기 상수 연산부로부터 인가된 상기 상수 값을 상기 데이터 선택 어드레스와 조합하여 상기 데이터 선택 라인의 라이징 타임을 설정하는 라이징 타임 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 7항 또는 제 8항에 있어서, 상기 상수 값은 상기 데이터 선택 라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 7항 또는 제 8항에 있어서, 상기 구동 제어부는 상기 셀 어레이 내에서 상기 데이터 선택 라인의 물리적인 위치 차이에 기초하여 상기 데이터 선택 라인의 라이징 타임을 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 7항에 있어서, 상기 셀 어레이는 3차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 1항에 있어서, 상기 셀 어레이는 2차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 소스 선택 라인과 연결되는 복수의 셀을 포함하는 셀 어레이;
    상기 소스 선택 라인의 위치별로 측정된 소스 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하고, 상기 상수 값을 소스 선택 어드레스와 조합하여 상기 소스 선택 라인의 라이징 타임을 설정하는 구동 제어부; 및
    상기 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 13항에 있어서, 상기 구동 제어부는
    상기 소스 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 상수 연산부; 및
    상기 상수 연산부로부터 인가된 상기 상수 값을 상기 소스 선택 어드레스와 조합하여 상기 소스 선택 라인의 라이징 타임을 설정하는 라이징 타임 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 13항 또는 제 14항에 있어서, 상기 상수 값은 상기 소스 선택 라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 13항 또는 제 14항에 있어서, 상기 구동 제어부는 상기 셀 어레이 내에서 상기 소스 선택 라인의 물리적인 위치 차이에 기초하여 상기 소스 선택 라인의 라이징 타임을 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 13항에 있어서, 상기 셀 어레이는 3차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 13항에 있어서, 상기 셀 어레이는 2차원 셀 어레이 구조로 이루어진 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 워드라인의 위치별로 워드라인의 저항 값을 측정하고, 상기 워드라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계;
    상기 상수 값을 워드라인 어드레스와 조합하여 상기 위드라인의 라이징 타임을 설정하는 단계; 및
    상기 설정된 라이징 타임에 대응하여 셀 어레이의 상기 워드라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  20. 제 19항에 있어서, 상기 상수 값은 상기 워드라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  21. 데이터 선택 라인의 위치별로 데이터 선택 라인의 저항 값을 측정하고, 상기 데이터 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계;
    상기 상수 값을 데이터 선택 어드레스와 조합하여 상기 데이터 선택 라인의 라이징 타임을 설정하는 단계; 및
    상기 설정된 라이징 타임에 대응하여 셀 어레이의 상기 데이터 선택 라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  22. 제 21항에 있어서, 상기 상수 값은 상기 데이터 선택 라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  23. 소스 선택 라인의 위치별로 소스 선택 라인의 저항 값을 측정하고, 상기 소스 선택 라인의 저항 값의 변화에 대응하는 상수 값을 연산하는 단계;
    상기 상수 값을 소스 선택 어드레스와 조합하여 상기 소스 선택 라인의 라이징 타임을 설정하는 단계; 및
    상기 설정된 라이징 타임에 대응하여 셀 어레이의 상기 소스 선택 라인에 해당하는 바이어스 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  24. 제 23항에 있어서, 상기 상수 값은 상기 소스 선택 라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 비휘발성 메모리 장치의 제어 방법.
  25. 호스트 장치; 및
    호스트 인터페이스를 통해 상기 호스트 장치와 접속되는 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치는,
    워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상기 상수 값을 워드라인 어드레스와 조합하여 상기 위드라인의 라이징 타임을 설정하며, 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 컨트롤러를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  26. 제 25항에 있어서, 상기 컨트롤러는
    상기 워드라인의 위치별로 측정된 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하고, 상기 상수 값을 워드라인 어드레스와 조합하여 상기 위드라인의 라이징 타임을 설정하는 구동 제어부; 및
    상기 구동 제어부에서 설정된 라이징 타임에 대응하여 바이어스 전압을 공급하는 전압 제공부를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  27. 제 26항에 있어서, 상기 구동 제어부는
    상기 워드라인 저항 값의 변화에 대응하는 상수 값을 연산하는 상수 연산부; 및
    상기 상수 연산부로부터 인가된 상기 상수 값을 상기 워드라인 어드레스와 조합하여 상기 워드라인의 라이징 타임을 설정하는 라이징 타임 제어부를 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  28. 제 25항에 있어서, 상기 상수 값은 상기 워드라인의 위치별로 선형적으로 증가하는 것을 특징으로 하는 데이터 처리 시스템.
  29. 제 25항에 있어서, 상기 비휘발성 메모리 장치는 3차원 셀 어레이 구조로 이루어진 메모리 영역을 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
  30. 제 25항에 있어서, 상기 비휘발성 메모리 장치는 2차원 셀 어레이 구조로 이루어진 메모리 영역을 더 포함하는 것을 특징으로 하는 데이터 처리 시스템.
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