KR101712038B1 - 트렌치-쉴드된 반도체 장치들 및 쇼트키 장벽 정류기 장치들을 개선하는 구조체들 및 방법들 - Google Patents

트렌치-쉴드된 반도체 장치들 및 쇼트키 장벽 정류기 장치들을 개선하는 구조체들 및 방법들 Download PDF

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Abstract

트렌치-쉴드된 전력 반도체 장치들 등의 성능을 개선하는 다양한 구조체들과 방법들이 개시된다.

Description

트렌치-쉴드된 반도체 장치들 및 쇼트키 장벽 정류기 장치들을 개선하는 구조체들 및 방법들{Structures and methods for improving trench-shielded semiconductor devices and Schottky barrier rectifier devices}
[0001] 본 발명들은 일반적으로 반도체 기술에 관한 것이고, 특히 전력 반도체 장치들 및 그의 제조 방법에 관한 것이다.
[0002] 트랜지스터들 및 다이오드들과 같은 여러 유형의 전력 반도체 장치들은 수직 소자들을 포함한다. 수직 소자는 반도체 기판의 반도체 에피택셜 층 내에 형성된 메사 구조체를 일반적으로 포함하고, 상기 메사는 상기 에피택셜 층 내에 위치하고 상기 메사를 둘러싸는 하나 또는 그 이상의 트렌치들에 의하여 한정된다. 제어가능한 전류는 상기 메사의 최상측으로부터 상기 메사의 바닥으로 상기 에피택셜 층과 상기 반도체 기판의 표면들에 일반적으로 수직인(예를 들어 직각인) 방향으로 흐른다. 상기 수직 소자는, 작은 크기의 전기 저항을 가지고 상기 메사를 통하여 전류가 흐르는 온-상태 및 매우 작은 누설 전류를 제외하고 전류 흐름이 실질적으로 억제되는 오프-상태를 일반적으로 가진다. 오프-상태에 있어서, 전류 흐름이 억제되는 동안에 상기 메사를 통하여 유지될 수 있는 전압은 매우 클 수 있고, 예를 들어 수십 볼트의 범위일 수 있다. 그러나, 캐리어 사태와 같이 반도체 물질에서 발생할 수 있는 다양한 프로세스들 때문에, 오프-상태 내에 전류 흐름을 억제하는 능력은 일정한 수준의 전압에서 실패하고, 이를 항복 전압이라고 종종 지칭한다.
[0003] 트렌치-쉴드 전력 반도체 장치들의 신뢰성과 성능을 개선하는 계속적인 요구가 있다. 이는 상술한 항복 전압의 수치를 증가시키는 것을 포함하고, 메사들 내에 형성된 소자들의 전기적 특성들을 개선하는 것을 포함한다.
본 발명의 목적은 트렌치-쉴드된 반도체 장치들 및 쇼트키 장벽 정류기 장치들을 개선하는 구조체들 및 방법들을 제공하는 것이다.
[0004] 본 명세서의 제1 발명은 트렌치-쉴드된 반도체 장치에 관련된다. 제1 일반적인 예시적인 실시예는, 표면을 가지는 반도체 영역; 상기 반도체 영역의 제1 영역; 상기 반도체 영역 내에 위치하고 상기 제1 영역을 둘러싸는 제1 도전형의 웰 영역; 및 상기 반도체 영역 내에 연장된 복수의 트렌치들;을 포괄적으로 포함한다. 상기 각각의 트렌치는, 상기 웰 영역의 제1 부분 내에 위치한 제1 단부, 상기 웰 영역의 제2 부분 내에 위치한 제2 단부, 및 상기 제1 및 제2 단부들 사이 및 상기 제1 영역 내에 위치한 중간 부분을 포함한다. 상기 각각의 트렌치는, 유전층으로 라이닝된 대향하는 측벽들 및 상기 유전층의 적어도 부분 상에 위치한 전도성 전극을 더 포함한다. 적절하고 원하는 유형의 임의의 소자 영역이 인접한 트렌치들의 중간 부분들 사이에 위치할 수 있다. 상술한 구성은 상기 장치의 항복 전압이 증가되도록 상기 소자 영역으로부터 전기적 포텐셜 라인들 및 필드들을 밀어내는 것을 도와준다. 본 발명의 다른 예시적인 실시예들은 상기 복수의 먼저 언급한 트렌치들의 측 상에 위치하는 단부 트렌치들을 포함할 수 있고, 이러한 단부 트렌치들 각각은 상기 웰 영역의 각각의 부분 내에 위치한다. 또 다른 예시적인 실시예들은 복수의 먼저 언급한 트렌치들의 제1 및 제2 단부들에 위치하는 추가적인 단부 트렌치들을 포함할 수 있고, 이러한 추가적인 단부 트렌치들 각각은 상기 웰 영역의 각각의 부분 내에 위치한다. 상술한 구성은 상기 장치의 항복 전압이 증가되도록 상기 소자 영역으로부터 전기적 포텐셜 라인들 및 필드들을 밀어내는 것을 더 도와준다.
[0005] 본 명세서의 제2 발명은 하나 또는 그 이상의 트렌치들을 가지는 반도체 장치를 제조하는 방법에 관련된다. 본 발명을 제작하는 부분으로서, 발명자들은 만곡된 바닥벽들과 개선된 품질의 유전층을 가지는 트렌치들은 개선된 항복 전압들을 제공할 수 있음을 발견하였다. 본 발명의 일반적인 예시적인 실시예는, 반도체 영역 내로 하나 또는 그 이상의 초기 트렌치들을 형성하는 단계로서, 상기 각각의 트렌치는 바닥벽 및 하나 또는 그 이상의 측벽들을 가지는 상기 단계; 상기 초기 트렌치들의 상기 벽들 상에 희생 산화층을 성장시키는 단계; 상기 희생 산화층을 제거하는 단계; 상기 희생 산화층을 제거하는 단계 이후에, 상기 하나 또는 그 이상의 트렌치들의 상기 측벽들 및 상기 바닥벽 상에 유전층을 형성하는 단계; 및 상기 하나 또는 그 이상의 트렌치들을 전기전도성 물질로 충전하는 단계;를 포함한다. 발명자들은 상기 희생 산화물의 성장 및 제거는 트렌치들의 바닥벽들을 만곡시키고, 상기 트렌치 벽들의 식각된 반도체 물질의 댕글링 결합들을 묶어서(즉, 분해함) 후속에 형성된 유전층의 품질을 개선하는 것을 발견하였다.
[0006] 본 명세서의 제3 발명은 하나 또는 그 이상의 트렌치들을 가지는 반도체 장치를 제조하는 방법에 관련된다. 본 발명을 제작하는 부분으로서, 발명자들은 항복 조건에 이르게할 수 있는 상기 트렌치의 유전층 내에 전도성 브릿지들을 형성할 수 있는 것을 발견하였고, 이러한 전도성 브릿지들의 형성을 저지하는 더 좋은 산화 유전층들을 성장시키는 방법을 발견하였다. 본 발명의 일반적인 예시적인 실시예는, 반도체 영역 내에 하나 또는 그 이상의 트렌치들을 형성하는 단계로서, 상기 각각의 트렌치는 바닥벽 및 하나 또는 그 이상의 측벽들을 가지는 상기 단계; 상기 하나 또는 그 이상의 트렌치들의 트렌치 바닥벽 및 측벽들 상에 하나 또는 그 이상의 불활성 가스들로 희석된 건조 산소 환경 내에 1100℃ 또는 그 이상의 온도로 산화층을 성장시키는 단계; 및 상기 하나 또는 그 이상의 트렌치들을 전기전도성 물질로 충전하는 단계;를 포함한다. 트렌치-쉴드된 전력 장치의 개념에서, 성장한 산화물의 상술한 조건들은 더 우수한 품질의 유전층을 더 용이하게 제공한다.
[0007] 본 명세서의 제4 발명은 포토레지스트층들을 한정하는 포토마스크에 관련되고, 상기 한정된 포토레지스트층은 반도체 웨이퍼 내에 트렌치들을 이어서 한정하도록 사용된다. 예시적인 반도체 웨이퍼는 제1 표면에서 제1 영역, 상기 웨이퍼의 표면에 상기 제1 영역과 인접한 제2 영역, 및 상기 제1 및 제2 영역들 사이의 주변 에지를 포함할 수 있다. 상기 제1 영역은 상기 제2 영역에 대하여 다른 높이를 가지고, 리세스되거나 상승된다. 상기 제2 영역은 트렌치들이 형성되는 다이의 활성 영역을 포함할 수 있고, 상기 제1 영역은 상기 제2 영역의 주위에 형성될 수 있다. 또한, 이러한 트렌치들은 상기 제1 영역 내로 연장될 수 있다. 발명자들은 종래의 포토마스크들은 서브-미크론 트렌치 치수들에서 상기 제1 및 제2 영역들 중 최하측의 영역 내에 포토레지스트층들을 한정하는 것이 어려운 것을 발견하였다. 본 명세서의 제3 발명은 상기 제1 및 제2 영역들의 최하측의 영역 내에 포토레지스트 트렌치 영역들을 한정하기 위한 광학 근사 보정 피쳐들을 가지는 포토마스크를 제공한다. 본 발명의 예시적인 실시예는 상기 포토마스크를 상기 반도체 웨이퍼의 상기 제1 및 제2 영역들 사이의 상기 주변 에지에 정렬하기 위한 정렬 마크; 및 상기 반도체 웨이퍼의 상기 제1 표면 내에 복수의 트렌치들을 한정하기 위한 스트라이프 영역들의 배열을 포함한다. 각각의 스트라이프 영역은 상기 반도체 웨이퍼의 상기 제1 영역 내에 정렬된 제1 부분 및 상기 제2 영역 내에 정렬된 제2 부분을 포함한다. 상기 스트라이프 영역의 상기 제1 부분은 제1 폭을 가지고, 상기 스트라이프 영역의 상기 제2 부분은 제2 폭을 가지고, 상기 제1 폭은 상기 제2 폭과는 다르다. 포지티브-톤 포토레지스트들을 한정할 때에, 최하측 영역 상에 정렬된 폭은 다른 영역 상에 정렬된 폭보다 클 수 있다. 네가티브-톤 포토레지스트들을 한정할 때에, 최하측 영역 상에 정렬된 폭은 다른 영역 상에 정렬된 폭보다 작을 수 있다.
[0008] 본 명세서의 제5 발명은 p-도핑된 폴리실리콘 트렌치 전극들을 가지는 트렌치-쉴드된 반도체 장치에 관련된다. 발명자들은 상기 p-도핑된 폴리실리콘 물질은 상기 장치의 메사들을 전기적 포텐셜 라인들 및 필드들로부터 쉴드하는 트렌치 전극들의 능력을 증가시키고, 또한 상기 장치의 항복 전압을 증가시키는 것을 발견하였다. 본 발명의 제1 예시적인 실시예는 반도체 장치에 관련되고, 상기 장치는, 표면을 포함하는 반도체 영역; 및 상기 반도체 영역 내로 연장된 복수의 트렌치들;을 포괄적으로 포함하고, 상기 각각의 트렌치는 제1 단부, 제2 단부, 및 상기 제1 및 제2 단부들 사이의 중간 부분을 포함하고, 상기 각각의 트렌치는 유전층으로 라이닝된 대향하는 측벽들, 및 상기 유전층의 적어도 부분 상에 위치한 전도성 전극을 더 포함하고, 상기 전도성 전극은 p-도핑된 폴리실리콘을 포함한다. 본 발명의 제2 예시적인 실시예는 하나 또는 그 이상의 트렌치들을 가지는 반도체 장치의 제조 방법에 관련되고, 상기 방법은, 반도체 영역 내로 하나 또는 그 이상의 트렌치들을 형성하는 단계로서, 상기 각각의 트렌치는 바닥벽 및 하나 또는 그 이상의 측벽들을 가지고, 상기 하나 또는 그 이상의 트렌치들은 상기 하나 또는 그 이상의 트렌치들에 대하여 인접한 상기 반도체 영역의 표면을 한정하는 상기 단계; 상기 하나 또는 그 이상의 트렌치들의 상기 측벽들 및 상기 바닥벽 상에 유전층을 형성하는 단계; 및 상기 하나 또는 그 이상의 트렌치들을 p-도핑된 폴리실리콘 물질로 충전하는 단계를 포함한다. 상기 폴리실리콘은, 증착 동안에 인 싯츄 도핑에 의하여, 증착 후에 p-형 도판트를 주입함에 의하여, 또는 어닐링 동안에 p-형 도판트에 기상 노출에 의하여, 도핑될 수 있다.
[0009] 본 발명들 및 다른 발명들의 개시된 실시예들 및 다른 실시예들이 도면을 참조하여 상세한 설명에 상세하게 설명된다.
[0010] 본 명세서에 개시된 예시적인 실시예들 및 본 발명들은 단독으로 또는 조합하여 사용될 수 있다.
본 발명들의 일부의 다양한 실시예들이 N-채널 트렌치 쉴드된 장치들의 개변으로 대부분 개시되어 있다고 하여도, 이러한 발명들에 따른 실시예들은 층들 및 영역들의 도전형들이 반대로 되는 p-채널 트렌치-쉴드된 장치들로서 구현될 수 있다. 또한, 본 발명들의 일부의 실시예들의 일부가 쇼트키 장벽 정류기들을 사용하는 것으로 도시되었다고 하여도, 이러한 발명들에 따른 실시예들은 MOSFET 구조체들, IGBT 구조체들, BJT 구조체들, 쉴드된 게이트 동기화 정류기들, 및 본 명세서에 개시된 장치의 슈퍼 정션의 변형들로서 구현될 수 있다.
[0011] 도 1은 본 명세서의 발명에 따른 예시적인 트렌치-쉴드된 전력 반도체 장치의 부분 단면도를 도시한다.
[0012] 도 2는 본 명세서의 발명에 따른 도 1에 도시된 예시적인 장치의 최상 평면도를 도시한다.
[0013] 도 3은 본 명세서의 발명에 따른 도 1 및 도 2에 도시된 예시적인 장치의 다른 부분 단면도를 도시한다.
[0014] 도 4는 본 명세서의 추가적인 발명들에 따른 트렌치-쉴드된 전력 반도체 장치를 제조하는 예시적인 방법들을 설명하는 흐름도를 도시한다.
[0015] 도 5 내지 도 10은 본 명세서의 발명에 따른 도 4에 도시된 예시적인 방법들에 따라 다양한 단계들 동안의 트렌치-쉴드된 전력 반도체 장치의 단면도들을 도시한다.
[0016] 도 11 내지 도 13은 본 명세서의 다른 발명에 따른 반도체 웨이퍼 내에 형상들을 한정하기 위한 예시적인 포토마스크들의 최상 평면도들을 도시한다.
[0017] 도 14는 본 명세서의 발명에 따른 트렌치의 형성 이전에 예시적인 트렌치-쉴드된 전력 반도체 장치의 부분 단면도를 도시한다.
[0018] 도 15는 본 명세서의 발명에 따른 다른 예시적인 트렌치-쉴드된 전력 반도체 장치의 부분 단면도를 도시한다.
[0019] 본 발명들에 따른 기술들은 발명들의 예시적인 실시예들이 도시되어 있는 첨부된 도면들을 참조하여 상세하게 설명된다. 그러나, 발명들은 다른 형태들로 변경될 수 있고 본 명세서에 개시된 실시예들에 한정되는 것은 아니다. 오히려, 이러한 실시예들은 본 개시가 본 기술분야의 당업자들에게 본 발명들의 범위를 전체적으로 완전하고 충분하게 전달하도록 제공된다. 도면들에 있어서, 층들 및 영역들의 두께들은 명료함을 위하여 과장될 수 있다. 동일한 참조 부호들은 명세서를 통하여 동일한 요소들을 지칭하도록 사용된다.
[0020] 층, 영역 또는 전극과 같은 임의의 요소가 다른 요소를 "덮어", 다른 요소 "상에", 다른 요소에 "연결되어(connected)", 다른 요소에 "커플링되어(coupled)", 또는 다른 요소에 "전기적으로 커플링되어" 위치한다고 언급될 때, 상기 요소는 직접적으로 다른 요소를 덮어, 다른 요소 상에, 다른 요소에 연결되어, 다른 요소에 커플링되어, 또는 개재된 요소들이 존재할 수 있다는 것이 이해될 수 있다. 반대로, 반대로, 임의의 요소가 다른 요소의 "직접 상에", 다른 요소에 "직접 연결되어", 다른 요소에 "직접 커플링되어", 또는 다른 요소에 "직접 전기적으로 연결되어"라고 언급될 때는, 개재하는 요소들 또는 층들이 존재하지 않는다. "상의(over)," "하의(under)," "위의(above)," "아래의(below)," "상측(upper)," "하측(lower)," "앞의(front)," "뒤의(back)," "우측의(right)," "좌측의(left)," 등과 같은 공간적으로 상대적인 용어들은, 도면에 도시된 바와 같이, 하나의 요소 또는 형상의 다른 요소(들) 또는 형상들에 대한 관계를 설명하기 위한 용이한 설명을 위하여 사용될 수 있다. 이러한 공간적으로 상대적인 용어들은 사용 또는 동작 중에 사용되는 소자의 다른 방위들을 포함하고, 도면들에 도시된 방위를 포함하도록 의도된다. 예를 들어, 도면들에 도시된 목적물이 뒤집어지는 경우에는, 도시된 바와 같이 다른 요소들 또는 형상들 "하의(under)" 또는 "아래의(below)" 요소들은 다른 요소들 또는 형상들의 "상의(over)" 또는 "위의(above)" 요소들로 방위될 수 있다. 따라서, 상기 예시적인 용어 "위의(above)"는 위의 방위 및 아래의 방위를 포함할 수 있다.
[0021] 여기에서 사용되는 용어들은 단지 본 발명의 도해적인 목적들을 위한 것이며 본 발명의 범위 또는 의미를 한정하기 위하여 해석되지 않아야 한다. 본 명세서에서 사용될 때, 문맥의 취지에서 특별한 경우를 확실하게 지칭하지 않는다면, 단수의 형태는 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 표현들은 언급된 형상들, 숫자들, 단계들, 동작들, 부재들, 요소들, 및/또는 이들의 그룹들을 한정하지 않으며, 또한 하나 또는 둘 이상의 다른 다양한 형상들, 숫자들, 단계들, 부재들, 요소들, 및/또는 이들의 그룹들의 존재 또는 부가, 또는 이들의 부가를 배제하지 않는다. 본 명세서에서 사용되는 "및/또는" 이라는 용어는 하나 또는 둘 이상의 관련된 기재 항목들의 임의의 그리고 모든 조합들을 포함한다. 본 명세서에서 사용되는 것처럼, "제1", "제2" 등과 같은 용어들은 다양한 항목들을 설명하기 위하여 사용된다. 그러나 상기 항목들은 이러한 용어들에 의하여 한정되지 않는다는 것은 명백하다. 상기 용어들은 하나의 항목을 다른 항목과 구분하기 위하여 사용된다. 따라서, 기술되는 제1 항목은 본 발명의 범위를 벗어나지 않으면서, 제2 항목을 또한 언급할 수 있다.
[0022] 반도체 분야에 알려진 바와 같이, n-형을 형성하기 위하여 반도체 영역 내에 주입되거나 확산되거나 성장될 수 있는 n-형 도판트들(예를 들어, 비소, 인) 및 p-형을 형성하기 위하여 반도체 영역 내에 주입되거나 확산되거나 성장될 수 있는 p-형 도판트들(예를 들어, 보론)이 있다. 장치의 많은 제조 공정들에 있어서, n-형의 서브-영역을 형성하도록 존재하는 p-형 영역 내로 n-형 도판트를 주입하거나 또는 확산하는 것이 일반적이다. n-형 서브-영역에 있어서, n-형 도판트의 농도는 p-형 도판트의 농도보다 크다. 서브-영역 내의 "순(net)" n-형 도핑 농도는 도입된 n-형 도판트의 농도에서 존재하는 p-형 도판트의 농도를 제외한 것과 동일하다. n-형 서브-영역의 전기적 특성들의 상당한 부분은 순 n-형 도핑 농도와 관련되고(도입된 n-형 도판트의 농도 대신에), 이러한 이유로 반도체 기술은 순 농도와 도입된 농도의 차이를 만든다. 장치의 다른 영역들이 형성 동안에 상기 영역들 내로 도입된 하나의 유형만의 도판트를 가지고 형성될 수 있고, 이러한 경우에는 "순" 도핑 농도는 도입 도핑 농도와 동일하다.
[0023] 도 1는 본 명세서에 따른 예시적인 트렌치-쉴드된 전력 반도체 장치(100)의 부분 단면도를 도시한다. 장치(100)는 쇼트키 장벽 정류기(rectifier), p-n 접합 정류기, MOSFET 트랜지스터, BJT 트랜지스터, IGBT 트랜지스터, 또는 이들의 조합을 포함할 수 있다. 도시된 목적을 위하여, 일반화를 상실하지 않고, 장치(100)는 상기 장치의 중앙 영역 내에 액티브 쇼트키 장벽 정류기 및 중앙 부분의 주변을 둘러싸는 필드 종료 영역 내에 기생 p-n 접합 정류기를 포함하는 것으로 도시되어 있다.
[0024] 장치(100)는 n+ 도핑된 반도체 기판(105), 기판(105)의 바닥 표면 상에 위치한 제1 도전층(104), 및 최상 표면 반도체 기판(105) 상에 위치한 에피택셜하게 성장한 하나 또는 그 이상의 반도체 n-형 층들(106)("에피택셜 반도체 층들")을 포함한다. 상술한 바와 같이, 반도체 영역은, n-도전형 영역(또는 "n-형 영역")으로서 n-형 도판트를 이용하여 도핑될 수 있고, p-도전형 영역(또는 "p-형 영역")으로서 p-형 도판트를 이용하여 도핑될 수 있고, 또는 도핑되지 않을 수 있다("진성형 영역"). 장치(100)는 상기 장치의 활성 구성 요소들(예를 들어, 쇼트키 장벽 정류기)이 위치하는 소자 영역(120), 또는 활성 영역(120) 및 상기 장치의 역 항복 전압을 개선하도록 상기 다이의 주변에서 전기장들을 형상화하는 필드 종료 영역(150)을 더 포함한다. 필드 종료 영역(150)은, 하기에 설명하는 바와 같이, 기생 p-n 접합 정류기를 가진다.
[0025] 소자 영역(120)에 있어서, 장치(100)는, 반도체 층(106) 내에 위치한 복수의 트렌치들(122), 트렌치들(122) 사이에 개재된 반도체 물질의 복수의 메사들(130), 메사들(130)의 최상측들을 덮어 위치하는 전도성 콘택층(112), 및 콘택층(112)을 덮어 위치하는 제2 도전층(110)을 더 포함한다. 각각의 트렌치(122)는 기판(105)을 향하여 층(106)의 최상 표면으로부터 층(106) 내로 연장되고, 또한 유전층(123)으로 라이닝된 대향하는 측벽들 및 상기 측벽들 사이에 위치하는 쉴드 전극(124)을 포함한다. 콘택층(112)은 각각의 메사(130)를 가지는 개개의 쇼트키 장벽 다이오드들을 형성하고, 상기 다이오드들은 제1 도전층(104)과 제2 도전층(110) 사이에서 병렬로 전기적으로 커플링된다. 콘택층(112)은 쇼트키 장벽 정류기의 애노드이고, 기판(105)은 캐소드이다. 제1 도전층(104)은 정류기의 캐소드 단자를 제공하고, 제2 도전층(110)은 애노드 단자를 제공한다. 예시적인 제조 공정의 결과로서, 콘택층(112)은 쉴드 전극들(124)과 제2 도전층(110) 사이에 개재될 수 있고, 이러한 경우에는 쉴드 전극들(124)과 층(110)에 전기적 접촉들을 형성한다.
[0026] 쉴드 전극들(124)은 제2 도전층(110)에 의하여 콘택층(112)과 동일한 전기적 포텐셜로 전기적으로 커플링된다. 이들은 반도체 층(106) 내에 및 메사들(130)의 최상 표면들 아래에서 애노드 포텐셜 깊이의 전기적으로 절연된 아일랜드들을 구성하도록 작용하고, 이에 따라 콘택층(112)과 메사들(130)의 최상측들 사이의 쇼트키 콘택들을 기판(105)과 반도체 층(106)의 하측 부분들 상에 위치하는 캐소드 포텐셜로부터 실질적으로 쉴딩(shielding)한다. 또한, 쉴드 전극들(124)은 캐리어들(전자들)의 메사들(130)을 고갈시키는 기능을 하고, 이에 따라 상기 메사들의 최상측들에서 집중되기보다는 그들의 높이들을 따라 실질적으로 선형적 방식으로 분포되도록, 메사들(130) 내에 연장되는(그들의 중신 라인들을 주로 따름) 임의의 역-바이어스 전압의 동일-포텐셜 라인들의 분포를 야기한다. 이것은 쇼트키 콘택들로부터 역-바이어스 전압의 동일-포텐셜 라인들을 유지함에 의하여, 상기 쇼트키 장벽 다이오드들의 역-바이어스 누설 전류 및 항복 전압을 상당히 개선한다. 트렌치들(122)은 낮은 항복 전압 어플리케이션들 (VB < 50 V)에 대하여 0.05 내지 2.0 미크론의 깊이를 가질 수 있고, 중간 항복 전압 어플리케이션들 (90V < VB < 150 V)에 대하여 1 내지 5 미크론의 깊이를 가질 수 있고, 또는 매우 높은 항복 전압 어플리케이션들에 대하여 25 미크론까지의 깊이를 가질 수 있다.
[0027] 필드 종료 영역(150)에 있어서, 장치(100)는, 반도체 층(106) 내에 위치한 상대적으로 깊은 순 p-도핑된 격리 웰(156), 소자 영역(120) 내의 최좌측의 트렌치(122)에 인접한 격리 웰(156) 내에 위치한 단부 트렌치(162), 및 단부 트렌치(162)와 최좌측의 트렌치(122) 사이에 위치한 단부 메사(170)를 더 포함한다. 격리 웰(156)과 단부 트렌치(162) 각각은 반도체 층(106)의 최상 표면으로부터 층(106) 내로 및 기판(105)을 향하여 연장된다. 웰(156)의 최우측의 에지는 단부 메사(170) 내에서 종료되거나 또는 소자 영역(120)의 최좌측의 트렌치(122)에서 종료된다. 단부 트렌치(162)는 바람직하게는 격리 웰(156) 내에 수용된다. 단부 트렌치(162)는 유전층(163)으로 라이닝된 대향하는 측벽들 및 상기 측벽들 사이에 위치한 쉴드 전극(164)을 가진다. 제2 도전층(110)은 격리 웰(156)을 덮어 위치하고, 웰(156)과 단부 트렌치(162)의 쉴드 전극(164)에 전기적으로 커플링된다. 유전 필드층(158)은 웰(156)의 최좌측의 에지에서 웰(156)과 제2 도전층(110) 사이에 위치한다(예를 들어, 필드 종료 영역(150)의 주변을 따름). 예시적인 제조 공정의 결과로서, 콘택층(112)은 웰(156)과 제2 도전층(110) 사이에 개재될 수 있고, 이러한 경우에는 웰(156)과 층(110) 모두의 전기적 접촉들을 형성한다. (전도성 콘택은 층(112)으로부터 웰(156)로 형성되고, 이는 메사들(130)의 낮은 n-형 도핑 수준들과 비교하여 상기 웰의 상대적으로 높은 p-형 도핑 수준이기 때문임) 또한, 결과로서, 콘택층(112)은 쉴드 전극(164)과 제2 도전층(110) 사이에 개재될 수 있고, 이러한 경우에는 쉴드(164)와 층(110) 모두의 전기적 접촉들을 형성한다.
[0028] 제2 도전층(110)에 전기적으로 커플링되기 때문에, 격리 웰(156)은 쉴드 전극들(124, 164)과 콘택층(112) 상에 존재하는 동일한 포텐셜에 전기적으로 커플링된다. 웰(156)은 웰(156)과 n-형 층(106) 사이에 p-n 접합을 형성하고, 캐리어들의 웰(156)을 둘러싸는 층(106)의 영역을 고갈시키고, 트렌치들(122, 162) 및 단부 메사(170)로부터 전기장들을 밀어낸다. 트렌치들(122)이 위치한다고 하여도, 역-바이어스된 전압의 동일-포텐셜 라인들과 전기장들은 주로 그들의 중앙 라인들을 따라서 메사들(130)의 바닥 부분들에 영향을 미치며, 항복 전압을 한정하는 캐리어-사태 항복 조건들을 시작시킬 수 있다. 웰(156)과 트렌치(162)가 없는 경우에는, 역-바이어스된 전압의 동일-포텐셜 라인들과 전기장들은 내부 메사들(130)에 비하여 최좌측의 메사(130)에 더 큰 범위로 영향을 미칠 수 있고, 최좌측의 메사(130)는 항복 조건의 위치를 형성한다. 웰(156)과 트렌치(162)가 없는 경우에는, 최좌측의 메사(130)에서의 항복 전압의 수치는 내부 메사들(130)의 수치들에 비하여 낮을 수 있고, 그 이유는 최좌측의 메사(130)의 동일-포텐셜 라인들과 전기장들이 더 크기 때문이다. 격리 웰(156)과 단부 트렌치(162)는 최좌측의 트렌치(122)로부터 동일-포텐셜 라인들과 전기장들을 밀어내도록 기능하고, 상기 전기적 포텐셜과 전기장들이 최좌측의 트렌치(130)에 영향을 미치는 것을 더 큰 정도로 방지한다. 사실상, 웰(156)과 트렌치(162)는 상기 전기적 포텐셜과 전기장들을 최좌측의 트렌치(130)에 영향을 미치는 것을 상기 내부 메사들에 비하여 작은 크기로 하도록 구성될 수 있다. 이것은 소자 영역(120)의 중앙 부분 내에 발생하는 사태 항복 조건을 야기하고, 이에 따라 전류의 손상 효과들을 감소하도록 더 큰 영역 상에 역-바이어스 전류를 분배할 수 있다. 필요한 경우, 웰(156)과 n-형 층(106)의 도핑 수준들은 소자 영역(120)의 내부 부분에 비하여 더 큰 항복 전압을 가지는 p-n 접합을 제공하도록 선택될 수 있거나, 또는 더 작은 항복 전압을 가지는 p-n 접합을 제공하도록 선택될 수 있다. 후자의 경우에 있어서, 역-바이어스된 항복 전류의 손상 효과는 상기 p-n 접합들에 집중된다. 이러한 도핑 수준들의 선택은 반도체 장치 기술 내의 설계자들의 일반적인 기술 내이고, 본 기술 분야에 상업적으로 널리 이용가능한 컴퓨터 시뮬레이션 프로그램들에 의하여 인도될 수 있다.
[0029] 도 1에 도시된 바와 같이, 필드 종료 영역(150) 내에 반도체 층(106)의 최상 표면 내에 작은 리세스(152)가 있다. 공정의 다양한 포토리소그래피 마스크들을 위한 정렬 마크를 제공하도록, 예시적인 제조 공정 동안에 리세스(152)가 생성된다. 상기 제조 공정의 리세스와 다른 형상들의 결과로서, 트렌치(162)의 바닥의 깊이는 트렌치들(122)의 바닥들의 깊이에 비하여 낮다. 단부 트렌치(162)의 바닥의 낮은 깊이는 동일-포텐셜 라인들과 전기장들을 최좌측의 트렌치(122)로부터 밀어내는 기능을 더 하고, 상기 장치의 항복 전압을 증가시키는 기능을 더 한다. 장치(100)의 다른 실시예에 있어서, 트렌치(162)의 바닥은 트렌치들(122)의 깊이와 동일할 수 있고, 이에 따라 트렌치(162)를 한정하도록 더 좁은 리소그래피 윈도우를 이용하거나 리세스(152)를 형성하지 않도록 다른 정렬 시도를 이용함에 의하여 영향을 받을 수 있다. 트렌치(162)의 폭은 트렌치(122)의 폭의 0.8배 내지 트렌치(122)의 폭의 1.2배의 범위일 수 있고, 또한 단부 메사(170)의 폭은 메사(130)의 폭의 0.5배 내지 메사(130)의 폭의 1.2배의 범위일 수 있다. 바람직한 실시예들에 있어서, 트렌치들의 최상측들에서 측정함에 따라, 트렌치(162)의 폭은 트렌치(122)의 폭과 실질적으로 동일하다(1 미크론에 비하여 작은 트렌치 폭들에 대하여, 바람직하게는 0.1 미크론 이내이고, 또한 보다 바람직하게는 0.05 미크론 이내임). 또한, 바람직한 실시예들에 있어서, 메사들의 최상측들에서 측정함에 따라, 단부 메사(170)의 폭은 메사(130)의 폭의 0.8배 내지 1.2배의 범위이다(1 미크론에 비하여 작은 트렌치 폭들에 대하여, 바람직하게는 0.1 미크론 이내이고, 또한 보다 바람직하게는 0.05 미크론 이내임). 필요한 경우에는, 트렌치와 메사 에지들에 대한 라인 세그먼트들 최소 자승 근사(line segments least-squares fitted)를 이용하여, 상술한 폭들은 실제 다이 상에서 측정될 수 있다. 서브-미크론 트렌치 폭들 및 메사 폭들에 대하여, 종래의 포토리소그래피 방법들을 이용하여, 이와 같이 바람직한 치수들(리세스(152)가 존재하는 경우임)을 구현하는 것이 어렵다. 그러나, 하기에 개시된 광학-근사-보정(optical-proximity-correction, OPC) 포토리소그래피 발명은 이러한 바람직한 치수들을 용이하게 구현하도록 사용될 수 있다. OPC 형상으로 달성할 수 있는 일반적인 치수들의 세트는, 약 0.5 미크론의 트렌치 폭, 약 1.1 미크론의 트렌치 깊이, 약 400 내지 500 옹스트롬의 트렌치 유전층 두께, 약 0.3 미크론의 메사 폭, 및 약 0.8 미크론의 인접한 트렌치들(122) 사이의 피치를 포함한다.
[0030] 도 2는 장치(100)의 최상 평면도를 도시하고, 도 1의 단면 위치는 절단선 1-1에 의하여 도시된다. 활성 영역(120), 필드 종료 영역(150), 리세스(152), 트렌치들(122), 메사들(130), 단부 트렌치들(162), 및 단부 메사들(170)의 위치들이 도시된다. 도면에서 이러한 형상들을 명백하게 도시하도록, 트렌치들(122)과 메사들(130)을 가지는 장치(100)의 실시예가 도시되어 있다. 일반적인 실시예들은 50 또는 그 이상의 메사들(130)을 가지는 50 또는 그 이상의(하나가 제외됨) 트렌치들(122)을 가질 수 있다. 1,000 또는 그 이상의 트렌치들을 이용한 실시예들이 가능하다. 또한, 도 2에 도시된 바와 같이, 트렌치들(122)의 배열의 좌측과 우측에 두 개의 추가적인 단부 트렌치들(166)이 있다. 추가적인 단부 트렌치들(166)은 바람직하게는 트렌치들(122, 162)의 단부들과 접촉하고(예를 들어, 단부들에 인접함), 또한 이러한 이유로서 그들은 "트렌치의 단부(end-of-trench)" 트렌치들(166)로 지칭될 수 있다. 이들은 유전층으로 라이닝된 측벽들과 쉴드 전극을 가지는 트렌치들(162)과 동일한 구성을 가질 수 있다. 단부 트렌치들(162, 166)의 조합은 주변 트렌치(160)를 포함한다.
[0031] 도 3은 도 2에 도시된 절단선 3-3을 따라서 절단된 장치(100)의 단면을 도시한다. 이러한 단면은 트렌치(122)의 길이 방향의 구성과 단부 트렌치(166)에서의 종료되는 방식을 도시한다. 또한, 상기 단면에 도시된 바와 같이, 트렌치(166)의 측벽들을 라이닝하는 유전층(167)과 트렌치(166) 내에 위치한 쉴드 전극(168)이 존재한다. 바람직하게는, 쉴드 전극(168)은 트렌치(122)의 쉴드 전극(124)과 전기적으로 접촉한다. 바람직하게는, 단부 트렌치(166)는 p-웰(156) 내에 위치한다. 단부 트렌치(162)를 절단한 단면은 도 3에 도시된 바와 같은 동일한 형상을 가질 수 있다. 리세스(152)의 결과로서, 트렌치(122, 162) 각각의 단부 부분들의 바닥들의 깊이들은, 도면에 도시된 실시예에 있어서, 상기 트렌치들의 중간 부분의 깊이에 비하여 낮다. 상기 트렌치들의 단부 부분들의 더 낮은 깊이는 동일-포텐셜 라인들과 전기장들을 상기 트렌치들의 활성 영역으로부터 밀어내는 기능을 더 수행하고, 이에 따라 상기 장치의 항복 전압을 증가시킨다.
[0032] 일반적인 실시예의 영역(156)의 예시적인 폭은 약 9 미크론이다. 영역(156) 내의 단부 트렌치들(162, 166)를 위치시키는 것의 추가적인 장점은 영역(156)의 측벽들을 최외곽의 트렌치들(122)의 위치들에 정렬하기 위하여 필요한 정확도를 상당히 감소시킬 수 있는 것이며, 이는 영역(156)이 메사들(170)의 폭들을 가로질러 충분히 연장되지 않는 경우에 있어서, 트렌치들(162, 166)이 메사들(170)의 캐리어 공핍을 제공할 수 있기 때문이다(도 1 및 도 2에 도시된 바와 같음). 다른 실시예들에 있어서, 단부 트렌치들(166)는 생략될 수 있다. 이러한 실시예들에 있어서, 트렌치들(122, 162)의 단부들은 상기 트렌치의 폭과 동일하거나 또는 더 큰 거리로 영역(156)내로 연장되고, 이러한 각각의 단부는 적어도 하나의 공핍 깊이로 영역(156)의 최외곽의 측벽(외측 주변 에지)으로부터 이격된다. 상기 공핍 깊이는 본 기술 분야의 일반적인 기술에 의하여 상기 트렌치 유전층의 두께, 상기 트렌치 내의 전도 물질의 일함수, 및 상기 트렌치 단부에 인접한 영역(156)의 순 도핑 수준으로부터 용이하게 결정될 수 있다. 일반적인 실시예들의 일반적인 규칙으로서, 이러한 공핍 깊이는 메사(170)의 폭과 동일하거나 그 이하이다.
[0033] 장치(100)를 제조하는 예시적인 방법을 도 4에 도시된 흐름도(180)를 참조하여 설명하기로 한다. 흐름도(180)는 복수의 블록들을 가지고 있고, 상기 복수의 불록들 각각에서는 하나 또는 그 이상의 수행들이 이루어진다. 블록(182)에서, 정렬 식각, 또는 "키 식각(key etch),"은 리세스(152)를 형성하기 위하여, 반도체 웨이퍼의 최상 표면에서 수행된다(도 1 내지 도 3에 도시된 바와 같음). 이러한 수행은, 기판의 최상 표면을 덮는 포토레지스트층을 형성하는 단계, 리세스(152)의 위치들을 덮어씌우는 포토레지스트의 부분들을 제거할 수 있도록 화학선 방사(actinic radiation)의 패턴에 상기 포토레지스트를 노출하는 단계, 및 상기 기판의 최상 표면의 노출된 부분들을 잔존시키도록 상기 부분을 제거하기 위하여 상기 노출된 포토레지스트를 현상하는 단계를 포함할 수 있다. 그 후에, 상기 노출된 부분들은 식각제에 노출되어, 상기 노출된 영역들 내의 기판의 물질을 제거한다. 플라즈마-기반의 (건식) 식각들 또는 수분성 화학 (습식) 식각들이 사용될 수 있다. 상기 식각은 등방성 특성, 이방성 특성, 또는 양 특성들의 조합을 가질 수 있다. 현재는, 등방성 플라즈마는 실리콘 웨이퍼들에 바람직하다. 상기 키 식각은 500 옹스트롬 내지 2000의 범위의 깊이, 일반적으로 사용되는 1200 옹스트롬의 깊이를 가지는 리세스(152)를 제공할 수 있다.
[0034] 블록(184)에서, 격리 웰(156)이 형성될 수 있다. 이러한 수행은 이온 주입 마스크로서 미리 위치한 패턴된 포토레지스트층을 이용하여, 리세스(152)의 식각된 영역 내로 도판트를 이온-주입하는 단계를 포함할 수 있다. 40KeV의 주입 에너지에서 입방 센티미터 당 5x1013 도판트 원자들(예를 들어, p-형에 대하여 보론)의 주입 도즈를 이용할 수 있다. 이어서, 상기 포토레지스트층은 스트립 오프될 수 있고(산소 플라즈마 세정을 이용하는 것과 같음), 상기 기판의 최상 표면은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 이어서, 주입이 종래의 확산 공정에 의하여 수행될 수 있고, 1.2 내지 1.3 미크론 정도의 깊이로 주입을 하기에 충분한 시간을 위하여 실질적으로 불활성 환경(예를 들어, 99% 질소, 1% 산소) 내에서 1150℃의 온도에 노출되는 것을 포함할 수 있다. 트렌치들(122, 162, 166)를 형성하기 위한 준비로서, 동일한 확산 오븐을 이용하여 상기 확산 공정에 바로 후속하여, 하드 산화층이 상기 기판의 최상 표면을 덮어 성장할 수 있다. 상기 하드 산화층은 2100 옹스트롬 정도의 두께를 가질 수 있고, 950℃의 온도에서 초기에는 수증기 환경과 웨이퍼들 사이에서 산화 두께의 변화들을 감소시키는 건조 산소(수증기가 없음) 환경이 후속되는 환경 내에서 성장할 수 있다. 이러한 공정들의 결과가 도 5에 도시되어 있다. 상기 하드 산화층은 후속의 식각 단계 내에서 식각 마스크로서 사용된다. 상기 하드 산화층의 두께는, 상기 층 내에 형성된 패턴들의 포토리소그래피 해상도를 증가시키도록 선택되고, 또한 하기에 설명하는 바와 같이, 상기 층의 상당한 양이 식각 단계 이후에 잔존하는 것을 보증하도록 선택된다.
[0035] 블록(186)에서(도 4), 트렌치들(122, 162, 166)이 형성될 수 있다. 이러한 수행은 상술한 상기 하드 산화층을 형성하는 단계를 포함할 수 있고, 후속하여 상기 하드 산화층을 덮는 포토레지스트층을 형성하는 단계, 상기 트렌치들의 위치들을 덮어씌우는 상기 포토레지스트의 부분들을 제거할 수 있도록 상기 포토레지스트에 화학선 방사의 패턴을 노출하는 단계, 및 상기 하드 산화층의 노출된 부분들이 잔존하도록 이러한 부분들을 제거하기 위하여 상기 노출된 포토레지스트를 현상하는 단계를 포함할 수 있다. 본 기술 분야에 잘 알려진 방법들을 이용하여, 상기 포토레지스트층과 상기 하드 산화층의 결합된 두께는, 상기 포토리소그래피 단계를 수행하는 동안에 이러한 층들에 의하여 화학선 방사의 흡수를 최대화하도록 선택될 수 있고, 이에 따라 후측 반사를 최소화하고, 패턴 형상들의 해상도를 개선할 수 있다(예를 들어, 임계 치수들을 개선함). 하기에 상세하게 설명하는 바와 같이, 상기 포토레지스트를 노출하는 패턴에 사용되는 포토마스크는 리세스(152) 내의 서브-미크론 폭 트렌치들의 형성을 용이하게 하도록 하나 또는 그 이상의 OPC 형상들과 결합된다. 그 후에, 상기 하드 마스크의 노출된 부분들은 식각에 의하여, 예를 들어 제거된 산화물에 적절한 플라즈마 식각에 의하여, 제거될 수 있고, 이에 따라 상기 트렌치들이 형성하는 상기 반도체 기판의 노출된 부분들을 잔존시킨다. 이어서, 상기 포토레지스트층은 스트립 오프될 수 있고(예를 들어, 플라즈마 세정을 이용함), 상기 기판의 최상 표면은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 그 후에, 상기 트렌치들은, 상기 반도체 기판의 노출된 부분들을 이방성 플라즈마 식각 공정에 노출하여, 형성될 수 있다. 현재는, 만곡된 바닥 표면들을 가지는 트렌치들을 형성하는 것이 바람직하고, 또한 만곡된 바닥 표면들을 제공하도록 불소계 플라즈마 식각제들이 현재는 바람직하다. 후속되는 불소계 가스 식각제들이 이용될 수 있다: SF6 황(육불화), SF6 더하기 불활성 가스(예를 들어, 비활성 가스), SF6 더하기 산소와 하나 또는 그 이상의 불활성 가스들(예를 들어, He 및 Ar), 및 SF6 더하기 브롬화 수소(HBr) 및 하나 또는 그 이상의 불활성 가스들(예를 들어, He 및 Ar)이다. 또한, C2F6, C4F8, NF3, 등과 같은 다른 플루오르화 화학물들이 사용될 수 있고, 상술한 불활성 가스들(O2, HBr, 등)과 함께 사용될 수 있다. 불소는 실리콘 기판을 식각하고, 반면 산소와 HBr는, 불소에 의한 측벽들의 식각을 최소화하는, 트렌치 측벽들 상에 부산물을 형성한다(이에 따라, 식각 공정에 이방성 특성을 제공함). 예시적인 식각 공정들은 그렙스(Grebs) 등에 의한 미국특허번호 제6,680,232호에 개시될 수 있고, 본 명세서와 참조로서 결합되고, 본 명세서와 공통 양수된다. 이어서, 산화물 하드 마스크가 완충 산화 식각제(buffered oxide etchant)에 의하여 제거될 수 있다. 상기 기판의 최상 표면 및 상기 트렌치들은 약 300 옹스트롬의 물질을 제거할 수 있는 소프트 플라즈마 식각 (예를 들어, CF4 다운 스트림 마이크로웨이브 플라즈마)를 이용하여 세정될 수 있고, 후속하여 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 상기 소프트 플라즈마 식각은 이전의 플라즈마 식각에 의하여 야기되는 반도체 물질의 결정구조의 임의의 손상도 제거할 수 있다. 상기 소프트 플라즈마 식각의 식각 특성들은 이전에 식각에 비하여 더 등방성이고, 바람직하게는 이방성에 비하여 더 등방성이다. 또한, 상기 소프트 플라즈마 식각은 초기 플라즈마 식각에 비하여 반도체 물질 상에 낮은 에너지 충격을 가진다.
[0036] 패턴된 산화층을 식각 마스크로서 사용하여 트렌치들의 상술한 식각을 도시되어 있다고 하여도, 패턴된 포토레지스트층을 식각 마스크로서 사용하여 트렌치들의 식각을 수행하는 것이 바람직할 수 있다. 또한, 상기 트렌치들의 초기의 형상을 한정하도록 사용하는 제1 식각제는 불소계 가스를 대신하여 염소계 가스를 포함할 수 있는 것이 바람직할 수 있다.
[0037] 상기 트렌치들의 바닥들을 더 만곡시키도록, 약 400 옹스트롬의 얇은 희생 산화물이 약 1100℃ 또는 그 이상의 온도에서 상기 트렌치들의 측벽들 상에 성장될 수 있고, 후속하여 완충 산화 식각제에 짧게 노출시킴에 따라(약 30초) 제거된다. 상기 희생 산화물은 1000 옹스트롬 또는 그 이하의 두께를 가질 수 있다. 또한, 상기 희생 산화물은 이전의 플라즈마 식각 공정들에 의하여 야기된 상기 트렌치 측벽들 상에 댕글링 실리콘 결합들을 묶으며, 또한 나중에 형성되는 트렌치 유전층들(123, 163, 167)의 품질을 개선한다. 제2 희생 산화물이 성장할 수 있고, 상기 트렌치들의 바닥 표면들을 더 만곡시키는 것을 제공하도록 상기 제2 희생 산화물이 제거될 수 있다. 하나 또는 그 이상의 희생 산화물들이 성장하고 제거된 후에, 상기 기판의 최상 표면 및 상기 트렌치들은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 이러한 공정들의 결과가 도 6에 도시되어 있다.
[0038] 블록(188)에서(도 4), 트렌치 유전층들(123, 163, 167)이 형성될 수 있다. 이러한 수행은 불활성 가스로 희석된 건조 산소 환경(수증기가 없음) 내에서 1100℃ 또는 그 이상의 높은 온도에서 트렌치 측벽들 상에 얇은 산화층을 성장시키는 단계를 포함할 수 있다. 본 명세서에 "쉴드 산화층"으로 지칭되는 상기 산화층은 약 400 옹스트롬 내지 600 옹스트롬의 범위의 두께로 성장될 수 있고, 약 500 옹스트롬의 두께가 바람직하다. 또한, 성장 공정 동안에 메사 최상층들은 노출될 수 있으므로, 상기 쉴드 산화층은 상기 메사 최상층들을 덮도록 형성된다. 하나의 일반적인 실시예에 있어서, 성장 온도는 1125℃ 내지 1200℃ 범위이고, 약 1175℃ (± 10℃)이 바람직하고, 환경은 50% 산소와 50% 아르곤을 포함한다(예를 들어, 각각의 가스 유동은 분당 10 리터임). 상기 쉴드 산화층을 성장시키도록 높은 성장 온도와 희석된 건조 산소 환경의 결합된 사용은 전력 반도체 기술에서는 이례적이지만, 발명자들은, 이러한 조합은 개선된 게이트 산화물 품질, Qbd(항복에 대한 전하)의 높은 수치들, 및 더 우수한 두께 균일도를 유도하는 층 내의 더 적은 핀홀 결함들을 제공하는 것을 발견하였다. 산소는 가스 성장 환경의 부피의 10% 내지 75%로 구성되거나, 더 바람직하게는 가스 성장 환경의 부피의 25% 내지 60%로 구성되도록 희석될 수 있다. 이러한 공정의 마지막에서는, 상기 트렌치들은 약 0.5 미크론의 폭들과 약 1.1 미크론의 깊이들을 가질 수 있고, 상기 메사들은 장치(100)의 일반적인 실시예에 대하여, 약 0.3 미크론의 폭들을 가질 수 있다.
[0039] 블록(190)에서(도 4), 쉴드 전극들(124, 164, 168)이 형성될 수 있다. 이러한 수행은 미리 형성된 쉴드 산화층을 덮는 폴리실리콘 물질의 층을 증착하는 단계를 포함할 수 있고, 이어서 기판의 최상 표면(메사 최상층들) 및 트렌치들의 측벽들을 덮도록 형성되었다. 이러한 증착은 본 기술에 알려진 종래의 폴리실리콘 증착 설비로 수행될 수 있다. 약 0.5 미크론의 트렌치 폭과 1.1 미크론의 트렌치 깊이로 폴리실리콘 물질로 트렌치 영역들을 충전하도록, 상기 폴리실리콘 물질은, 560oC의 온도에서, 상기 기판의 최상 표면에서 측정되는 바와 같이, 5000 옹스트롬(0.5 미크론)의 두께로 증착될 수 있다. 이러한 물질 양은 상기 트렌치들의 측벽들을 코팅하고 이들을 충전하기에 충분하다. 일반적으로, 상기 쉴드 전극 내에 발생하는 보이드들을 방지하도록, 상기 폴리실리콘(또는 다른 쉴드 물질)은 트렌치의 폭의 절반 내지 상기 폭의 두 배의 충전되는 두께로 증착되어야 한다. 일반적으로, 상기 증착된 두께는 상기 트렌치의 폭과 동일하다. 상기 폴리실리콘은 도핑된 형상 또는 도핑되지 않은 형상으로 증착될 수 있다. 도핑된 형상으로 증착되는 경우에는, 증착 동안에 바람직하게는 인 시츄로 도핑될 수 있고, 입방 센티미터(cm-3) 당 1x1018 또는 그 이상의 도판트 원자들의 도핑 수준을 가지고, 더 바람직하게는 5x1018 cm-3 또는 그 이상의 도핑 수준을 가진다. 인 시츄 도핑은 폴리실리콘을 형성하도록 사용되는 가스들(예를 들어, 실란 및 암모니아)와 함께 도판트-함유 가스(예를 들어, n-형에는 인, 또는 p-형에는 디보론, 또는 보론 트리플로라이드)를 도입하여 구현할 수 있다. 도핑되지 않은 형상으로 증착되는 경우에는, 상기 폴리실리콘은 후속의 어닐링 단계 동안에 도판트 가스에 기체 상태로 노출될 수 있고(하기에 설명함), 또는 어닐링 이전에 30KeV의 주입 에너지로 평방 센티미터 (cm-2) 당 5x1015 도판트 원자들의 도즈로서 도판트로 주입될 수 있다. 상기 도판트 도즈는 5x1014 cm-2 내지 5x1016 cm-2 범위일 수 있다. 더 균일한 도판트 분포는 둘 또는 그 이상의 주입 에너지들로 도즈를 주입하여 얻을 수 있다. 예를 들어, 120 KeV에서 2.5x1015 의 도즈로 제1 주입 및 30 KeV에서 2.5x1015 의 도즈로 제2 주입을 사용할 수 있다. 다른 예로서, 10 KeV, 50 KeV, 80 KeV, 및 120 KeV에서의 네 번의 주입들은, 각각이 1.25x1015의 도즈로서, 사용될 수 있다. 복수의 주입들은 상기 트렌치 전극 내의 상기 도판트의 더 균일한 분포를 제공할 수 있고, 특히 어닐링 이후이다. 상기 트렌치들의 최상측의 도판트의 높은 수준들은 콘택층(112)에 우수한 전도성 접촉을 보장하고(도 1 및 도 3에 도시됨), 또한 상기 트렌치들의 바닥에서 도판트의 높은 수준들은 우수한 쉴드 수행을 보장한다.
[0040] 폴리실리콘을 위한 도판트는 n-형 또는 p-형일 수 있다. n-형 도판트는 종래에는 본 기술에서 사용되고, p-형 도판트는 본 기술에서 사용되지 않는다. 그러나, 발명자들은 상기 쉴드 전극들의 p-형 도핑이 이 물질에 대한 우수한 일함수를 제공하고, 이어서, 메사들(130)의 우수한 쉴드를 제공하는 것을 발견하였다 (도 1에 도시됨). 이러한 이유들로, 상기 쉴드 전극들의 p-형 도핑은 현재 바람직하다.
[0041] 상기 폴리실리콘이 증착되고 선택적으로 주입된 후에, 폴리실리콘 입자들을 통합하고 주입된 도핑(사용되는 경우)을 재분배하도록 충분한 시간 동안 800℃ 또는 그 이상의 온도로 어닐링될 수 있다. 950℃의 어닐링 온도를 사용될 수 있다. 상기 폴리실리콘은 어닐링 동안에 기상으로 도핑되는 경우에 있어서, 상기 어닐링 온도는 1000℃ 또는 그 이상으로 증가될 수 있다. 어닐링 공정 동안에 상기 폴리실리콘을 덮어 형성된 임의의 산화물이 완충 산화 식각에 짧게 노출되어 제거될 수 있고, 상기 기판은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 이러한 공정들의 결과가 도 7에 도시되어 있다. 여기에서, 얇은 산화물의 층의 최상측 상의 폴리실리콘의 층은 메사들의 최상측들 상에 잔존한다. 이어서, 종래의 폴리실리콘 식각은 메사들의 최상측들 상에 잔존하는 상기 폴리실리콘을 에치백하도록 수행될 수 있고, 상기 쉴드 산화층은 식각 저지부로서 기능할 수 있다. 이것은 상기 메사들 및 상기 트렌치들을 덮는 상기 폴리실리콘 층의 최상측 부분을 식각한다. 상기 폴리실리콘 식각은 상기 트렌치들 내에 상기 폴리실리콘의 약한 에치백을 제공하도록 짧은 기간동안 계속될 수 있고, 이에 따라 상기 쉴드 전극들의 최상 수준이 상기 메사들의 최상측들 아래에 위치한다. 상기 폴리실리콘 식각 이후에, 상기 기판은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 이러한 공정들의 결과가 도 8에 도시되어 있다.
[0042] 여기에서, 유전 필드층(158), 콘택층(112), 및 제1 및 제2 층들(104, 110)은 각각의 공정들에 의하여 제조되도록 잔존하고, 이들 대부분은 증가된 온도들에의 노출을 일반적으로 요구한다. 또한, 많은 어플리케이션들에 대하여, 쇼트키 다이오드의 순방향-바이어스 전기적 특성들은 메사들(130)의 최상 표면들에서 얕은 주입과 후속하여 주입을 어닐링하고 원하는 정도로 주입된 도즈를 분배하도록 증가된 온도에 노출됨에 의하여 일반적으로 조정된다. 잔존하는 요소들이 형성되기에 필요한 공정 온도들과 시간들에 의존하고, 특정한 주입을 위하여 필요한 어닐링 온도와 시간들에 의존하여, 이러한 선택적인 주입은 잔존하는 요소들을 형성하도록 공정들의 현재 또는 후속의 일부를 수행될 수 있다. 이러한 예시적인 방법의 일 실시예에 있어서, p-형 보론 주입은 5x1012 cm-2 의 도즈 수준 및 40 KeV의 주입 에너지에서 이러한 단계에서 수행되고, 상기 메사들의 최상 표면들을 덮어 위치하는 상기 쉴드 산화층을 통하여 충분한 양의 도판트를 전달하기에 충분하다. 잔존하는 단계들의 공정 온도들과 시간들은 상기 주입을 어닐링하고 상기 도판트를 분배하도록 사용된다. 이러한 주입 도즈는 50V 또는 그 이하의 항복 전압들에 가장 좋고, 상기 메사 영역 내에 접합을 형성하지 않도록 충분히 낮다. 주입 도즈는 더 높거나 더 낮은 항복 전압들에 대해 변화될 수 있다.
[0043] 블록(192)에서(도 4), 유전 필드층(158)이 형성될 수 있다. 이러한 수행은 5000 옹스트롬의 낮은 온도 산화(LTO)층을 증착하는 단계를 포함할 수 있고, 이어서 수증기 환경 내에서 약 875℃에서 상기 LTO 층을 리플로우한다. 상기 LTO 층은 2500 옹스트롬 내지 10,000 옹스트롬 범위들의 두께를 가지고 증착될 수 있다. 일부 실시예들에 있어서, 보로포스포실리케이트 유리(Borophosphosilicate glass, BPSG)가 사용될 수 있고, 이는 상기 BPSG 층과 반도체 메사들(130) 사이에 임의의 자동-도핑 효과들을 감안한다(즉, 상기 BPSG 층 내의 도핑은 후속의 노 거동 동안에 주위(ambient) 내로 결합될 수 있고, 상기 반도체 메사들의 노출된 표면 상으로 재증착된다; 상기 메사들 내로 이러한 증착된 도핑의 확산은 상기 장치의 설계에 이유가 될 수 있음). 그 후에, 상기 LTO 층들은 이들의 형상들을 한정하고 콘택층(112)에 대한 증착 윈도우를 개구하는 식각된 패턴일 수 있다. 이러한 수행은 상기 LTO 층을 덮는 포토레지스트층을 형성하는 단계를 포함할 수 있고, 상기 포토레지스트를 화학선 방사의 패턴을 노출하고, 이에 따라 상기 다이의 중앙 부분과 리세스(152)의 위치들을 덮는 상기 포토레지스트의 부분들이 제거될 수 있고, 상기 LTO 층의 노출된 부분들을 잔존시키는 이러한 부분들을 제거하도록 노출된 포토레지스트를 현상한다. 이어서, 상기 노출된 부분들은 상기 LTO 층들의 90% 내지 95%를 제거하는 플라즈마 식각에 의하여 제거될 수 있고, 상기 메사들의 최상측 상에 잔존하는 층들 및 하측의 쉴드 산화층을 제거하는 완충 산화 식각이 후속된다. 이러한 식각 공정 이후에, 상기 포토레지스트층은 제거될 수 있고, 상기 기판은 RCA SC-1 표준 세정 식각이 후속되는 종래의 H2SO4/H2O2 식각을 이용하여 세정될 수 있다. 이러한 공정들의 결과가 도 9에 도시되어 있다.
[0044] 여기에서, 필요한 경우에는, 쇼트키 장벽 다이오드의 정-바이어스 특성들을 조정하는 상술한 선택적인 주입이 수행될 수 있고, 이어서 어닐링 공정이 후속된다.
[0045] 블록(194)에서(도 4), 콘택층(162)이 형성될 수 있다. 이러한 수행은 상기 메사들 및 상기 쉴드 전극들의 노출된 최상측들 상에 니켈 실리사이드층, 또는 다른 실리사이드층을 형성하는 단계를 포함할 수 있다. 이들의 예시적인 공정은 형성된 임의의 산화물을 제거하도록 짧은 시간 간격 동안 플로오르화수소(hydrofluoric, HF) 식각제에 상기 메사들 및 상기 쉴드 전극들의 노출된 최상측들을 노출하는 단계, 상기 기판의 표면 상에 약 1000 옹스트롬의 니켈 (Ni)을 증발시키는 단계, 약 5분 동안 250℃ 내지 400℃ 범위의 온도에서 니켈 층의 제1 어닐링을 수행하는 단계, 및 약 5분 동안 400℃ 내지 700℃ 범위의 온도에서 제2 어닐링을 수행하는 단계를 포함할 수 있다. 상기 제1 어닐링 공정은 상기 니켈 층의 상당한 부분을 Ni2Si로 변화시키고, 또한 상기 제2 어닐링 공정은 Ni2Si를 NiSi로 변화시킨다. 하나의 실시예에 있어서, 상기 제1 어닐링 온도는 약 350℃ (± 10℃)이고, 상기 제2 어닐링 온도는 약 500℃ (± 25℃)이다. 상기 어닐링 공정은 상기 메사들의 약 1000 옹스트롬의 최상측들을 실리콘에서 니켈 실리사이드로 변화시키고, 또한 상기 메사들의 최상 표면들에서 쇼트키 장벽들을 형성한다. 또한, 상기 어닐링 공정은 상기 폴리실리콘 쉴드 전극들의 최상측들의 부분을 변화시키고, 쉴드 전극들의 높은 수준의 도핑에 의하여, 상기 쉴드 전극들과 전도성 접촉들을 형성한다. 이러한 공정들의 결과가 도 10에 도시된다. 상기 실리콘 산화물을 덮어 증착된 니켈은 실리사이드로 변화시키지 않고, 종래의 니켈 식각제로 식각될 수 있다. 상술한 니켈 층은 200 옹스트롬 내지 2000 옹스트롬 범위들의 두께로 증착될 수 있다.
[0046] 블록(196)에서(도 4), 제1 및 제2 층들(104, 110), 또는 종료층들이 형성될 수 있다. 이러한 수행은 상기 기판의 각각의 표면을 덮는 하나 또는 그 이상의 전기적인 도전층들을 증착하는 단계를 포함할 수 있다. 각각의 증착된 도전층은 알루미늄, 알루미늄 실리콘 (약 1% Si의 AlSi) 및 알루미늄-실리콘-구리 Al/SiCu (1% Si 및 0.5% Cu)와 같은 알루미늄 합금, 구리, 및 장벽 물질들, 예를 들어 합금으로서 또는 두 개의 분리된 층들로서 티타늄 질화물(TiN), 텅스텐(W), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 등, 및 티타늄(Ti), 티타늄-텅스텐(TiW)을 포함할 수 있다. 장벽 물질은 니켈 실리사이드와 두꺼운 금속층(예를 들어, 알루미늄 및/또는 구리를 포함함) 사이에 위치할 수 있고, 상기 금속층을 상기 니켈 실리사이드에의 접착을 개선하고, 상기 실리사이드층을 통하여 관통된 상기 금속층의 스파이크들(spikes)의 변화들을 감소시키고, 최상 금속의 이동을 니켈 실리사이드의 일함수를 변화로부터 방지한다. 그러나, 장벽 층이 요구되는 것은 아니다. 이러한 층들은 본 기술에서 알려진 적절한 물리 기상 증착 방법에 의하여 증착될 수 있다. 이러한 표면 상의 하나 또는 그 이상의 증착층의 두께는 0.1 미크론 내지 10 미크론의 범위일 수 있고, 일반적으로 2.5 미크론이다. 이러한 공정들의 결과는 도 1에 도시되어 있다.
[0047] 본 명세서에 개시되고 청구된 임의의 방법들의 수행의 성능이 다른 수행의 완성을 예측하지 않는다고 하여도, 이러한 수행들은, 다양한 수행들의 동시적인 성능 및 개재된 성능을 포함하는, 서로에 대하여 다른 시간 순서(예를 들어 시간 차례)로 구현됨을 이해할 수 있다. (개재된 성능은, 예를 들어, 둘 또는 그 이상의 수행들의 부분들이 혼합된 방식으로 수행되도록, 이루어질 수 있다). 이에 따라, 본 명세서의 방법 청구항들은 수행의 세트들로 언급되어 있다고 하여도, 대신에 상기 방법 청구항들은 청구항 언어로서 기재된 수행의 수행들의 순서에 한정되는 것은 아니고, 이를 대신하여 상술한 순서들의 모두를 포함하고, 청구항 언어에 의하여 특별히 한정되지 않는 한, 동시에 수행되거나 삽입된 순서로 수행되거나 상술한 기재에는 명백하게 기재되지 않은 다른 가능한 순서를 포함한다 (예를 들어, 하나의 수행이 먼저 시작되고 다른 수행이 후속됨).
[0048] 광학 근사 보정 발명. 상술한 바와 같이, 본 명세서에 따른 광학-근사-보정(optical-proximity-correction, OPC) 포토리소그래피 발명은 리세스(152) 내의 서브-미크론 트렌치 폭들 및 메사 폭들을 용이하게 달성하도록 사용될 수 있다. 또한, 상기 OPC 발명은, 상기 다이의 중앙 영역으로부터 리세스(152)로 이동함에 따라, 상기 메사들 및 상기 트렌치들 내에 실질적으로 균일한 폭들을 제공한다. 이는 중요하며, 그 이유는 발명자들은 상기 메사 폭들 내의 변화들은 중앙 영역(즉, 상기 장치의 활성 영역)과 리세스(152)의 영역(즉, 상기 종료 영역) 내의 항복 전압들의 원하지 않는 차이를 야기하는 것을 발견하였다. 일반적으로, 상기 종료 영역 내의 메사 폭을 너무 좁게하는 것은 상기 종료 영역이 상기 활성 영역에 대하여 낮은 항복 전압을 가지게 야기한다. 다른 한편으로, 상기 메사 폭이 너무 넓은 경우에는, 이어서 상기 메사의 최상측에서 상기 소자 영역의 낮은 쉴드를 발생시키고, 이에 따라 더 높은 역-바이어스 누설 전류 및/또는 더 낮은 항복 전압을 야기한다. 포토마스크들 및 포토레지스트층들에 대하여 일부의 백그라운드 정보를 제공한 후에, 상기 OPC 발명이 게시된다.
[0049] 비용을 감소시키고, 수율을 증가시키도록, 여러 개의 반도체 다이들이 반도체 웨이퍼 상에 함께 제조되고, 제조 후에 상기 웨이퍼로부터 분리된다. 반도체 산업의 시작하는 부분에 있어서, 제조 공정에 사용된 각각의 포토마스크는 웨이퍼 상에 다이들 모드에 대한 패턴들을 포함하고, 각각의 포토마스크는 초기의 제조 단계 동안에 웨이퍼 내에 형성된 정렬 마크들에 정렬되는 외측 에지들에 위치한 정렬 마크들을 포함한다. 그러나, 웨이퍼의 자연적인 와피지와 제조 공정 동안 열팽창 효과들 때문에, 이러한 시도는 구현될 수 있는 최소 형상 크기들을 한정하였다.
[0050] 오늘날, 반도체 산업에서 사용되는 포토마스크들의 대부분은 레티클들의 형태이며, 레티클은 하나의 공정 단계에 대하여 웨이퍼 상에 적은 수의 반도체 다이들을 위한 이미지 패턴을 제공한다. 상기 레티클의 최대 크기는 리소그래피 설비에 의하여 2.5 mm 곱하기 2.5 mm의 면적으로 한정되는 것이 일반적이다. 제조 업자들은 이러한 최대 면적 내에 가능한 많은 다이들과 다이 스트리트들을 일반적으로 맞추며, 각각의 레티클 치수 내에 전체 갯수의 다이들과 다이 스트리트들이 맞게 하도록 상기 레티클의 치수들을 조정한다. (본 기술 분야로서 알려진 바와 같이, 다이 스트리트는 인접한 다이들의 경계인 사용하지 않은 웨이퍼 공간의 스트립이고, 제조 후에 다이들을 웨이퍼로부터 제거하기 위하여 잘라내는 영역임) 그러나, 더 우수한 형상 해상도를 구현하기 위하여, 제조 업자들은 하나의 레티클 내에 하나의 다이와 두 개의 다이 스트리트들 만을 위치시키거나, 또는 하나의 레티클 내에 몇 개의 다이들과 상응하는 다이 스트리트들 만을 위치시키거나, 또한 최대 레티클 크기를 충분히 사용하지 않도록 선택할 수 있다. 다이들의 갯수와는 무관하게, 하나의 레티클에 포함된 다이들을 "다이 그룹(die group)"으로 지칭한다. 특정한 포토 노출 공정 동안에, 웨이퍼 상에 각각의 다이 그룹의 위치를 개별적으로 노출하기 위하여, 스탭퍼 또는 스탭퍼-스캐너(리소그래피 설비의 일부들)에 의하여 상기 웨이퍼 상에 포토마스크 레티클이 덮인다. 상기 레티클은 스탭퍼 또는 스탭퍼-스캐너 내에 장착되고, 상기 웨이퍼는 스탭퍼 또는 스탭퍼-스캐너에 대략적으로 정렬되고, 상기 웨이퍼는 상기 레티클에 대략적으로 정렬된다. 이어서, 스탭퍼 또는 스탭퍼-스캐너는, 각각의 다이 그룹 위치들이 레티클을 통하여 통과하는 화학선 방사에 노출되기 직전에, 상기 웨이퍼 상에 각각의 다이 그룹 위치들을 정밀하게 정렬시킨다. 레티클은 상기 웨이퍼 또는 다이 그룹 위치 상에 각각의 정렬 마크들에 정렬되는 둘 또는 그 이상의 정렬 마크들을 가지도록 일반적으로 제공되며, 또한 상기 스캐너 또는 스탭퍼는, 상기 다이 그룹 위치 상에 상응하는 마크들에 대하여 상기 레티클의 정렬 마크들의 가장 좋은 전체적인 맞춤을 제공하도록, 상기 레티클에 대하여 상기 웨이퍼의 위치를 조정할 수 있다. 상기 정렬 마크들은 다이 그룹 내에 다이들의 일부의 구성요소들(예를 들어, 전력 장치들의 일부의 주변들)을 형성하는 패턴들의 일부일 수 있고, 또는 분리될 수 있다. 일반적으로, 상기 정렬 마크들은 상기 다이 그룹 내에 외측의 대부분의 다이들의 둘 또는 그 이상에 인접한 다이 스트리트들 내에 위치하고, 또는 상기 다이 그룹의 각각의 다이에 인접한 다이 스트리트들 내에 위치한다. 일반화를 상실하지 않고, 본 발명은 상기 다이 스트리트들 내에 위치한 정렬 마크들을 도시할 수 있다. 이러한 정렬 마크들은 본 기술분야에 임의의 형태를 가질 수 있고, 시각적 단순함을 위하여 크로스-마크들로서 본 명세서에 나타낼 수 있다. 그러나, 상세한 설명 및 청구항들에 기재된 정렬 마크들은 모든 알려지고 가능한 정렬 마크들을 포괄함을 이해하여야 한다. 상기 정렬 마크들이 임의의 형상을 가지는 경우에도, 상기 정렬 마크들 사이의 이격 거리들은 상기 웨이퍼가 아닌 대략 상기 레티클의 치수들이고, 최소 형상 크기들을 미리 한정한 열 팽창과 와피지 효과들을 크게 최소화한다.
[0051] 포토레지스트들은 매우 다양한 화학적 구성들과 관련되지만, 두 개의 염기성 그룹들로 분류될 수 있다: 즉 "포지티브-톤" 포토레지스트들 및 "네가티브-톤" 포토레지스트들로 지칭된다. 포지티브-톤 포토레지스트의 부분이 화학선 방사에 노출되는 경우에는, 현상 용액에 의하여 상기 반도체 웨이퍼로부터 제거될 수 있다. 노출된 포토레지스트의 제거할 수 있는 화학선 방사에 대한 임계 정량이 필요하며, 정량은 시간에 따라 축적되는 방사 강도의 양이다. 임계 양 이상의 화학선 방사에 노출되지 않은 포지티브-톤 포토레지스트의 부분은 현상제에 의하여 제거되지 않을 수 있고, 웨이퍼 상에 잔존한다. 따라서, 포지티브 포토레지스트에 대한 포토마스크는 현상 용액에 의하여 제거되는 상기 포토레지스트의 위치들을 한정하는 투명 영역들 및 상기 웨이퍼 상에 잔존하는 상기 포토레지스트의 위치들을 한정하는 불투명 영역들을 가진다. 반대로, 네가티브-톤 포토레지스트의 부분이 임계 정량 이상으로 화학선 방사에 노출되는 경우에, 현상 용액에 의하여 반도체 웨이퍼로부터 제거되지 않을 수 있고, 또한 상기 웨이퍼 상에 잔존한다. 그러나, 상기 임계 정량 이상으로 화학선 방사로 노출되지 않는 상기 네가티브-톤 포토레지스트의 부분은 현상제에 의하여 제거될 수 있다. 따라서, 네가티브 포토레지스트에 대한 포토마스크는 잔존하는 상기 포토레지스트의 위치들을 한정하는 투명 영역들 및 현상 용액에 의하여 제거되는 상기 포토레지스트의 위치들을 한정하는 불투명 영역들을 가진다. 따라서, 웨이퍼 내에 동일한 이미지를 형성하기 위하여, 네가티브-톤 포토레지스트에 대한 포토마스크는 포지티브-톤 포토레지스트에 대한 포토마스크의 네가티브 이미지를 실질적으로 포함할 수 있다.
[0052] 오늘날 일반적으로 포지티브-톤 포토레지스트들이 더 널리 사용되지만, 본 명세서의 광학-근사-보정 발명은 포지티브-톤 또는 네가티브-톤 포토레지스트들을 이용하여 사용될 수 있다. 포토레지스트들의 양쪽 유형들을 포괄하기 위하여, 마스크는 상기 포토레지스트 내의 상응하는 영역들을 한정하는 영역들을 가짐이 본 명세서의 상세한 설명과 청구항들에 기재되어 있고, 상기 포토레지스트 내의 기재된 영역들의 한정을 제공하도록 포토레지스트의 톤에 기초하여 마스크의 영역들의 투명도(예를 들어, 투명하거나 또는 불투명함)가 선택됨을 이해할 수 있다. 이러한 논의를 완성하기 위하여, 우리는 포토레지스트가 패턴되고, 현상되고, 의도된 마스크 목적을 위하여 사용되는 경우에, 톤과는 무관하게 적절한 용제 또는 식각제 (예를 들어, 플라즈마 식각)에 의하여 제거될 수 있음을 유의한다.
[0053] 도 11은, 반도체 장치(100) 내에 리세스(152)를 한정하는 레티클 형상으로, 예시적인 포토마스크(200)의 최상 평면도를 도시한다. 일반화를 상실하지 않고, 시각적인 명료함을 위하여, 본 명세서에 도시되고 개시된 포토마스크들은 하나의 다이와 하나의 다이를 둘러싸는 인접한 다이 스트리트들을 가지는 다이 그룹을 가지고 다이 스트리트들은 보통의 폭들에 대해 절반이다. 본 명세서에서 도시된 포토마스크들 각각에 있어서, 상기 다이의 영역은 부재번호 205로 지칭되고, 상기 다이 스트리트들의 영역은 부재번호 206으로 지칭된다. 포토마스크(200)는 리세스(152)를 한정하는 영역(210)을 포함한다. 영역(210)은 외측 주변 에지(211)과 내측 주변 에지(212)을 가지는 직사각형 고리의 형상을 포함한다. 리세스(152)가 식각에 의하여 형성되기 때문에, 리세스(152)가 형성되는 위치들에서 상기 포토레지스트를 제거하기 위하여, 상기 포토레지스트층 톤에 기초하여 영역(210)의 투명도가 선택한다. 따라서, 영역(210)은 포지티브-톤 포토레지스트에 대하여 투명하고, 네가티브-톤 포토레지스트에 대하여 불투명하다. 영역(210)의 외측 주변 에지(211) 또는 내측 주변 에지(212) 및 리세스(152)의 상응하는 주변 에지들은 차후의 마스크들을 정렬하도록 사용될 수 있다. 예를 들어, 외측 주변 에지 각각의 구석들은 차후의 포토마스크들에 사용될 수 있는 내재된 정렬 마크들을 제공한다. 일반화를 상실하지 않고, 다이 스트리트들(206) 내에 위치하고, 다이 영역(205)의 대향하는 대각선의 구석들에 위치하는 두 개의 정렬 마크들(201, 202)이 사용된다. 노광 및 식각 이후에, 이러한 정렬 마크들은, 차후의 포토마스크들의 정렬 마크들이 정렬될 수 있는, 상기 웨이퍼의 표면 내에 상응하는 정렬 마크들을 남긴다. 또한, 노광 및 식각 이후에, 상기 웨이퍼의 제1 표면에 하기의 것들이 형성된다: 제1 높이의 제1 영역 (예를 들어, 도 1에 도시된 리세스(152)), 상기 제1 영역에 인접한 제2 높이의 제2 영역(도 1에 도시된 활성 영역(120)을 포함함), 및 제1 및 제2 영역들 사이의 주변 에지이다. 장치(100)에 대하여(도 1에 도시되어 있음), 상기 제1 높이는 상기 제2 높이 이하이다. (하기에는, 상기 제2 높이 위의 상기 제1 높이인 예가 제공됨)
[0054] 도 12는, 반도체 장치(100) 내에 트렌치들(122, 162, 166)를 한정하기 위하여 레티클의 형상으로서, 예시적인 포토마스크(220)의 최상 평면도를 도시한다. 포토마스크(220)는, 정렬 마크들(201, 202)에 의하여 웨이퍼의 표면 내에 잔존한 마크들에 정렬되는, 두 개의 정렬 마크들(221, 222)을 가진다. 참조를 위하여, 리세스(152)의 내측 및 외측 주변 에지들이 점선들에 의하여 도면에 도시된다. 리세스(152)의 내측 주변 에지는 상기 제1 및 제2 영역들 사이의 상술한 주변 에지에 상응한다. 포토마스크들(200, 220)이 서로 정렬될 때에, 정렬 마크들(221, 222)은 포토마스크(200)의 정렬 마크들(211, 212)과 실질적으로 일치한다. 따라서, 포토마스크(220)의 정렬 마크들(221, 222)은 포토마스크(200)의 정렬 마크들(211, 212)에 상응한다. 포토마스크(220)는 포지티브-톤 포토레지스트들에 적절하다. 포토마스크(220)는, 트렌치들(122)의 중앙 트렌치(도 2에 도시되어 있음)를 한정하는 제1 스트라이프 영역들(232), 트렌치들(122)의 외측 트렌치들(즉, 트렌치들(122)의 배열의 외측 측면들 상에 위치함)을 한정하는 두 개의 제2 스트라이프 영역들(234), 단부 트렌치들(162)(도 2에 도시되어 있음)을 한정하는 두 개의 추가적인 제2 스트라이프 영역들(236), 및 단부 트렌치들(166)(도 2에 도시되어 있음)을 한정하는 두 개의 제3 스트라이프 영역들(238)의 배열을 포함한다.
[0055] 스트라이프 영역들(232) 각각은, 리세스(152)의 최좌측의 부분 내에 정렬된 최좌측의 이격 부분(상술한 제1 영역), 리세스(152)의 최우측의 부분 내에 정렬된 최우측의 이격 부분, 및 리세스된 영역의 외측과 상기 상술한 제2 영역 내에 정렬된 중간 부분을 가진다. 스트라이프 영역(232)의 각각의 이격된 부분은 제1 폭(W1)을 가지고, 상기 중간 부분은 상기 제1 폭과는 다른 제2 폭(W2)을 가진다. 포지티브-톤 포토레지스트들에 대하여, 상기 웨이퍼 표면의 제1 영역이 상기 웨이퍼 표면의 제2 영역 이하로 리세스될 때에, 폭(W1)은 폭(W2)에 비하여 크다. 발명자들은 리세스(152)를 위한 패턴의 초점 면 사이에 거리가 더 커지므로, 스트라이프 영역들(232)의 이격 부분들 내에 화학선 방사의 일부의 디포커스가 발생하고, 이에 따라 상기 이격 부분들의 에지들에서 방사 강도의 감소를 야기함을 발견하였다. 폭들(W1, W2)이 동일한 경우에 있어서, 발명자들은 트렌치들(122)의 이격된 부분들 및 스트라이프 영역들(232)의 이격된 부분들에 상응하는 트렌치 영역을 가로질러 연결하는 포토레지스트 물질로, 트렌치들(122)을 형성하기 위하여, 포토레지스트층이 적절하게 패턴되지 않을 수 있음을 발견하였다. 또한, 발명자들은 방사 양이 이러한 연결 효과를 방지하기 위하여 증가되는 경우에, 이어서, 상기 트렌치들의 중간 부분들 (W2)에 대한 상기 포토레지스트의 치수들이 너무 넓어짐을 발견하였다. 폭(W1)을 폭(W2)에 비하여 크게 함으로써, 스트라이프 영역들(232)의 이격된 부분들에 상응한 상기 트렌치 영역의 의도된 에지들에서 화학선 방사의 강도가 증가되고, 상기 포토레지스트층은 트렌치들(122)의 이격된 부분들 및 스트라이프 영역들(232)의 이격된 부분들 내에 적절하게 한정될 수 있다. 따라서, 상기 포토마스크 내에 두 개의 다른 폭들(W1, W2)을 이용하여 상기 포토레지스트층 내에 트렌치들을 형성하도록 상기 포토레지스트가 노출되고 현상된 후에, 폭(W1)으로 패턴된 포토레지스트 트렌치들의 폭은 폭(W2)으로 패턴된 포토레지스트 트렌치들의 폭과 동일하거나 또는 더 근접하게 일치된다. 이어서, 상기 포토레지스트층 내의 트렌치들은, 리세스(152)와 상기 다이의 중앙 영역 내에 실질적으로 균일한 폭들을 가지는 식각 공정(상술한 바와 같음)에 의하여, 상기 반도체 웨이퍼에 전달될 수 있다.
[0056] 발명자들은 리세스(152)의 영역 내에 디포커스된 화학선 방사의 효과는 내측 주변 에지으로부터 내측으로 거리(DF)에 의하여 트렌치 배열의 중앙을 향하여 조금씩 움직이는 것을 더 발견하였고, 이는 마스크(220)의 좌측 구석에 인접하게 도시된 바와 같다. 스탭퍼 및 스탭퍼-스캐너의 광학적 특성들, 트렌치들의 치수들, 포토레지스트의 두께, 및 포토레지스트와 현상기의 특성들에 기인하여 상기 DF 수치가 변화한다. 상기 DF 수치는 수 미크론의 수준이고, 0 미크론 내지 10 미크론 범위로 변화할 수 있다. 상기 거리(DF)를 넘어 디포커싱된 효과에 대응하여, 리세스(152)의 영역(상술한 제1 영역)의 외측 부분이고 리세스(152)의 내측 주변 에지의 거리(DF) 내의 스트라이프 영역들(232)의 부분들은 폭(W1)로 형성되고, 도면에 도시되어 있다. 이는, 스트라이프 영역(232)이 스트라이프 영역(232)의 각각의 이격 부분과 중간 부분 사이에 위치한 폭(W1)의 제3 영역을 가지는 바와 같이 도시될 수 있다. 각각의 제3 부분은 W1과 동일한 폭을 가질 수 있고, 또는 폭들(W1, W2) 사이의 수치와 동일할 수 있다. 상기 제3 부분의 폭은 W2보다 W1에 일반적으로 근접하다. 각각의 제3 부분의 길이는 DF와 동일할 수 있고, 또는 약간 작을 수 있고, 또는 약간 클 수 있다. 이러한 거리는 0 내지 10 미크론 범위에서 변화할 수 있고, 일반적으로는 0.2 미크론 내지 5 미크론 범위에서 변화할 수 있고, 더 일반적으로는 0.5 미크론 내지 2 미크론 범위에서 변화할 수 있다. 또한, 각각의 제3 부분의 폭은 W1로부터 W2로 테이퍼질 수 있고, 이러한 테이퍼링은 현재의 공정 설비로 서브-미크론 수준의 치수들에서 수행하기는 일반적으로 어렵다.
[0057] 특정한 공정 조건에서 W1 및 W2의 수치는, 리세스(152)의 외측에 위치한 폭들(W1, W2) 사이의 분리 라인 및 리세스(152)의 내측 주변 에지로부터 약 1 미크론을 가지고, 원하는 수치의 W2에 대한 W1의 여러 가지 상응하는 선택들로서 여러 가지 테스트 포토마스크들을 제조하여 과도한 실험을 하지 않고 본 기술의 당업자에 의하여 결정될 수 있다. 이어서, 이러한 테스트 포토마스크들은 리세스들(152)을 가지는 각각의 테스트 다이들의 세트 상에 사용될 수 있고, 테스트 포토마스크들의 결과로의 포토레지스트층들의 품질이 나타날 수 있고, 및 리세스(152) 내에 최상의 포토레지스트 해상도를 제공하는 다이(및 그의 W1 수치)를 선택할 수 있다. 이어서, 상기 DF 수치는, W1 및 W2의 선택된 수치들을 사용하고 폭들(W1, W2) 사이의 분리된 라인들과 리세스(152)의 내측 주변 에지 사이의 이격 거리를 변화시키는, 테스트 포토마스크들의 다른 세트로부터 추산될 수 있다. 테스트 포토마스크들의 제2 세트는 리세스들(152)를 가지는 각각의 테스트 다이들의 제2 세트 상에 사용될 수 있다. 이러한 테스트 포토마스크들로부터의 결과로서의 상기 포토레지스트층들의 품질이 나타날 수 있고, 또한 리세스(152)의 내측 주변을 둘러싸는 최상의 포토레지스트 해상도를 제공하는 다이는 상기 DF의 수치를 제공하도록 선택된다(즉, 폭들(W1, W2)과 이러한 최상의 테스트 다이의 리세스(152)의 내측 주변 에지 사이의 이격 거리는 추산된 DF 수치를 제공한다.
[0058] 트렌치들(162, 166)(도 2)이 리세스(152) 내에 위치하기 때문에(상술한 제1 영역), 제2 스트라이프 영역들(236) 및 제3 스트라이프 영역들(238)의 폭들은 W2보다는 W1의 수치에 가까워지고, 바람직하게는 W1로 설정된다. 트렌치들의 외측 트렌치들(즉, 트렌치들(122)의 배열의 외측들 상의 트렌치들)은 리세스(152)의 내측 주변 에지의 거리(DF) 내에 위치하고, 이어서, 제2 스트라이프 영역들(234)의 폭들은 바람직하게는 W1로 설정되고, 도 12에 도시된 바와 같다. 그러나, 스트라이프 영역들(234)의 폭들은 W1와 W2 사이의 수치들을 가질 수 있고, W2보다 W1에 가까운 수치들을 가질 수 있다.
[0059] 도 13은, 네가티브-톤 포토레지스트를 이용하여 반도체 장치(100) 내에 트렌치들(122, 162, 166)을 한정하기 위하여, 레티클의 형상으로서, 예시적인 포토마스크(220')의 최상 평면도를 도시한다. 포토마스크(220')는 정렬 마크들(201, 202)에 의하여 웨이퍼의 표면 내에 잔존하는 마크들에 정렬하기 위한 두 개의 정렬 마크들(221', 222')을 가진다. 참조를 위하여, 리세스(152)의 내측 및 외측 주변 에지들이 도면에 점선으로 도시되어 있다. 포토마스크들(200, 220')이 서로 정렬되는 경우에, 정렬 마크들(221', 222')은 포토마스크(200)의 정렬 마크들(211, 212)과 실질적으로 일치한다. 따라서, 포토마스크(220')의 정렬 마크들(221', 222')은 포토마스크(200)의 정렬 마크들(211, 212)에 상응한다. 포토마스크(220')는 트렌치들(122)(도 2에 도시되어 있음)의 중앙 트렌치를 한정하는 제1 스트라이프 영역들(232'), 트렌치들(122)의 외측 트렌치들(즉, 트렌치들(122)의 배열의 외측 측면들 상에 위치함)을 한정하는 두 개의 제2 스트라이프 영역들(234'), 단부 트렌치들(162)(도 2에 도시되어 있음)을 한정하는 두 개의 추가적인 제2 스트라이프 영역들(236'), 및 단부 트렌치들(166)(도 2에 도시되어 있음)을 한정하는 두 개의 제3 스트라이프 영역들(238')의 배열을 포함한다. 따라서, 포토마스크(220')의 스트라이프 영역들(232', 234', 236', 238')은 포토마스크(220)의 스트라이프 영역들(232, 234, 236, 238)과 동일한 목적을 가진다. 그러나, 상기 스트라이프 영역들의 부분들의 치수들은 다르다.
[0060] 스트라이프 영역들(232') 각각은, 리세스(152)의 최좌측의 부분 내에 정렬된 최좌측의 이격 부분(상술한 제1 영역), 리세스(152)의 최우측의 부분 내에 정렬된 최우측의 이격 부분, 및 다이의 중앙 영역 내의 리세스된 영역의 외측에 정렬된 중간 부분(상술한 제2 영역)을 포함한다. 스트라이프 영역(232')의 각각의 이격 부분은 제1 폭(W1')을 가지고, 또한 상기 중간 부분은 제2 폭(W2')을 가진다. 상기 웨이퍼 표면의 제1 영역이 상기 웨이퍼 표면의 제2 영역 아래로 리세스되는 경우에 있어서, 제2 폭(W2')은 폭(W1')에 비하여 크다. 이러한 관계는 포토마스크(220) 내의 W1 및 W2 사이의 관계와 반대이고, 포지티브-톤 및 네가티브-톤 포토레지스트들의 보상하는 성질에 기인한다.
[0061] 네가티브-톤 포토레지스트의 다른 특성들에 의하여 약간의 다른 수치를 가진다고 하여도, 포토마스크(220')는 포토마스크(220)의 거리(DF)와 동일한 원인과 목적을 가지는 거리(DF')를 가진다. 그럼에도 불구하고, 거리(DF')는 거리(DF)에 대하여 상술한 바와 같은 동일한 범위들을 가질 수 있다. 거리(DF')에 걸친 디포커싱된 효과에 대응하여, 리세스(152)의 영역의 외측 부분이고 리세스(152)의 내측 주변 에지의 거리(DF') 내의 스트라이프 영역들(232)의 부분들은 폭(W1')로 형성되고, 도면에 도시되어 있다. 이는, 스트라이프 영역(232')이 스트라이프 영역(232')의 각각의 이격 부분과 중간 부분 사이에 위치한 폭(W1')의 제3 영역을 가지는 바와 같이 도시될 수 있다. 각각의 제3 부분은 W1'과 동일한 폭을 가질 수 있고, 또는 폭들(W1', W2') 사이의 수치와 동일할 수 있다. 각각의 제3 부분의 길이는 DF' 과 동일할 수 있고, 또는 약간 작을 수 있고, 또는 약간 클 수 있다. 이러한 거리는 0 내지 10 미크론 범위에서 변화할 수 있고, 일반적으로는 0.2 미크론 내지 5 미크론 범위에서 변화할 수 있고, 더 일반적으로는 0.5 미크론 내지 2 미크론 범위에서 변화할 수 있다. 또한, 각각의 제3 부분의 폭은 W1'로부터 W2'로 테이퍼질 수 있다. 트렌치들(162, 166)(도 2)이 리세스(152) 내에 위치하기 때문에, 제2 스트라이프 영역들(236') 및 제3 스트라이프 영역들(238')의 폭들은 바람직하게는 W1'로 설정된다. 트렌치들의 외측 트렌치들(즉, 트렌치들(122)의 배열의 외측들 상의 트렌치들)은 리세스(152)의 내측 주변 에지의 거리(DF') 내에 위치하고, 이어서, 제2 스트라이프 영역들(234')의 폭들은 바람직하게는 W1'로 설정되고, 도 13에 도시된 바와 같다. 그러나, 스트라이프 영역들(234', 236', 238')의 폭들은 W1와 W2 사이의 수치들을 가질 수 있고, W2보다 W1에 가까운 수치들을 가질 수 있다.
[0062] 포토마스크(220')의 W1', W2', 및 DF'의 수치들은 포토마스크(220)의 W1, W2, 및 DF 에 대한 상술한 바와 같은 동일한 실험 방법들에 의하여 추산될 수 있다. 또한, 포토마스크(220')는 "네가티브 수행(negative acting)" 포지티브-톤 포토레지스트들으로 지칭되기에 적절하고, 네가티브-톤 포토레지스트처럼 노출되고, 현상기에 의하여 포지티브 톤 이미지들로서 현상되도록 노출 후 처리된다.
[0063] 본 명세서의 광학 근사 보정 발명은 리세스(152)을 대신하여 메사 영역이 상기 제1 영역 내에 위치하는 다른 소자 구성들에도 적용될 수 있다. 이러한 예가 트렌치들의 형성하기 전에 소자 다이의 도 14의 단면이 도시되어 있다. 완성된 장치가 도 15의 100'에 도시되어 있다. 소자 다이는 리세스(152)를 가지지 않고, 반도체 층(106)의 최상 표면과 실질적으로 동일 평면일 수 있는 최상 표면을 가지는 p-도핑된 격리 웰(156')을 가진다. 도 14를 다시 참조하면, 상기 트렌치들을 형성하기 전에, 산화층은 웰(156')과 반도체 층(106)의 최상 표면들을 덮어 위치하고, 상기 산화층은 웰(156')을 덮는 증가된 영역을 가진다. 이러한 구조체는, 웰(156')을 위한 도핑을 제공하도록 p-도핑된 BPSG 유리의 패턴된 층을 사용하여 형성될 수 있다. 도 11에 도시된 바와 같이, 증착된 후에, 상기 BPSG 층은 마스크(200)에 의하여 패턴된 포토레지스트층을 통하여 식각될 수 있다. 패턴된 BPSG 층은 어닐링 및 웰(156')을 형성하도록 반도체 층 내에 도판트를 확산되도록 가열될 수 있다. 상기 어닐링 동안에, 수증기 및/또는 건조 산소 주변들은 다이의 중앙 부분을 덮는 산화층을 성장시키도록 도입될 수 있다. 어닐링을 수행한 후에, 상기 산화층의 메사 영역은 3000 옹스트롬 내지 13,000 옹스트롬 사이의 범위들의 두께를 가질 수 있고, 상기 중앙 영역은 1500 옹스트롬 내지 2500 옹스트롬의 두께를 가질 수 있다(일반적으로 2000 옹스트롬을 가짐).
[0064] 이어서, 포토레지스트층은 포토마스크를 통하여 화학선 방사로 패턴되고, 산화층을 식각시키도록 사용될 수 있는 포토레지스트 트렌치들이 잔존하도록 현상된, 산화층을 덮어 형성할 수 있다. 이어서, 상기 패턴된 산화층은 반도체 표면 내에 형성되도록 식각제를 이용하여 사용될 수 있다. 메사 영역에 비하여 낮은 중앙 영역을 가지고, 상기 포토레지스트 내의 상술한 디포커스 효과들이 주변 영역(예를 들어, 도 1에 도시된 장치(100)에 대한 리세스(152)의 영역임)에 비하여 중앙 영역 내에 발생한다. 따라서, 상기 포토마스크의 W1과 W2 사이의 이전 관계는 반대가 된다. 즉, 포지티브-톤 포토레지스트들에 대하여, 상기 메사 영역(예를 들어, 웨이퍼 표면의 상술한 제1 영역)이 중앙 영역(예를 들어, 웨이퍼 표면의 상술한 제2 영역) 위에 위치하는 경우에는, 폭(W1)은 폭(W2)에 비하여 작다. 따라서, 포토마스크(220')의 반대의 이미지를 가지는 포토마스크는 포지티브-톤 포토레지스트를 패턴하도록 사용될 수 있다. 네가티브-톤 포토레지스트들에 대하여, 이러한 경우에는 폭(W1)은 폭(W2)에 비하여 크고, 포토마스크(220)의 역 이미지를 가지는 포토마스크는 네가티브-톤 포토레지스트를 패턴하도록 사용될 수 있다.
[0065] 단수로 기재된 구성 요소들은, 반대로 특정되어 지칭되지 않는 한, 하나 또는 그 이상의 의미로 해석하여야 한다.
[0066] 본 명세서에서 사용되는 용어들 및 표현들은 설명의 용어들로서 사용되며, 한정의 용어들로 사용되는 것이 아니며, 그리고 이러한 용어들 및 표현들의 사용에서 도시되고 설명된 특징들의 등가물들을 배제하는 의도는 없으며, 이것은 주장된 발명의 범위 내에서 다양한 변경들이 가능하다는 것으로 이해된다.
[0067] 본 발명들의 일부의 다양한 실시예들이 N-채널 트렌치 쉴드된 장치들의 개변으로 대부분 개시되어 있다고 하여도, 이러한 발명들에 따른 실시예들은 층들 및 영역들의 도전형들이 반대로 되는 p-채널 트렌치-쉴드된 장치들로서 구현될 수 있다. 또한, 본 발명들의 일부의 실시예들의 일부가 쇼트키 장벽 정류기들을 사용하는 것으로 도시되었다고 하여도, 이러한 발명들에 따른 실시예들은 MOSFET 구조체들, IGBT 구조체들, BJT 구조체들, 쉴드된 게이트 동기화 정류기들(예를 들어, 집적되고 쉴드된 게이트 MOSFET 및 쇼트키), 및 본 명세서에 개시된 장치의 슈퍼 정션의 변형들로서 구현될 수 있다(예를 들어, 교차되는 도전형 실리콘의 칼럼들을 가지는 장치들임).
[0068] 또한, 발명들의 하나 또는 그 이상의 실시예들의 하나 또는 그 이상의 특징들은 발명의 범위를 벗어나지 않는 한 발명의 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
[0069] 본 발명의 특정한 실시예들이 도시되고 설명되었다고 하여도, 본 가르침에 관련된 기술 분야의 당업자들은 본 발명이 이들 실시예들에 한정되는 것은 아님을 인식할 수 있다. 다양한 변형들, 변화들, 다양성들, 치환들, 및 균등물들은 본 기술분야의 당업자들에게는 명백할 것이다. 이에 따라, 본 발명은 하기의 청구항들의 범위 내에서 모든 다양성들, 변형들, 및 균등물들을 포함하도록 의도됨을 이해할 수 있다.
100: 장치, 104: 제1 도전층, 105: 기판, 106: 반도체 n-형 층,
110: 제2 도전층, 112: 콘택층, 120: 소자 영역, 122: 트렌치,
123: 측벽, 124: 쉴드 전극, 130: 메사, 150: 필드 종료 영역,
152: 리세스, 156: 격리 웰, 158: 유전 필드층,
162: 단부 트렌치, 163: 측벽, 164: 쉴드 전극, 170: 단부 메사,

Claims (61)

  1. 표면을 가지는 반도체 영역;
    상기 반도체 영역의 제1 영역;
    상기 반도체 영역 내에 위치하고 상기 제1 영역의 적어도 일부분을 둘러싸는 제1 도전형의 웰 영역으로서, 상기 반도체 영역은 제1 도전형에 반대되는 제2 도전형을 가지며, 상기 웰 영역은 상기 반도체 영역의 상기 표면 아래에 위치하는 바닥 표면을 가지는, 상기 웰 영역; 및
    상기 반도체 영역 내에 위치하는 트렌치;를 포함하고,
    상기 트렌치는,
    상기 웰 영역의 제1 부분 내에 위치하고, 상기 웰 영역의 상기 바닥 표면 위에 위치하는 제1 단부;
    상기 웰 영역의 제2 부분 내에 위치하고, 상기 웰 영역의 상기 바닥 표면 위에 위치하는, 상기 제1 단부로부터 이격되는 제2 단부; 및
    상기 제1 단부 및 상기 제2 단부 사이에 위치하고, 상기 제1 영역 내에 위치한 중간 부분;을 포함하고,
    상기 트렌치는 유전층으로 라이닝된 대향하는 측벽들 및 상기 유전층의 적어도 일부분 상에 위치한 전도성 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 웰 영역의 적어도 일부분은 상기 반도체 영역의 표면 아래로 리세스된 표면을 가지고,
    상기 트렌치의 상기 제1 단부 및 상기 제2 단부의 바닥 표면들은 상기 트렌치의 상기 중간 부분의 바닥 표면의 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 트렌치는 상기 반도체 영역 내에 위치하는 복수의 다른 트렌치들과 평행하게 정렬된 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 웰 영역 내에 위치한 단부 트렌치를 더 포함하고,
    상기 단부 트렌치는 제1 단부 및 제2 단부를 포함하고,
    상기 단부 트렌치는 상기 트렌치의 일측에 위치하며, 상기 트렌치에 평행한 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 단부 트렌치는 상기 트렌치의 폭의 0.8배 내지 1.2배의 범위인 폭을 가지는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 트렌치를 포함하는 복수의 트렌치들;
    상기 복수의 트렌치들의 두 개의 인접한 트렌치들 사이에 위치한 제1 메사; 및
    상기 단부 트렌치와 상기 복수의 트렌치들 사이에 위치한 제2 메사;를 더 포함하고,
    상기 제2 메사는 상기 제1 메사와 관련된 트렌치의 폭의 0.8배 내지 1.2배의 범위인 폭을 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 단부 트렌치는 제1 단부 트렌치이며,
    상기 반도체 장치는 상기 웰 영역 내에 위치한 제2 단부 트렌치를 더 포함하고,
    상기 제2 단부 트렌치는 제1 단부 및 제2 단부를 포함하며, 상기 제2 단부 트렌치는 상기 트렌치의 제1 단부에 대하여 수직으로 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제1 단부 트렌치의 상기 제1 단부 및 상기 제2 단부 트렌치의 상기 제1 단부는 서로 연결된 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 웰 영역의 적어도 일부분은 상기 반도체 영역의 표면 아래로 리세스된 표면을 가지며,
    상기 트렌치의 상기 제1 단부의 바닥 표면 및 상기 트렌치의 상기 제2 단부의 바닥 표면은 상기 트렌치의 상기 중간 부분의 바닥 표면 아래에 위치하고,
    상기 제1 단부 트렌치의 바닥 표면 및 상기 제2 단부 트렌치의 바닥 표면은 상기 트렌치의 상기 중간 부분의 바닥 표면 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  10. 제 3 항에 있어서,
    상기 웰 영역 내에 위치한 단부 트렌치를 더 포함하고,
    상기 단부 트렌치는 제1 단부, 제2 단부, 유전층으로 라이닝된 대향하는 측벽들, 및 상기 유전층의 적어도 일부분 상에 위치한 전도성 전극을 포함하고,
    상기 단부 트렌치는 상기 트렌치의 제1 단부에 대하여 수직으로 더 위치하는 것을 특징으로 하는 반도체 장치.
  11. 제 1 항에 있어서,
    복수의 단부 트렌치들을 포함하는 주변 트렌치를 더 포함하며, 상기 주변 트렌치는 상기 웰 영역 내에 위치하고 상기 트렌치를 둘러싸는 것을 특징으로 하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 반도체 영역 내의 상기 제1 영역 내에 위치한 상기 제1 도전형에 반대인 제2 도전형의 활성 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 웰 영역은 상기 반도체 영역의 표면과 동일 평면(flush)인 표면을 가지는 것을 특징으로 하는 반도체 장치.
  14. 표면을 가지는 반도체 영역;
    상기 반도체 영역의 제1 영역;
    상기 반도체 영역 내에 위치하고 상기 제1 영역의 적어도 일부분을 둘러싸는 제1 도전형의 웰 영역;
    상기 반도체 영역 내에 위치하며, 서로에 대해 평행하게 정렬된 복수의 트렌치들로서, 각 트렌치는 상기 웰 영역의 제1 부분 내에 위치하는 제1 단부, 상기 웰 영역의 제2 부분 내에 위치하는, 상기 제1 단부로부터 이격되는 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에서 상기 제1 영역 내에 위치한 중간 부분을 포함하고, 각 트렌치는 유전층으로 라이닝된(lined) 대향하는 측벽들 및 상기 유전층의 적어도 일부분 상에 위치한 전도성 전극을 더 포함하는, 상기 복수의 트렌치들;
    상기 웰 영역 내에 위치하는 제1 단부 트렌치로서, 상기 제1 단부 트렌치는 제1 단부, 제2 단부, 유전층으로 라이닝된 대향하는 측벽들, 및 상기 유전층의 적어도 일부분 상에 위치하는 전도성 전극을 포함하며, 상기 제1 단부 트렌치는 추가로 상기 복수의 트렌치들의 일측에 위치하며 상기 복수의 트렌치들에 평행하는, 상기 제1 단부 트렌치; 및
    상기 웰 영역 내에 위치하는 제2 단부 트렌치로서, 상기 제2 단부 트렌치는 제1 단부, 제2 단부, 유전층으로 라이닝된 대향하는 측벽들, 및 상기 유전층의 적어도 일부분 상에 위치하는 전도성 전극을 포함하며, 상기 제1 단부 트렌치는 추가로 상기 복수의 트렌치들의 상기 제1 단부들에 수직으로 위치하는, 상기 제2 단부 트렌치;를 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 단부 트렌치의 상기 제1 단부 및 상기 제2 단부 트렌치의 상기 제1 단부는 서로 연결된 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 웰 영역의 적어도 일부분은 상기 반도체 영역의 표면 아래로 리세스된 표면을 가지며,
    상기 복수의 트렌치들로부터 각 트렌치의 상기 제1 단부의 바닥 및 상기 제2 단부의 바닥은 상기 복수의 트렌치들로부터 각 트렌치의 상기 중간 부분의 바닥 아래에 위치하고,
    상기 제1 단부 트렌치의 바닥 및 상기 제2 단부 트렌치의 바닥은 상기 복수의 트렌치들 중의 적어도 하나의 상기 중간 부분의 바닥 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  17. 표면을 가지는 반도체 영역;
    상기 반도체 영역의 제1 영역;
    상기 반도체 영역 내에 위치하고 상기 제1 영역의 적어도 일부분을 둘러싸는 제1 도전형의 웰 영역;
    상기 반도체 영역 내에 위치하며, 서로에 대해 평행하게 정렬된 복수의 트렌치들로서, 상기 복수의 트렌치들로부터 각 트렌치는 상기 웰 영역의 제1 부분 내에 위치하는 제1 단부, 상기 웰 영역의 제2 부분 내에 위치하는, 상기 제1 단부로부터 이격되는 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에서 상기 제1 영역 내에 위치한 중간 부분을 포함하고, 상기 복수의 트렌치들로부터 각 트렌치는 유전층으로 라이닝된 대향하는 측벽들 및 상기 유전층의 적어도 일부분 상에 위치한 전도성 전극을 더 포함하는, 상기 복수의 트렌치들; 및
    상기 웰 영역 내에 위치하는 단부 트렌치로서, 상기 단부 트렌치는 제1 단부, 제2 단부, 유전층으로 라이닝된 대향하는 측벽들, 및 상기 유전층의 적어도 일부분 상에 위치하는 전도성 전극을 포함하며, 상기 단부 트렌치는 추가로 상기 복수의 트렌치들에 평행하는, 상기 단부 트렌치;를 포함하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 웰 영역의 적어도 일부분은 상기 반도체 영역의 표면 아래로 리세스된 표면을 가지며,
    상기 복수의 트렌치들로부터 각 트렌치의 상기 제1 단부의 바닥 및 상기 제2 단부의 바닥은 상기 복수의 트렌치들로부터 각 트렌치의 상기 중간 부분의 바닥 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  19. 제 17 항에 있어서,
    상기 반도체 영역 내에 및 상기 제1 영역 내에 위치한 상기 제1 도전형에 반대인 제2 도전형의 활성 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 17 항에 있어서,
    상기 웰 영역은 상기 반도체 영역의 표면과 동일 평면인 표면을 가지는 것을 특징으로 하는 반도체 장치.
  21. 표면을 가지는 반도체 영역;
    상기 반도체 영역의 제1 영역;
    상기 반도체 영역 내에 위치하고 상기 제1 영역의 적어도 일부분을 둘러싸는 제1 도전형의 웰 영역;
    상기 반도체 영역 내에 위치하는 복수의 트렌치들로서, 각 트렌치는 상기 웰 영역의 제1 부분 내에 위치하는 제1 단부, 상기 웰 영역의 제2 부분 내에 위치하는, 상기 제1 단부로부터 이격되는 제2 단부, 및 상기 제1 단부와 상기 제2 단부 사이에서 상기 제1 영역 내에 위치한 중간 부분을 포함하고, 상기 복수의 트렌치들로부터 각 트렌치는 유전층으로 라이닝된 대향하는 측벽들 및 상기 유전층의 적어도 일부분 상에 위치한 전도성 전극을 더 포함하는, 상기 복수의 트렌치들; 및
    상기 웰 영역 내에 위치하며, 상기 복수의 트렌치들을 둘러싸는 주변 트렌치;를 포함하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 웰 영역의 적어도 일부분은 상기 반도체 영역의 표면 아래로 리세스된 표면을 가지며,
    상기 복수의 트렌치들로부터 각 트렌치의 상기 제1 단부의 바닥 및 상기 제2 단부의 바닥은 상기 복수의 트렌치들로부터 각 트렌치의 상기 중간 부분의 바닥 아래에 위치하는 것을 특징으로 하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 복수의 트렌치들로부터의 상기 트렌치들은 서로에 평행하게 정렬된 것을 특징으로 하는 반도체 장치.
  24. 제 21 항에 있어서,
    상기 반도체 영역 내에 및 상기 제1 영역 내에 위치한 상기 제1 도전형에 반대인 제2 도전형의 활성 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제 21 항에 있어서,
    상기 웰 영역은 상기 반도체 영역의 표면과 동일 평면인 표면을 가지는 것을 특징으로 하는 반도체 장치.
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