KR101052737B1 - 반도체 소자 및 이를 위한 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이를 위한 제조 방법에 관한 것으로, 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다.
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Description
본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제하기 위한 반도체 소자 및 이를 위한 파워 모오스에프이티(Metal Oxide Silicon Field Effect Transistor, 이하 MOSFET라 함) 제조 방법에 관한 것이다.
주지된 바와 같이, MOSFET는 게이트(gate) 전극, 소오스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조로 이루어져 있다.
이러한 MOSFET는 반도체 소자의 소형화와 경량화 및 박막화의 추세에 따라 그 크기 또한 축소(scale down)되고 있으며, 응용분야로는 노트북 컴퓨터, 배터리 팩(battery pack), 디지털 카메라, 데스크 컴퓨터, LCD 모니터, B/L 인버터, 그래픽 카드 등의 다양한 분야에 널리 사용되는 중요한 트랜지스터이다.
도 1은 종래 파워 MOSFET를 도시한 도면으로서, 게이트와 드레인 사이에 형성된 높은 전하량으로 인하여 트랜치 게이트에 고전계가 걸려 고속 동작의 어려움이 있다.
이러한 트랜치 게이트에 걸리는 고전계를 방지하기 위하여 LOCOS(Local Oxidation of Silicon, 이하, LOCOS라 함) 기법을 사용하여 게이트를 형성하면 게이트와 드레인 사이의 높은 전하량을 감소시킬 수 있다.
그러나, 상기한 바와 같이 동작되는 LOCOS 기법을 사용하여 게이트 바닥에 두꺼운 산화막을 구현할 경우에는 그 동작 저항(On resistance)이 높아짐에 따라 배터리 소모가 많아지게 된다. 또한 게이트와 드레인 사이의 높은 전하량이 완벽하게 낮추어지지 않기 때문에 이 역시 고속 동작의 어려움이 있어 반도체 소자의 특성에 악영향을 주게되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 소자의 리키지 페일(leakage fail)을 최소화할 수 있는 반도체 소자 및 이를 위한 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 기판 내의 게이트 영역에 게이트 트랜치를 형성함과 아울러 소오스 영역에 상기 게이트 트랜치보다 더 얕은 깊이로 기생 트랜치를 형성하는 단계와, 상기 게이트 트랜치와 상기 기생 트랜치를 매립하여 트랜치 게이트 및 트랜치 장벽을 형성하는 단계와, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판 내의 액티브 영역에 바디(body)를 형성하는 단계와, 상기 바디가 형성된 상기 기판 내에 소오스 접합층을 형성하는 단계를 포함한다.
상기 게이트 트랜치와 상기 기생 트랜치는, 종횡비 식각 방식을 이용하여 형성하는 것을 특징으로 한다.
상기 기생 트랜치는, 상기 게이트 트랜치를 기준으로 좌우 대칭 형태로 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 실시예에 따른 반도체 소자는, 기판 내의 게이트 영역에 형성된 트랜치 게이트와, 상기 기판 내의 소오스 영역에 상기 트랜치 게이트보다 더 얕은 깊이로 형성된 트랜치 장벽과, 상기 기판 내의 액티브 영역에 형성된 바디와, 상기 소오스 영역에 형성된 소오스 접합층을 포함한다.
상기 반도체 소자는, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판의 상부에 형성된 평탄화된 산화막을 더 포함하는 것을 특징으로 한다.
상기 트랜치 장벽은, 상기 트랜치 게이트를 기준으로 좌우 대칭 형태로 이루어진 것을 특징으로 한다.
본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다.
또한, 본 발명은 반도체 소자를 위한 파워 MOSFET를 제조함으로써, 트랜치 게이트에 의해 발생되는 전자 필드(electric field)로 인해 가속된 캐리어(carrier)들의 연쇄적인 충돌로 발생된 보다 높은 에너지를 가진 핫 캐리어(Hot carrier)들의 발생을 감쇄시키고 이를 제어하는 캐리어의 패스 구간을 설정하여 곡률 계면의 항복전압이 발생할 경우 이를 상쇄시킬 수 있으며 고전압을 인가하여 나타나는 전류의 흐름을 제한하여 소자가 파괴되지 않고 정격 이상의 큰 전류를 사용 할 수 있으며 소자의 평균수명을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 반도체 기판으로서 실리콘 기판(201) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 감광막(Photo Resist, PR)의 일부를 선택적으로 제거함으로써, 일 예로서 도 2a에 도시된 바와 같이, 기판(201) 상부에 트랜치 게이트 영역을 형성하기 위한 PR 패턴(203)을 형성한다.
다음으로, PR 패턴(203)을 마스크로 식각 공정, 즉 식각의 종횡비가 커질수록 식각속도가 감소하여 같은 기판내에서 식각할 형상의 폭이 넓은 지역이 식각할 형상의 폭이 좁은 지역보다 식각이 더 잘일어나는 깊이의 차이를 이용하는 종횡비 식각을 실시하여 기판(201)을 선택적으로 제거하여 일 예로, 도 2b에 도시된 바와 같이 게이트 트랜치(205)와 이 게이트 트랜치(205)를 기준으로 좌우 대칭 형태의 기생 트랜치(207)를 형성하고, 스트리핑 공정을 실시하여 잔류하는 PR 패턴(203)을 제거한다. 여기서, 도면에 나타낸 바와 같이 기생 트랜치(207)는 게이트 트랜치(205)보다 더 얕은 깊이로 형성한다.
다음에, 게이트 트랜치(205)와 기생 트랜치(207)가 형성된 기판(201)에 대하여 게이트 산화막(209)을 형성한 다음에, 폴리 실리콘을 전면 성장시킨 후, PR 패턴을 마스크로 폴리 식각 백(poly etch back) 공정을 실시하여 일 예로, 도 2c에 도시된 바와 같이 게이트 트랜치(205)와 기생 트랜치(207)에 리세스(recess)가 발생되도록 폴리 실리콘을 매립하여 트랜치 게이트(211a)를 형성함과 아울러 그 주변의 소오스 영역에 트랜치 게이트(211a)보다 더 얕은 깊이로 트랜치 장벽(211b)을 형성한다.
다음으로, 트랜치 게이트(211a)와 트랜치 장벽(211b)이 형성된 기판(201) 상부에 화학기상증착법(Chemical Vapor Deposition, 이하, CVD라 함)을 이용하여 산화막을 전면 형성한 다음에, 형성된 산화막에 대하여 일 예로, 도 2d에 도시된 바와 같이 평탄화 공정인 CMP(Chemical Mechanical Polishing)를 실시하여 평탄화된 산화막(213)이 남도록 한다.
다음으로, 평탄화된 산화막(213) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 액티브(active) 영역을 형성하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 바디(body) 임플란트 공정을 실시하여 일 예로 도 2e에 도시된 바와 같이 액티브(active) 영역내에 불순물(P+)이 주입된 바디(215)를 형성한다.
다음으로, 평탄화된 산화막(213) 상부에 목표로 하는 임의의 패턴으로 설계된 레티클을 이용하는 노광 공정과 현상 공정을 실시하여 전면 도포된 PR의 일부를 선택적으로 제거하여 소오스 영역을 형성하기 위한 PR 패턴을 형성하고, 이 형성된 PR 패턴을 마스크로 소오스 임플란트 공정을 실시하여 일 예로 도 2f에 도시된 바와 같이 고농도의 불순물(N+)이 주입된 소오스 접합층(217)을 형성한다.
이상 설명한 바와 같이, 본 발명은 소오스 영역에 트랜치 장벽을 형성하여 게이트 산화막과 소오스 접합부위의 고전계 및 경계항복을 억제함으로써 게이트와 드레인 사이의 전하량를 완벽하게 낮춤과 동시에 두꺼운 산화막을 사용함에 따른 동작저항의 증가를 최소화할 수 있어 소자의 특성을 안정화시켜 반도체 소자의 수율 및 신뢰성을 극대화시킬 수 있다.
한편, 도 3은 본 발명의 바람직한 실시 예에 따른 파워 MOSFET 제조를 위한 반도체 소자를 도시한 수직 단면도이다.
즉, 실리콘 기판(201)내에 트랜치 게이트(211a)와 이 트랜치 게이트(211a)를 기준으로 그 주변의 소오스 영역에 좌우 대칭 형태의 트랜치 장벽(211b)을 형성한다.
다음으로, 트랜치 게이트(211a)와 트랜치 장벽(211b)이 형성된 기판(201) 상부에 평탄화된 산화막(213)을 형성하고, 이 평탄화된 산화막(213) 상부에 바디(body) 임플란트 공정을 실시하여 액티브(active) 영역내에 불순물(P+)이 주입된 바디(215)를 형성하고, 소오스 임플란트 공정을 실시하여 고농도의 불순물(N+)이 주입된 소오스 접합층(217)을 형성함에 따라 도 4에 도시된 바와 같이 트랜치 게이트(211a)과 트랜치 장벽(211b) 간의 전자 필드 상호 간섭 현상이 발생되고, 이 발생된 상호 간섭 현상에 의해 트랜치 게이트(211a)에서 전자 필드를 제어하여 일 예로 도 5에 도시된 바와 같이 드레인(Drain)으로 플로우(flow)될 수 있다.
다시 말하여 소오스에 형성되어있는 트랜치 장벽(211b)에 의하여 전자 필드가 안정적으로 형성되고 산화막의 파괴 현상을 억제시키는 역할을 하기 때문에 소자의 신뢰성향상에 직접적으로 영향을 주며, 이는 경계항복 문제를 최소화하기 위하여 소오스 영역에 형성된 트랜치 장벽(211b)이 결과적으로 활성화 에너지를 억제시켜 캐리어의 이동 구간을 결정하는 장벽 역할을 하는 것이다.
따라서, 본 발명은 반도체 소자를 위한 파워 MOSFET를 제조함으로써, 트랜치 게이트에 의해 발생되는 전자 필드로 인해 가속된 캐리어들의 연쇄적인 충돌로 발생된 보다 높은 에너지를 가진 핫 캐리어들의 발생을 감쇄시키고 이를 제어하는 캐리어의 패스 구간을 설정하여 곡률 계면의 항복전압이 발생할 경우 이를 상쇄시킬 수 있으며 고전압을 인가하여 나타나는 전류의 흐름을 제한하여 소자가 파괴되지 않고 정격 이상의 큰 전류를 사용 할 수 있으며 소자의 평균수명을 향상시킬 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 종래 파워 MOSFET를 도시한 도면,
도 2a 내지 도 2f는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도,
도 3은 본 발명의 바람직한 실시 예에 따른 파워 MOSFET 제조를 위한 반도체 소자를 도시한 수직 단면도,
도 4는 본 발명에 따른 트랜치 게이트와 트랜치 장벽 간의 전자 필드 상호 간섭 현상을 2차원으로 표현한 도면,
도 5는 본 발명에 따른 트랜치 게이트에서 전자 필드를 제어하여 드레인으로 플로우되는 현상을 표현한 도면.
<도면의 주요부분에 대한 부호의 설명>
201 : 실리콘 기판 203 : PR 패턴
205 : 게이트 트랜치 207 : 기생 트랜치
209 : 게이트 산화막 211a : 트랜치 게이트
213 : 평탄화된 산화막 215 : 바디
217 : 소오스 접합층 211b : 트랜치 장벽
Claims (6)
- 기판 내의 게이트 영역에 게이트 트랜치를 형성함과 아울러 소오스 영역에 상기 게이트 트랜치보다 더 얕은 깊이로 기생 트랜치를 형성하는 단계와,상기 게이트 트랜치와 상기 기생 트랜치를 매립하여 트랜치 게이트를 형성함과 아울러 상기 트랜치 게이트보다 더 얕은 깊이의 트랜치 장벽을 형성하는 단계와,상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판 내의 액티브 영역에 바디(body)를 형성하는 단계와,상기 바디가 형성된 상기 기판 내에 소오스 접합층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 트랜치와 상기 기생 트랜치는, 종횡비 식각 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 기생 트랜치는, 상기 게이트 트랜치를 기준으로 좌우 대칭 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 기판 내의 게이트 영역에 형성된 트랜치 게이트와,상기 기판 내의 소오스 영역에 상기 트랜치 게이트보다 더 얕은 깊이로 형성된 트랜치 장벽과,상기 기판 내의 액티브 영역에 형성된 바디와,상기 소오스 영역에 형성된 소오스 접합층을 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 반도체 소자는, 상기 트랜치 게이트 및 상기 트랜치 장벽이 형성된 상기 기판의 상부에 형성된 평탄화된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 트랜치 장벽은, 상기 트랜치 게이트를 기준으로 좌우 대칭 형태로 이루어진 것을 특징으로 하는 반도체 소자.
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