WO2004032244A1 - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

Info

Publication number
WO2004032244A1
WO2004032244A1 PCT/JP2003/012573 JP0312573W WO2004032244A1 WO 2004032244 A1 WO2004032244 A1 WO 2004032244A1 JP 0312573 W JP0312573 W JP 0312573W WO 2004032244 A1 WO2004032244 A1 WO 2004032244A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
groove
semiconductor device
gate
conductive layer
Prior art date
Application number
PCT/JP2003/012573
Other languages
English (en)
French (fr)
Inventor
Toru Kurosaki
Shinji Kunori
Mizue Kitada
Kosuke Ohshima
Hiroaki Shishido
Original Assignee
Shindengen Electric Manufacturing Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002291841A external-priority patent/JP4274771B2/ja
Priority claimed from JP2003320838A external-priority patent/JP2005093479A/ja
Application filed by Shindengen Electric Manufacturing Co., Ltd. filed Critical Shindengen Electric Manufacturing Co., Ltd.
Priority to EP03748640A priority Critical patent/EP1557888A4/en
Priority to AU2003268710A priority patent/AU2003268710A1/en
Publication of WO2004032244A1 publication Critical patent/WO2004032244A1/ja
Priority to US11/097,998 priority patent/US7196376B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a semiconductor filling is disposed in a trench.
  • FIG. 4 3 shows a cross-sectional view of the prior art transistor 102.
  • This transistor 102 is a trench type power MOSFET, and is a semiconductor substrate 1 in which n + -type impurities are heavily doped in a silicon single crystal.
  • a drain layer formed of an n-type silicon epitaxial layer formed on the semiconductor substrate by an epitaxial growth method is formed of an n-type silicon epitaxial layer formed on the semiconductor substrate by an epitaxial growth method.
  • Reference numeral 1 10 denotes a processing substrate having a semiconductor substrate 1 1 1 and a drain layer 1 1 2 2.
  • a p-type body layer 113 is formed on the surface side, and a p + -type ohmic region 116 and an n + -type source region are formed in the vicinity of the surface inside the pody layer 113.
  • a plurality of 1 3 0s are formed.
  • the surface of the semiconductor substrate 110 is etched in a band shape, and narrow grooves 120 are formed.
  • a gate insulating film 124 is formed on the inner peripheral surface of the narrow groove 120, and the gate insulating film is not in contact with the semiconductor substrate 1 10 by the gate insulating film inside the narrow groove 120. In this state, polysilicon is filled, and a gate electrode plug 1 2 7 is formed by the polysilicon.
  • the gate electrode plug 1 2 7 in each narrow groove 1 2 0 is made of a thin metal film. They are connected to each other by the illustrated gate electrode films.
  • a source electrode film 137 formed of a metal thin film is formed on the surfaces of the source region 130 and the ohmic region 116.
  • An interlayer insulating film 1 31 is formed on the fine groove 120, and the source electrode film 1 3 7 and the gate electrode plug 1 2 7 are electrically insulated by the interlayer insulating film 1 3 1. There is.
  • a drain electrode film 1 3 9 is formed on the back surface of the processing substrate 1 10, ie, the surface of the semiconductor substrate 1 1 1.
  • the gate insulating film 1 2 4 An n-type inversion layer is formed at the interface between the source and the body layer 113, and the inversion layer connects the source region 130 and the drain layer 112, and passes through the inversion layer. A current flows from 2 to the source region 130.
  • This state is a state in which the transistor 102 is conductive, and there is no JFET region present in the unitary MOSFET without using the narrow groove 120, so the conduction resistance is smaller than that of a normal power MOSFET. There is.
  • the pn junction between the body layer 113 and the drain layer 112 is reverse biased, and the avalanche breakdown voltage of the pn junction is equal to the breakdown voltage of the transistor 112.
  • the avalanche breakdown voltage of the pn junction differs depending on the shape of the depletion layer when reverse biased, but in the transistor 102 as described above, the electric field strength in the depletion layer spreading in the drain layer 112 is Because of the non-uniformity, the avalanche breakdown voltage is determined at the part where the electric field strength is high, and the breakdown voltage is low. Therefore, a semiconductor device 1 0 3 having a structure as shown in FIG. 4 4 is proposed, and a buried region 1 2 2 of a conductivity type different from the drain layer 1 1 2 is formed under the narrow groove 1 2 0 An attempt has been made to reduce the electric field strength of the depletion layer spreading in the drain layer 12.
  • the embedded region 122 is formed by first excavating the deep groove 120 deeply and growing a filling on the bottom and the side wall of the inside of the narrow groove 120, and as the filling, a semiconductor single crystal is formed. And semiconductor polycrystals can be used.
  • the prior art document of the present invention is Japanese Patent Application Laid-Open No. 03-6010.
  • the breakdown voltage is not stable. The breakdown voltage was determined by simulation, and it was found that the breakdown voltage would be higher if the embedded region 12 2 was shorted with the source electrode film 1 3 7. Therefore, a specific structure for this purpose is required.
  • the present invention was created to solve the above-mentioned disadvantages of the prior art, and its object is to provide a high breakdown voltage semiconductor device. Disclosure of the invention
  • the present invention provides a treated substrate having a conductive layer of a first conductive type, a base region of a second conductive type formed on an inner surface of the conductive layer, and a base region of the conductive layer.
  • a gate groove whose bottom is formed deeper than the bottom surface of the base region at a position where it is disposed, a gate insulating film disposed on the side surface of the gate groove, and the gate insulating film which is disposed in the gate groove
  • a buried region of the second conductivity type which is disposed below the trench and is insulated from the gate electrode plug, a source electrode film in contact with the source region, and in contact with the buried region, It is a semiconductor device having an active groove filling region of the second conductivity type electrical
  • the surface of the active groove filling region is in contact with the source electrode film.
  • the present invention is a semiconductor device in which an impurity layer of a second conductivity type is formed by diffusion in a portion in contact with the source electrode film on the surface of the active groove filling region.
  • the present invention is a semiconductor device in which the source electrode film is in contact with the base region, and the active groove filling region is in contact with the base region.
  • the gate groove is formed to be elongated, and the active groove filling region is disposed at both ends in the longitudinal direction.
  • the present invention has an active groove formed in the processing substrate, the embedded region is disposed on the bottom surface of the active groove, and the gate groove is above the embedded region of the active groove.
  • a plurality of ring-like guard grooves concentrically surrounding the gate groove and separated by a predetermined distance, and a guard groove filled region of the second conductivity type disposed in the guard groove are provided.
  • the present invention has a field insulating film disposed on the conductive layer, the upper portion of the guard groove is located inside the field insulating film, and the upper portion of the guard groove filling region is inside the insulating film. It is a semiconductor device located inside the guard groove.
  • the present invention is a semiconductor device, wherein the upper part of the active groove is located inside the insulating film, and the upper part of the active groove filling region is located inside the active groove inside the insulating film.
  • the present invention is a semiconductor device in which a drain electrode film connected to the conductive layer is disposed on the back surface of the processing substrate.
  • the present invention is a semiconductor device in which a collector layer of a second conductivity type in contact with the conductive layer and a collector electrode film electrically connected to the collector layer are disposed on the back surface of the processing substrate.
  • the present invention is a semiconductor device in which a Schottky electrode film forming a Schottky junction with the conductive layer is disposed on the back surface of the processing substrate.
  • the present invention provides a processing substrate having a conductive layer of a first conductive type, a base region of a second conductive type formed on the inner surface of the conductive layer, and the base region of the conductive layer.
  • a gate groove whose bottom is formed at a position deeper than the bottom surface of the base region, a gate insulating film disposed on the side surface of the gate groove, and the gate groove are disposed in contact with the gate insulating film.
  • a gate electrode plug a source region of a first conductivity type disposed at a position in contact with the gate insulating film in the base region, and a source region of the first conductivity type separated from the conductive layer by the base region;
  • a buried region of the second conductivity type insulated from the gate electrode plug, a source electrode film in contact with the source region, and in contact with the buried region; Electrically shorted A method of manufacturing a semiconductor device having a second conductivity type active groove filling region, wherein the base region is exposed at the upper portion and the conductive layer is exposed at the lower portion after forming the base region.
  • An active groove is formed, and a semiconductor filling of a second conductivity type is grown in the active groove, and then the upper part of a partial region of the semiconductor filling is removed to a position lower than the bottom surface of the base region. Forming the buried region by the remaining lower portion, forming the gate trench by the portion from which the semiconductor filling is removed, and the portion from which the upper portion of the semiconductor filling is not removed; It is a method of manufacturing a semiconductor device in which an active groove filling region in contact with the source region is formed.
  • a second conductivity type impurity is diffused on the surface of the active groove filling region to form a diffusion region, and a source electrode film is formed to form a ohmic junction between the source region and the diffusion region.
  • Semiconductor device manufacturing method Brief description of the drawings
  • FIG. 1 is a plan view showing a diffusion structure of a semiconductor device according to an example of the present invention, and is a sectional view taken along the line GG in FIG.
  • FIGS. 2a, 2b and 2c are views (1) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 3a, 3b and 3c are diagrams (2) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 4a, 4b and 4c are diagrams (3) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 5a, 5b and 5c are diagrams (4) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 6a, 6b and 6c are diagrams (5) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 7a, 7b and 7c are views (6) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIG. 8a, 8b and 8c are views (7) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 9a, 9b and 9c are diagrams (8) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIGS. 10a, 10b and 10c are diagrams (9) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIG. 10 is a diagram (10) for illustrating a schematic diagram.
  • 12a, 12b and 12c are diagrams (11) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 13a, 13b and 13c are diagrams (12) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIG. 14 a, FIG. 14 b, and FIG. 14 c are diagrams (13) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 15a, 15b and 15c are diagrams (14) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 16a, 16b and 16c are diagrams (15) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIGS. 17a, 17b and 17c are diagrams (16) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 18a, 18b and 18c are diagrams (17) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 19a, 19b and 19c are diagrams (18) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIGS. 20a, 20b and 20c are diagrams (19) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIGS. 2a, 2b and 21c are diagrams (2 0) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 2 2 a, 2 2 b, and 2 2 c are diagrams (21) for explaining the manufacturing process of the semiconductor device of the present invention.
  • Fig. 2 3a, Fig. 2 3b, and Fig. 2 3c are diagrams (22) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIG. 23 is a diagram (23) for illustrating the schematic diagram.
  • FIGS. 25a, 25b and 25c are diagrams (24) for explaining the manufacturing process of the semiconductor device of the present invention.
  • 26a, 26b, 26c are diagrams (25) for explaining the manufacturing process of the semiconductor device of the present invention.
  • FIGS. 27a, 27b and 27c are cross-sectional views for explaining the structure in the case where the present invention is a pn junction type I G B T.
  • FIGS. 28a, 28b and 28c are cross-sectional views for explaining the structure in the case where the present invention is a Schottky junction type I G B T.
  • FIG. 29 is a plan view showing the diffusion structure of the semiconductor device of the present invention, and is a sectional view taken along the line AA of FIG. 4a, FIG. 4b and FIG. 4c.
  • FIG. 30 is a plan view showing the diffusion structure of the semiconductor device of the present invention, and is a sectional view taken along the line B--B of FIG. 6a, FIG. 6b and FIG. 6c.
  • FIG. 31 is a plan view showing the diffusion structure of the semiconductor device according to the first example of the present invention, and is a sectional view taken along the line C-C in FIGS. 7a, 7b and 7c.
  • FIG. 32 is a plan view showing the diffusion structure of the semiconductor device of the present invention, and is a sectional view taken along the line D-D of FIG. 1a, FIG. 1b, and FIG. 1c.
  • FIG. 33 is a plan view showing the diffusion structure of the semiconductor device of the present invention, and is a sectional view taken along the line E--E of FIG. 13a, FIG. 13b and FIG. 13c.
  • FIG. 34 is a plan view showing the diffusion structure of the semiconductor device of the present invention, and is a sectional view taken along the line F--F of FIG. 15 a, FIG. 15 b and FIG. 15 c.
  • FIG. 35 is an enlarged view of a corner portion of the guard groove of the semiconductor device of the present invention.
  • FIG. 36 is a plan view of another example of the semiconductor device of the present invention.
  • FIGS. 3 7a, 3 7b and 3 7c are cross-sectional views for explaining the diffusion structure in the case where the present invention is a semiconductor device having a low resistance region.
  • Figures 3 8a, 3 8b, 3 8c are for illustrating the manufacturing process It is sectional drawing (1) of.
  • Fig. 39 a, Fig. 39 b, Fig. 39 c are sectional views (2) for explaining the manufacturing process.
  • Figures 4 0 a, 4 0 b and 4 0 c are cross-sectional views (3) for explaining the manufacturing process.
  • Fig. 4 1 a, Fig. 4 1 b, Fig. 4 1 c are cross-sectional views (4) for explaining the manufacturing process.
  • FIG. 42 is a plan view showing the pattern of the ohmic area.
  • FIG. 43 is a cross-sectional view for explaining the diffusion structure of the prior art M O S F E T.
  • FIG. 44 is a cross-sectional view for explaining the diffusion structure in the case where the prior art M O S F E T is improved.
  • reference numerals 1 to 5 respectively indicate semiconductor devices.
  • the code 10 indicates a processing board.
  • Reference numeral 1 1 denotes a single crystal substrate.
  • the symbol 1 1 ' indicates the collector layer.
  • Reference numeral 12 indicates a conductive layer.
  • the symbol 2 2 a indicates an active groove.
  • Reference numerals 2 2 bi to 2 2 b 3 denote guard grooves.
  • Reference numeral 2 3 a denotes an active groove filling region.
  • Reference numerals 2 3 bi to 2 3 b 3 denote guard groove filling regions.
  • Reference numeral 24 indicates an embedded area.
  • Reference numeral 3 2 a denotes a base region.
  • Reference numeral 43 indicates a field insulating film.
  • Reference numeral 45 denotes a gate insulating film.
  • Reference numeral 48 denotes a gate electrode plug.
  • Reference numeral 5 8 a denotes a source electrode film.
  • Reference numeral 58 b denotes a gate electrode film.
  • Reference numeral 64 denotes a source area.
  • Reference numeral 7 1 denotes a drain electrode film, and reference numeral 7 1 ′ denotes a collector electrode film.
  • Symbol 72 indicates a Schottky electrode film.
  • Numeral 83 indicates a gate groove.
  • the present invention is configured as described above, and is inside a processing substrate, and The source region, the base region, and the conductive layer are arranged in this order from above at a position in contact with the gate insulating film formed on the side surface of the trench.
  • the gate electrode plug is in contact with the source region, the base region, and the conductive layer through the gate insulating film, and when a voltage higher than the threshold voltage is applied to the gate electrode plug, the gate electrode plug contacts the gate insulating film in the base region.
  • An inversion layer of the first conductivity type is formed in a portion, the source region and the conductive layer are electrically connected by the inversion layer, and the semiconductor device becomes conductive.
  • the embedded region of the second conductivity type is disposed below the gate trench, and the embedded region is in contact with the active groove filling region of the second conductivity type.
  • the active groove filling region is electrically connected to the source electrode film, and the source electrode film is in contact with the source region.
  • the buried region is electrically connected to the source region through the active trench filling region.
  • the source region and the buried region are at the same electrical potential, the source region and the base region are shorted, and formed between the conductive layer and the source region, and between the conductive layer and the base region.
  • the pn junction formed between the buried region and the conductive layer is also reverse biased, so that both the base region and the buried region in the conductive layer The depletion layer spreads together.
  • the conductive layer, the impurity concentration in the buried region, and the height of the buried region are adjusted, and a portion of the conductive layer located below the bottom of the base region and above the bottom of the buried region is
  • a voltage filled with the depletion layer is applied, the inside of the embedded region is also filled with the depletion layer, and the electric field intensity is relaxed in the region located below the bottom of the base region.
  • the withstand voltage is high.
  • one of p-type and n-type is set to the first conductivity type, and the other is set to the second conductivity type. Therefore, if the first conductivity type is n-type, the second conductivity type is p-type, and conversely, if the first conductivity type is p-type, the second conductivity type is n-type. Both are included.
  • FIG. 1 is a plan view for explaining the diffusion structure of the semiconductor device 1.
  • a base region 32a and a source region 64, which will be described later, are disposed in an active region which is a central portion of the semiconductor device 1.
  • a breakdown region which is a region around the active region and which surrounds the active region is described later.
  • a guard groove filling area 2 3 b to 2 3 b 3 and inner and outer peripheral side auxiliary diffusion areas SS i SS ⁇ SA! SA 3 are disposed.
  • FIG. 1 is a cross-sectional view taken along the line GG in FIGS. 26a to 26c.
  • this semiconductor device 1 has a single crystal substrate 1 1 and a conductive layer 1 2 in contact with the single crystal substrate 1 1.
  • the single crystal substrate 11 is made of a silicon single crystal of the first conductivity type
  • the conductive layer 12 is a silicon epitaxial crystal of the first conductivity type grown on the surface of the single crystal substrate 11 by an epitaxial method. It is composed of layers.
  • the concentration of the conductive layer 12 is lower than the concentration of the single crystal substrate 11, and the depletion layer is easily spread.
  • a second conductivity type base region 32a is formed at a predetermined depth on the inner surface of a portion of the conductive layer 12 located in the active region.
  • the reference numeral 10 indicates a processing substrate to be subjected to the process processing.
  • And diffusion layers such as the conductive layer 12 and the base region 32 a.
  • the planar shape of the base region 32a is a quadrangle with four corners rounded, and a plurality of elongated active grooves 22a are arranged in parallel at equal intervals in a region inside the edge. Each active groove 22a is disposed at a certain distance inside the edge of the base region 32a.
  • the static area 6 3 a is arranged on the inner surface of base region 32a between the adjacent active groove 22a and active groove 22a and near the center between active grooves 22a.
  • the static area 6 3 a is arranged.
  • the surface concentration of the ohmic region 63 a is higher than the surface concentration of the base region 32 a, and is configured to form an ohmic contact with a metal such as aluminum.
  • the source region 6 of the first conductivity type 6 4 Is arranged.
  • the withstand voltage region, guard grooves 2 2 b 1 ⁇ 2 2 b 3 of-ring shape a plurality of (three in this case) are concentrically formed, the base region 3 2 a is in the uppermost It is placed inside the circumferential guard groove 2 2.
  • the base region 3 2 a is concentrically surrounded by the guard grooves 2 2 b 1 to 2 2 b 3 .
  • the guard grooves 22 bi to 22 b 3 have a bottom surface at a depth located inside the conductive layer 12, and the upper opening is located in the field insulating film 4 3 on the surface of the conductive layer 12.
  • a semiconductor single crystal (here, silicon single crystal) of the second conductivity type is arranged partially from the bottom to the opening, and an active groove filling region 23a is formed.
  • the semiconductor single crystal of the second conductivity type is disposed only at the lower portion, and the embedded region 24 is formed.
  • the active groove filling region 23a is provided at both ends and in the center of each active groove 22a. Each one is arranged.
  • the second conductive type semiconductor single crystal is also disposed between the bottom surface and the opening of each guard groove 2 2 bi to 2 2 b 3 , whereby the guard groove filling region 2 3 b ⁇ 2 3 b Three are formed.
  • a gate insulating film 4 5 is disposed on the side and bottom of the gate groove 83. ing. An internal space of the gate groove 83 is surrounded by a gate insulating film 45, and a gate electrode plug 48 is disposed in the space.
  • the gate electrode plug 48 is insulated from the buried region 24, the base region 32 a, the source region 64, the conductive layer 12, and the groove filling region 23 a.
  • Active groove filling region 2 3 a and guard groove filling region 2 3 b to 2 3 b 3 are disposed up to the inside of field insulating film 4 3 located on processing substrate 10, and accordingly active groove filling region 2 3 3
  • the upper end portion of a and the upper end portions of the guard groove filling region 2 3 bi to 2 3 b 3 are located above the conductive layer 12.
  • the entire length of the inner peripheral is in contact, and the second auxiliary conductive type inner auxiliary diffusion Regions 3 3 to 3 3 3 are formed, and on the outer peripheral side, the outer peripheral side auxiliary diffusion region of the second conductivity type is brought into contact with the entire length of the outer periphery.
  • ⁇ 3 4 3 has been formed. Therefore, the respective auxiliary diffusion regions 3 3 i to 3 3 3 and 3 4 1 to 3 4 3 on the inner and outer circumferential sides have a ring shape.
  • the inner side auxiliary diffusion area 3 3 to 3 3 3 is a plurality of guard groove filling area 2 3 b!
  • the outer side auxiliary diffusion region 3 A i S 4 3 is also in contact with any one of 2 to 3 b 3.
  • Inner side auxiliary diffusion area 3 3! The region ⁇ 3 3 3 and the outer peripheral side auxiliary diffusion region 3 4 i ⁇ 3 4 3 are not in contact with each other. Therefore, guard groove filling area ZS b! SS bs same The officers are electrically separated from each other.
  • Each auxiliary diffusion region 3 S i S 3 a 3 4 3 4 3 3 is formed together with the base region 3 2 a so that it has the same depth and is shallower than the guard groove filling region 2 3 b.
  • Figure 35 is an enlarged view of the corner part of multiple guard grooves 2S bi S 2 b 3 .
  • the inner and outer side auxiliary diffusion areas 3 3 1 to 3 are formed at the four corners on the inner and outer peripheral sides.
  • SA i SA s is located.
  • the corner portions of the outer peripheral side auxiliary diffusion region 3 4 t to 3 4 3 are formed in a quarter circle having a radius of 0.7 / z m or more.
  • the shape of the guard groove filling region 2 S bi S 3 b 3 is the same as the shape of the guard grooves 2 2 to 2 b 3 , so the four corner portions intersect at a right angle (90 deg).
  • the four corners top of the guard groove filling region 2 3 bi ⁇ 2 3 b 3 do not form a conductive layer 1 2 and the pn junction, the inner circumferential side and outer circumferential auxiliary diffusion regions 3 S! S 3 3,
  • the SA i SA s and the conductive layer 1 2 form a pn junction, and at least at the lower parts of the four corners, the inner and outer auxiliary diffusion regions 3 3 i to 3 3 3 and 3 41 to 3 4 3
  • a pn junction is formed with the conductive layer 1 2 at a deep position.
  • the inner auxiliary diffusion region 33 i connected to the innermost guard groove filling region 2 3 bi is separated from the base region 3 2 a by a fixed distance, and accordingly, the inner peripheral auxiliary diffusion region 3 3 i
  • the guard groove filling area 23 is electrically isolated from the base area 32a.
  • the guard groove filling region 2 3 b ⁇ 2 3 b 3 and the inner circumferential side and outer circumferential auxiliary diffusion regions 3 3 i ⁇ 3 3 3, 34 i ⁇ 34 3 is not connected to the external terminal.
  • the base region 32 a and the source region 64 and the conductive layer 12 are connected to the external terminal, and each guard is applied even if a voltage is applied between the base region 32 a and the conductive layer 12.
  • the groove filling regions 2 3 b to 2 3 b 3 and the inner and outer peripheral auxiliary diffusion regions 3 SS 3 3 and 34 i to 34 3 are placed at floating potentials.
  • the surface orientation of the surfaces of the single crystal substrate 1 1 and the conductive layer 12 is ⁇ 1 0 0 0 ⁇ .
  • ⁇ 100 ⁇ includes all of the following plane orientations.
  • the planar shape of 2 b 3 is a square ring shape or a rectangular ring shape, and adjacent two sides of the guard grooves 2 2 bi to 2 2 b 3 are arranged in parallel.
  • each guard groove 2 S bi S 2 b 3 is aligned with the surface direction of the conductive layer 12, and within the ring of each guard groove 2 2 b to 2 2 b 3
  • the ⁇ 100 ⁇ plane of the conductive layer 12 is exposed on the side surface on the peripheral side and the side surface on the peripheral side.
  • each of the active grooves 2 2 a has a rectangular shape elongated, parallel to each other, and the longitudinal direction is arranged parallel to the two parallel sides of the guard grooves 2 2 bt ⁇ 2 2 b 3, each The ⁇ 100 ⁇ plane of the conductive layer 12 is exposed also on the four side surfaces of the active groove 22a.
  • the bottom surfaces of the guard grooves 2 2 b: ⁇ 2 2 b 3 and the active grooves 2 2 a are ⁇ 1 0 0 ⁇ planes because they are parallel to the surface of the conductive layer 1 2.
  • the surface orientations of the surface of the conductive layer 12 exposed in the guard groove SS bi SS bs and the active groove 2 2 a are all the same ⁇ 100 ⁇ plane,
  • the silicon single crystal grows uniformly.
  • Active groove filling region 23 a and guard groove filling region 23 b and buried region 24 were epitaxially grown in active groove 22 a and guard grooves 22 21 to 22 b 3 .
  • Each is made of silicon single crystal. Therefore, there is no internal void when grown uniformly.
  • reference numeral 10 indicates a treated substrate to be treated in the manufacturing process.
  • this treated substrate 10 is a single crystal substrate 11 comprising a silicon single crystal of the first conductivity type, and a first substrate formed by epitaxial growth of silicon on the single crystal substrate 11. And a conductive layer 1 2 of the conductive type.
  • the processing substrate 10 is a wafer having a diameter of several inches to several tens of inches, and a plurality of the same patterns are formed in one wafer, and each pattern is subjected to the following steps to form one semiconductor device. Become one. The following description will focus on one semiconductor device 1 to explain its manufacturing process.
  • a first insulating film made of a silicon oxide film formed by thermal oxidation treatment is disposed on the conductive layer 12, and the first insulating film is patterned to form a first mask layer 41.
  • This first mask layer 4 1 has a square or rectangular base diffusion opening 80 a and a plurality (three in this case) of square ring-shaped auxiliary diffusion openings 80 bi to 80 b 3 have.
  • Base diffusion opening 8 0 a is disposed in a central position, auxiliary diffusion openings 8 0 bi ⁇ 8 0 b 3, as to surround the base diffusion opening 8 0 a concentrically, base diffusion opening It is placed around 8 0 a.
  • the conductive layer 1 is formed on the bottom of the base diffusion opening 80 a and the bottom of the auxiliary diffusion opening SO b SO b 3. 2 Surface is exposed.
  • the four corners of the base diffusion opening 80 a and the inner four corners and outer four corners of the auxiliary diffusion opening 80 b S 0 b 3 are not perpendicular but have a radius of 0.70 m or more and a quarter circle radius Is attached.
  • each opening 8 is formed as shown in FIGS. 0 a, 80 b S 0 b 3
  • a second conductive high concentration impurity layer 31 a, 31 bi S 1 b 3 is formed on the inner surface of the conductive layer 12 at the bottom, respectively.
  • the bottom surface of the base diffusion opening 80 a is diffused by heat treatment to diffuse the second conductivity type impurity contained in the high concentration impurity layer 31 a and S lbi S lbsi by heat treatment.
  • Base one source region 3 2 a is formed, the auxiliary diffusion openings 8 0 bi S 0 b 3 bottom, auxiliary diffusion regions 3 2 ⁇ 2 b 3 are formed respectively.
  • Base region 3 2 a and the auxiliary diffusion regions 3 2 bi ⁇ 3 2 b 3 is the second conductivity type.
  • the thermal oxide film is formed on the conductive layer 1 2 surface by the heat treatment.
  • the reference numeral 4 3 in FIGS. 4 a to 4 c indicates a field insulating film in which the thermal oxide thin film and the first mask layer 4 1 are integrated.
  • FIG. 29 is a sectional view taken along line A-A of FIGS. 4 a to 4 c.
  • the outer periphery and the inner periphery of the four corners of the base region 3 2 a of the four corners and the auxiliary diffusion regions 3 2 bi ⁇ 3 2 b 3 is the base diffusion opening 8 0 0 a and auxiliary diffusion openings 8 bi S 0 b 3 shapes It is formed into a quarter circle with a radius of 0.7 or more.
  • FIGS. 4 a to 4 c correspond to the P a ⁇ P a line, the P b ⁇ P b line, and the P c — P c line cross-sectional views of FIG.
  • the field insulating film 4 3 is patterned, and as shown in FIGS. 5 a to 5 c, a plurality of main groove window openings 81 a are formed on the base region 32 a, Ring-like guard groove window openings 81 b 1 to 81 b 3 are formed concentrically one by one on the auxiliary diffusion regions 32 b to 32 b 3 .
  • the main groove window opening 81a is an elongated rectangular shape, and is disposed inside the edge of the base region 32a. Accordingly, the surface of the base region 32a is exposed at the bottom of each main groove window opening 81a, and the surface of the conductive layer 12 is not exposed.
  • the guard groove window openings 8 1 bi to 8 1 b 3 are square in shape, the four sides forming the ring intersect each other perpendicularly, and the four corners have no roundness.
  • the width of the guard groove window opening 8 1 bi to 8 1 b 3 is narrower than the width of the auxiliary diffusion region 3 2 b 1-3 2 b 3 , and the width on the auxiliary diffusion region 3 2 bi S 2 b 3 located in direction center on the bottom surface of the guard groove window openings 8 1 b 1 ⁇ 8 1 b 3, the exposed surface of the central portion of each auxiliary diffusion regions 3 2 b ⁇ 3 2 b 3 in the width direction The surface of the conductive layer 12 is not exposed.
  • non-exposed portions of the auxiliary diffusion regions 3 2 bi to 3 2 b 3 are disposed at positions on the inner peripheral side and the outer peripheral side of the exposed portion.
  • the processed substrate is exposed on the bottom surfaces of the main groove window opening 8 1 a and the guard groove window opening 8 1 bi to 8 1 b 3 by dry etching using the field insulating film 4 3 as a mask.
  • the base region 32a of 0 and the auxiliary diffusion region 32b: ⁇ 32b 3 are etched, active grooves 22a and guard grooves 22 are formed.
  • ⁇ 2 2 b 3 are formed.
  • the active groove 22 a and the guard groove 22 bi S 2 b 3 are of the same depth, and by adjusting the etching time, their bottom surface becomes the base region 32 a or the auxiliary diffusion region 32 b! It is disposed between the bottom of ⁇ 32 b 3 and the surface of the single crystal substrate 11.
  • the cross-sectional shape of the active groove 2 2 a and the guard groove 2 2 b is such that the depth is greater than the width It is an elongated rectangular shape.
  • the upper portion of the active groove 22a is formed of the upper portion of the main groove window opening 81a, and the lower portion of the main groove window opening 81a is formed of the groove formed on the processing substrate 10 It is done.
  • the upper part of the guard groove 2 2 bi to 2 2 b 3 is composed of a guard groove window open portion S lbi S lbs, and the guard groove window open portion 8 1 b: to 8 1 b 3
  • the lower part is formed of a groove formed in the processing substrate 10. Therefore, the field insulating film 43 is exposed at the upper part of the inner circumference of the active groove 22 a and the guard groove 22 b to 22 b 3 , and the conductive layer 12 is exposed at the lower part.
  • the intermediate position between the field insulating film 4 3 and the conductive layer 1 2, the base area 3 2 a and the auxiliary diffusion regions 3 2 b S 2 b 3 is exposed.
  • guard groove 2 2 bi ⁇ 2 2 b 3 Since the depth of the guard groove 2 2 bi ⁇ 2 2 b 3 is deeper than the auxiliary diffusion region 3 2 ⁇ 2 b 3, auxiliary diffusion region 3 2 bi ⁇ 3 2 b 3, the guard groove 2 2 b! It is separated into an inner peripheral side auxiliary diffusion region 3 3 i to 3 3 3 and an outer peripheral side auxiliary diffusion region 3 4 i to 3 4 3 by ⁇ 2 2 b 3 .
  • the active groove 22a is located inside the edge of the base region 32a, and the base, region 32a is not separated by the active groove 22a.
  • FIG. 30 is a sectional view taken along the line B--B of FIG. 6 a to FIG. 6 c. 6a to 6c correspond to the sectional views taken along the lines Qa-Qa, Qb-Qb, and Qc-Qc of FIG. 30, respectively.
  • the planar shape of the active groove 22a is an elongated rectangle reflecting the planar shape of the main groove window opening 81a.
  • the planar shape of the guard groove 22b to 22b 3 is a guard groove window
  • the planar shape of the open part 8 1 bi S 1 b 3 is reflected, and the inner and outer peripheries of the four corners are square ring shapes that are vertical.
  • the active grooves 22 a are parallel to each other, and are parallel to two sides of the guard grooves 22 2 to 2 b 3 .
  • each groove 2 2 a, 2 2 b! To 2 2 b 3 is equal to one another. Also, the distance between adjacent active grooves 2 2 a and the distance between adjacent guard grooves 2 2 b to 2 2 b 3 are equal to each other.
  • Both ends of the active groove 22a are not in contact with the innermost guard groove 22.
  • the distance between the adjacent active groove 22a and the guard groove 22bi and the distance between the active groove 22a And the distance between the guard grooves 2 2 bi to 2 2 b 3 are equal to one another.
  • the direction in which the active groove 2 2 a is arranged, and the direction in which the four sides of the guard groove 2 2 bi to 2 2 b 3 are arranged are aligned with the crystal direction of the conductive layer 12, ⁇ 10 0 ⁇ It is made to extend in the direction.
  • each groove 2 2 a, 2 to 2 b 3 Since the cross-sectional shape of each groove 2 2 a, 2 to 2 b 3 is rectangular, the ⁇ 100 ⁇ plane is exposed on the side surface of each groove 2 2 a, 2 2 bi to 2 2 b 3 . Further, since the bottom of each groove 22a, 2 to 2b 3 is parallel to the surface, the ⁇ 100 ⁇ plane is also exposed on the bottom.
  • the grooves 2 2 a, 2 2 ⁇ 2 b 3 a substrate 1 0 semiconductor single crystal is exposed to configuration in the surface of the treated substrate 1 0 is covered with the field insulating film 4 3.
  • the semiconductor single crystal forms an active groove filling region 23a in the active groove 22a, and a guard groove filling region 2 in the guard groove SS bi SS bs. 3 b! ⁇ 2 3 b 3 are formed.
  • a silicon single crystal is used as a semiconductor single crystal.
  • FIG. 31 is a sectional view taken along line C--C in FIGS. 7a to 7c. Conversely, Figures 7a to 7c show the R a-R a line, R b-R b line, and R c-R c line disconnection in Figure 31. It corresponds to an elevation view.
  • the raised portions are removed by etching, and as shown in FIGS. 8 a to 8 c, the heights of the respective filling regions 23 a and 23 b S 3 b 3 are set to field insulating films 43. Make it approximately the same height.
  • the top of each filled region 2 3 a, 2 3 bi ⁇ 2 3 b 3, is positioned slightly below side than the surface of the field insulating film 4 3.
  • each filled region 2 3 a, SS b 2 3 b 3 of the upper and field insulating film 4 3 surface to form a second mask layer 4 4 .
  • the second mask layer 44 is patterned to form an opening 8 2 on a part of the active groove filling region 23a.
  • the second mask layer 44 uses an insulating film such as a silicon oxide film formed by a C V D method or the like.
  • the opening 8 2 is not disposed at the central portion and both end portions of the active groove filling region 23 a, and is covered by the second mask layer 44, and the other portion of the active groove filling region 2 3 a is Place the opening 82 in the bottom of the opening 82 to expose the surface of the active groove filling area 23 a.
  • the guard groove filling area 2 3 to 3 b 3 is covered with the second mask layer 44 and the surface is not exposed.
  • the semiconductor single crystal forming the filling regions 23 a and 23 b S 3 b 3 is etched by a gas which is difficult to etch the second mask layer 44, and the exposure of the active groove filling region 24 a is performed.
  • the portion is removed to a position lower than the bottom of the base region 32a.
  • the gate groove 83 is formed by the portion from which the filling region 23 a is removed, and the embedded region 24 is formed on the bottom of the active groove 22 a by the remaining portion of the active groove filling region 23 a.
  • the active groove filling region 23a Since the portion protected by the second mask layer 44 of the active groove filling region 23a is not etched, the active groove filling region 23a is present at both ends and in the central portion of the active groove 22a.
  • the buried region 24 is located on the bottom of the active groove 22 a in the remaining portion, and the gate trench 83 is formed on the buried region 24. In this case, two gate grooves 83 are formed in one active groove.
  • the gate groove 83 is sandwiched by the active groove filling region 23a.
  • the conductive layer 12 is exposed at the lower part and the base region 32 a is exposed at the upper part on the side of the gate groove 83 extending in the longitudinal direction, while the active groove is on the side at both ends.
  • the filled area 2 3 a is exposed.
  • the surface of the upper end of the buried region 24 is exposed.
  • Active groove filling region 23 a and buried region 24 are in contact with each other, and active groove filling region 23 a and base region 32 a are also in contact with each other. Therefore, active groove filling region 23 3 a, the embedded region 2 4 and the base region 3 2 a are electrically connected.
  • the upper end portion of the active groove filling region 2 3 a is located at substantially the same height as the surface of the field insulating film 43. At least the height of the boundary between the processing substrate 10 and the field insulating film 43 is higher.
  • the guard groove filling region 2 3 b 1 to 2 3 b 3 is not etched because it is protected by the second mask layer 4 4, and its upper end is approximately the same height as the surface of the field insulating film 4 3. It is located in (Fig. 1 1 c).
  • FIG. 32 is a sectional view taken along the line D-D of FIG. 1 1 a to FIG. 1 1 c.
  • FIGS. 11a to 11c are sectional views taken along the lines S a-S a, S b-S b and S c-S c of FIG.
  • the second mask layer 44 is completely removed by etching, as shown in FIG. 12 and FIG. 12 c, active groove filling region 23 a and guard groove filling region 24 b
  • the surface of ⁇ 2 3 b 3 is exposed, and then the field insulating film 4 3 is partially etched, as shown in FIG.
  • a gate insulating film 4 is formed on the surface of the processing substrate 10 including the side and bottom of the gate groove 83. 5 is formed, and the bottom and side surfaces of the gate groove 83 are covered with the gate insulating film 4 5.
  • Gate insulating film 45 is in contact with base region 32a and conductive layer 12 at the side portions extending in the longitudinal direction of gate groove 83, and is in contact with active groove filling region 23a at the side surfaces at both ends.
  • the bottom surface of the gate groove 83 is in contact with the embedded region 24.
  • FIG. 33 is a cross-sectional view taken along the line E-E of FIG. 13 a to FIG. 13 c.
  • FIGS. 13 a to 13 c are sectional views of line T a-T a, line T b-T b and line T c-T c of FIG.
  • the gate insulating film 45 is a silicon oxide film formed by a thermal oxidation method, but another type of insulating film, for example, a silicon nitride film formed by a CVD method or the like may also be used. it can.
  • a conductive material is deposited on the surface of the gate insulating film 45 by CVD or the like to form a conductive thin film 4 6.
  • the inside is filled with a conductive thin film 46.
  • the conductive material constituting the conductive thin film 4 6 is made of polysilicon to which an impurity is added.
  • the conductive thin film 4 6 is etched and shown in FIGS. 15 a to 15 c.
  • the internal part of the gate groove 83 removing the other part, and forming the gate electrode plug 4 8 by the internal part of the gate groove 83.
  • FIG. 34 is a sectional view taken along the line F-F in FIG. 15 a to FIG. 15 c.
  • FIGS. 15 a to 15 c are sectional views taken along line U a-U a, U b-U b and U c-U c of FIG.
  • the gate electrode plugs 48 formed inside the gate trenches 83 are separated from each other, but when the conductive thin film 4 6 is etched, the resist film patterned is used to form the gate trenches 83.
  • the wiring film may be configured by partially leaving the external conductive thin film 4 6, and the gate electrode plugs 4 8 may be connected to each other by the wiring film. .
  • the gate insulating film 4 5 is etched to expose at least a part of the surface of the base region 32 a as shown in FIG. 16 a, and then thermal oxidation is performed, as shown in FIG. As shown in a, a relaxation layer 50 made of a silicon oxide film is formed on the surface of the base region 32a.
  • FIG. 16 b and FIG. 16 c the surfaces of the active groove filling region 23 a and the guard groove filling region 23 b i S 3 b 3 are also exposed, and the surface is also shown in FIG.
  • a relaxation layer 50 is formed, as shown in FIG.
  • a resist film is placed on the surface of the relaxation layer 50 and patterned.
  • Reference numeral 5 1 in FIGS. 18 a to 18 c indicates a patterned resist film.
  • Resist film 5 1 has openings 5 2 a and 5 2 b at positions between gate groove 8 3 and gate groove 8 3 adjacent to each other and at positions above active groove filling region 23 3 a. ing.
  • the relaxation layer 50 is exposed at the bottom of the openings 52a and 52b, and when the impurity ion of the second conductivity type is irradiated in that state, the impurity ion of the second conductivity type is the opening 52a, 5 2 b through the relaxation layer 5 0 located on the bottom, opening 5 Base region 3 2 a at a position directly below the bottom surface of 2 a and 5 2 b and active groove filling region 2
  • a high concentration impurity layer of the second conductivity type is formed on the inner surface of 3 a.
  • the reference numeral 61a in FIG. 18a indicates a high concentration impurity layer of the second conductivity type formed on the inner surface of the base region 32a, and the reference numeral 61b in FIG.
  • the high concentration impurity layer on the surface of the active groove filling region 2 3 a is shown.
  • the high concentration impurity layer of the second conductivity type is not formed (Fig. 18 c)
  • the width of the second conductivity type high concentration impurity layer 61 a on the inner surface of the base region 32 a is shorter than the distance between the gate groove 83 and the gate groove 83, and the high concentration impurity layer 61 A base region 32a is left between a and the gate insulating film 4 5.
  • the 'resist film 5 1 is removed to expose the surface of the relaxation layer 50, and another resist film is formed, and then patterned.
  • This resist film 53 has an opening 54 at a position on the surface of the relaxation layer 50 between the second conductivity type high concentration impurity layer 61 a in the base region 32 a and the gate groove 83. Have. The surface of the relaxation layer 50 is exposed at the bottom of the opening 54, and when it is irradiated with an impurity of the first conductivity type, it penetrates the relaxation layer 50 at the bottom of the opening 5 4, and directly below the bottom of the opening 54. A high concentration impurity layer 62 of the first conductivity type is formed.
  • the opening 54 is not formed at a position in contact with the active groove filling region 23 a so that the first conductivity type high concentration impurity layer 62 does not contact the active groove filling region 23 a.
  • the gate electrode plug 4 8a guard groove filling region 2 3?
  • the opening 54 is not formed on 3 b 3 and the high concentration impurity layer of the first conductivity type is not formed.
  • the resist film 53 is peeled off to expose the surface of the relaxation layer 50, As shown in FIGS. 2 0 a to 2 c, an insulating interlayer insulating film 5 5 is formed on the relaxation layer 50 by the CVD method or the like.
  • the impurity of the first conductivity type forms a source region 64 of the first conductivity type and an ohmic region 63 a having a high surface concentration of the impurity of the second conductivity type in the base region 32 a.
  • the second impurity type high concentration impurity layer 61 b to the ohmic region 63 b are also formed inside the active groove filling region 23 a (FIG. 21 b).
  • Figure 4 2 is a plan view showing the pattern of the ceramic areas 6 3 a and 6 3 b. There is no change in the guard groove filling area 2 3 bi to 2 3 b 3 (Fig. 2 1 c).
  • the interlayer insulating film 5 5 is patterned, and as shown in FIG. 22A, the source opening 56a is formed on the substrate region 63a and the source region 64, and the gate electrode plug is formed. Form a gate opening 5 6 b on 4 8.
  • An interlayer insulating film 55 is left between the source opening 5 6 a and the gate opening 5 6 b, and the source opening 5 6 a and the gate opening 5 6 b are separated.
  • the ground openings 5 6 c may be connected to the source openings 5 6 a, but the interlayer insulating film 5 5 is disposed between the gate openings 5 6 b and separated from each other.
  • the source region 64 exposed to the bottom of the source opening 56 a and the transparent region 6 3 a A source electrode film 5 8 a forming an ohmic junction by being in contact with the active region 6 3 b of the active groove filling region 2 3 a exposed on the bottom surface of the ground opening 5 6 c;
  • a gate electrode film 48 b is formed in contact with the gate electrode plug 48 exposed on the bottom to form an ohmic junction.
  • the metal thin film 58 on the top of the guard groove filling region 23b to 23b is removed.
  • an insulating protective film 6 8 is formed on the surface of the processing substrate 10 by the CVD method or the like, and then, as shown in FIGS. 26a to 26c.
  • FIG. 5 when the drain electrode film 7 1 is formed on the surface of the single crystal substrate 1 1 exposed on the back surface of the processing substrate 10, the semiconductor device 1 of the present invention is obtained.
  • the constituent material of the drain electrode film 7 1 is selected from metals which form an ohmic junction with the single crystal substrate 1 1.
  • FIG. 1 The cross-sectional views taken along the line GG in FIGS. 2 6 a to 2 6 c are as shown in FIG.
  • a plurality of semiconductor devices 1 are formed on a single processing target substrate 10, and the processing target substrate 10 is cut in a dicing step which is a step after the step of forming the drain electrode film 7 1.
  • the drain electrode film 7 1 is fixed on the lead frame with a low melting point metal or a conductive paste material.
  • Mold semiconductor device 1 And 'connect the surface of the gate pad consisting of a portion of the gate electrode film 58 b and the surface of the source pad consisting of a portion of the source electrode film 58 a to another lead frame by a wire pound or the like, Mold semiconductor device 1.
  • the lead frame was cut and connected to drain electrode film 7 1
  • a resin-sealed semiconductor device 1 is obtained.
  • the source electrode film 5 8 a is connected to the ground potential, and a positive voltage is applied to the drain electrode film 7 1.
  • a voltage higher than the threshold voltage is applied to gate electrode plug 4 8 in the applied state, it is positioned between source region 64 and conductive layer 1 2 of base region 32 a.
  • the portion in contact with the gate insulating film 45 is inverted to the first conductivity type, and the inversion region formed thereby connects the source region 64 and the conductive layer 12, and the drain electrode film 71 to the source A current flows in the electrode film 5 8 a.
  • the source electrode film 58a has a ground potential
  • the drain electrode film 71 and the gate electrode plug 4 are conductive. 8 is a positive voltage.
  • the embedded region 24 is electrically connected to the source electrode film 5 8 a via the active groove filling region 23 a, and the embedded region 24 does not become the floating potential.
  • the source region 64 and the base region 32a are at the same potential.
  • the pn junction between buried region 24 and conductive layer 12 is also reverse biased. Be done. Therefore, inside the conductive layer 12 the base A depletion layer extends from both the region 3 2 a and the buried region 2 4. As a result, the inside of the conductive layer 12 immediately below the base region 32a and above the bottom of the buried region 24 is easily depleted completely.
  • the buried region is directly under the base region 32 a and buried.
  • the guard groove filling regions 2 3 b to 2 3 b 3 and the inner and outer peripheral auxiliary diffusion regions SS i SSSA i SA 3 are placed at floating potentials, and A depletion layer which extends in the lateral direction from the region 3 2 a, the buried region 2 4, etc. first reaches the inner peripheral side auxiliary diffusion region 3 3 i on the innermost periphery. Then, when the depletion layer reaches, the inner peripheral auxiliary diffusion region 3 3 of the inner peripheral periphery, the guard groove filling region 23 3 b of the inner peripheral periphery connected to it, and the outer peripheral side auxiliary diffusion region 3 4 The potential stabilizes and the depletion layer also begins to spread from them.
  • the depletion layer is directed from the inner side to the outer side in order from the guard groove filling area 2 3 bi to 2 3 b 3 and the respective auxiliary diffusion areas 3 S i S 3 3 3 4 3 ... Spread while reaching 3 4 3
  • each guard groove filling area 2 3 bi to 2 3 b 3 intersects at a substantially right angle, and the four corners are not rounded
  • the outer side auxiliary diffusion area 3 having the roundness at four corners 4 to 3 4 3 are arranged, and in the vicinity of the surface of the conductive layer 1 2, the conductive layer 1 2 forms a pn junction with the guard groove filling region 2 3 to 3 b 3.
  • a pn junction is formed with ⁇ 3 4 3 .
  • the shape of the pn junction becomes closer to a cylindrical junction or a planar junction than a spherical junction, and the electric field strength is significantly relaxed.
  • the ⁇ 100 ⁇ plane of the processing substrate 10 is exposed on the bottom and side surfaces of the active grooves 22 a and the guard grooves 22 bi to 2 2 b 3 , and the active groove filling region 2 3 a
  • the guard groove filling region 2 3 bi to 2 3 b 3 grows from that surface. Therefore, the buried region 24 and the guard groove filling region 23 b have no defects and the breakdown voltage does not decrease.
  • the upper portion of the guard groove filling region 2 3 bi S 3 b 3 is the surface of the processing substrate 10 (the conductive layer 12 or the inner and outer auxiliary diffusion regions 3 3 to 3 3 , SA i SA s (surface) is located inside the field insulating film 43.
  • the first conductivity type is n-type
  • the second conductivity type is p-type
  • the first conductivity type is p-type
  • the second conductivity type is n-type.
  • the semiconductor device 1 of the above embodiment is a MOSFET
  • the semiconductor device of the present invention is not limited to this.
  • a pn junction type IGBT Insulated gate bipolar transistor
  • a Schottky junction etc.
  • Type IGBTs are also included.
  • Reference numeral 2 in FIGS. 2 7a to 2 7c shows a p n -bonded I G B T of the semiconductor device of the present invention.
  • the semiconductor device 2 is replaced by a single crystal substrate 1 1, and a collector layer 1 1 ′ of a conductivity type (second conductivity type) opposite to the conductive layer 1 2 is used. Excluding that The configuration is the same as that of the semiconductor device 1 of the above embodiment.
  • the collector layer 1 1 ′ forms a pn junction with the conductive layer 1 2.
  • the pn junction is forward biased, and from the collector layer 1 1 ′ to the conductive layer 1 2 Minority carriers are injected into the gate to lower the conduction resistance.
  • Reference numerals 7 1 ′ in FIGS. 2 7 a to 2 7 c denote collector electrode films forming an ohmic junction with the collector layer 1 1.
  • reference numeral 3 in FIGS. 28a to 28c shows the semiconductor device of the present invention in the case of Schottky barrier type IGBT.
  • the single crystal substrate. 11 is removed by a polishing step or the like, and the surface of the conductive layer 12 having a concentration lower than that of the single crystal substrate 11 is exposed, and then the surface is exposed.
  • An electrode film 72 is formed.
  • the portion of the short-cut electrode film 72 in contact with at least the conductive layer 12 is a material that forms a short-cut junction with the conductive B 12 and is, for example, chromium or the like.
  • the other structure is the same as the semiconductor device 1 of the first example.
  • the polarity of the Schottky junction is such that the inversion junction is formed, and the Schottky junction is also forward biased when a voltage of the polarity that makes the semiconductor device 3 conductive is applied, and the Schottky junction is forward biased. As a result, minority carriers are injected from the Schottky electrode film 72 into the conductive layer 12 to reduce the conduction resistance.
  • a Schottky electrode film may be formed on the surface of the single crystal substrate 11. .
  • reference numeral 4 in FIGS. 3 7 a to 3 7 c indicates a low conduction resistance type semiconductor device.
  • This semiconductor device 4 is the base region 3 2 of the semiconductor device 1 of the first embodiment. Below a , there is a low resistance region 2 9 of the first conductivity type higher in concentration than the conductive layer 12.
  • the other structure is the same as that of the semiconductor device 1 of the first embodiment.
  • the positional relationship between the low resistance region 2 9 and the base region 3 2 a will first be described, as shown in FIGS. 3 8 a and 3 8 b, by the implantation and diffusion of the first conductivity type impurity into the conductive layer 12.
  • a low resistance region 28 of the first conductivity type is formed in a smaller area than the base region. The low resistance region 28 is not formed in the withstand voltage region.
  • FIGS. 3 8 a to 3 8 c show a state in which the surface of the conductive layer 12 including the low resistance region 2 8 is exposed.
  • a square or rectangular base diffusion opening 80 a and a plurality of (here three) square rings concentrically surrounding it are formed.
  • the auxiliary diffusion openings 8 0 b 1 to 8 0 b 3 are formed.
  • the low resistance region 28 is located inside the auxiliary diffusion opening 80 b t on the innermost circumference, and the base diffusion opening 80 a is wider than the surface area of the low resistance region 28.
  • the entire surface of the low resistance region 2 8 and the peripheral region within a certain range from the outer periphery of the low resistance region 28 are exposed on the bottom of the base diffusion opening 80 a.
  • the impurities of the second conductivity type are implanted in that state, the impurities of the second conductivity type are implanted under the bottoms of the openings 80 a and 80 i to 80 b 3 , and the surface of the low resistance region 28 is It becomes two conductivity type.
  • the inner surface of the base diffusion opening 80 a and the auxiliary diffusion opening 8 O b S 0 b 3 below the bottom surface is of the second conductivity type.
  • the high concentration impurity layers 31a and 31bi to 31b3 are formed respectively.
  • the high concentration impurity layer 3 1 a of the second conductivity type, 3 1 b! ⁇ 3 1 b 3 is diffused, the corresponding position, the base region 3 2 a and the auxiliary diffusion regions 3 2 1 to 3 2 b 3 are formed respectively.
  • the upper part of the low resistance region 28 is replaced by the diffusion region of the second conductivity type by the base region 32a, and as shown in FIGS. 41a and 4lb, the region immediately below the base region 32a.
  • a low resistance region 29 formed of the remainder of the low resistance region 2 8 is formed.
  • the outer periphery of the low resistance region 29 is located inside the edge of the base region 32 a, and the low resistance region 29 is not exposed on the surface of the conductive layer 12.
  • the low resistance region 29 is not formed below the auxiliary diffusion region 32 bi S 2 b 3 (Fig. 41 c).
  • the active groove filling region 23a is left at both ends and the central position of the elongated active groove 22a (gate groove 83).
  • the present invention is not limited thereto, and the buried region 24 located below the gate groove 8 3 has the same potential as the source electrode film 5 8 a.
  • the active groove 2 2 a It should be placed in For example, as shown in the semiconductor device 5 of FIG. 36, it may be disposed at both end positions without being disposed at the longitudinal center.
  • guard grooves 2 2 bi to 2 2 b 3 intersect at right angles with each other, but the present invention is not limited thereto.
  • the guard grooves 2 2 to 2 2 b 3 The corners of the corner may be rounded, or it may be polygonal.
  • the above-mentioned active groove filling region 23 a and guard groove filling region 23 b are made of silicon single crystal epitaxially grown in the active groove 22 a and the guard groove 2 S b S 2 b 3 . Although composed, it is not a single crystal but can grow polycrystals and make it a packed region of polycrystals. Industrial applicability A high voltage semiconductor device can be obtained

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　活性溝２２ａの一部に活性溝充填領域２３ａを残し、ゲート溝８３の下方に位置する埋込領域２４に接続しておく。活性溝充填領域２３ａをソース電極膜５８ａに接続し、ソース領域６４と同電位になるようにしておく。ベース領域３２ａと導電層１２の間が逆バイアスされるとき、埋込領域２４と導電層１２の間も逆バイアスされるので、空乏層が一緒に広がり、耐圧が高くなる。

Description

明細書
半導体装置、 半導体装置の製造方法 技術分野
本発明は半導体装置にかかり、 特に、 溝内に半導体充填物が配置され た半導体装置に関する。
背景技術
図 4 3 は、 従来技術の トランジスタ 1 0 2の断面図を示している。 この トランジスタ 1 0 2は、 トレンチ型パワー M O S F E Tであり、 n +型不純物がシリ コン単結晶中に高濃度に ドープされた半導体基板 1
1 1 と、 該半導体基板 1 1 1上にェピタキシャル成長法によって形成さ れた n 型のシリコンェピタキシャル層から成る ドレイン層 1 1 2 とを 有している。
符号 1 1 0は、 半導体基板 1 1 1 と ドレイン層 1 1 2 とを有する処理 基板を示しており、 この処理基板 1 1 0に半導体製造プロセスが施され た結果、 ドレイン層 1 1 2内部の表面側に、 p型のボディ層 1 1 3が形 成されており、 該ポディ層 1 1 3内部の表面近傍に、 p +型のォーミ ツ ク領域 1 1 6 と、 n +型のソース領域 1 3 0 とが複数形成されている。 ソース領域 1 3 0の間の位置では、 半導体基板 1 1 0表面が帯状にェ ツチングされ、 細溝 1 2 0が形成されている。
細溝 1 2 0の内周面には、 ゲート絶縁膜 1 2 4が形成されており、 そ の細溝 1 2 0の内部には、 そのゲート絶縁膜によって半導体基板 1 1 0 とは非接触の状態で、 ポリシリコンが充填され、 そのポリシリ コンによ つてゲート電極プラグ 1 2 7が形成されている。
各細溝 1 2 0内のゲート電極プラグ 1 2 7は、 金属薄膜から成る不図 示のゲート電極膜によって互いに接続されている。
ソース領域 1 3 0 とォ一ミック領域 1 1 6 の表面には、 金属薄膜から 成るソース電極膜 1 3 7が形成されている。 細溝 1 2 0上には層間絶縁 膜 1 3 1が形成されており、 この層間絶縁膜 1 3 1 により、 ソース電極 膜 1 3 7 とゲート電極プラグ 1 2 7 とは電気的に絶縁されている。
処理基板 1 1 0の裏面、 即ち、 半導体基板 1 1 1 の表面にはドレイン 電極膜 1 3 9が形成されている。
ソース電極膜 1 3 7 を接地電位に接続し、 ドレイン電極膜 1 3 9 に正 電圧を印加した状態で、 ゲート電極膜にしきい値電圧以上の正電圧を印 加すると、 ゲート絶縁膜 1 2 4とボディ層 1 1 3の界面に n型の反転層 が形成され、 その反転層によって、 ソース領域 1 3 0 と ドレイン層 1 1 2 とが接続され、 反転層を通って、 ドレイ ン層 1 1 2からソース領域 1 3 0に向けて電流が流れる。 この状態は、 トランジスタ 1 0 2が導通し た状態であり、 細溝 1 2 0 を用いないパヮ一 M O S F E Tに存在する J F E T領域が存在しないため、 通常のパワー M O S F E Tに比べて導通 抵抗が小さくなつている。
そして、 導通した状態からゲート電極膜の電位がソース電極膜 1 3 7 と同じ電位に変わると、 反転層は消滅し、 電流は流れなくなる。
この状態では、 ボディ層 1 1 3 と ドレイン層 1 1 2 との間の p n接合 は逆バイアスされており、 その p n接合のアバランシェ耐圧がトランジ ス夕 1 0 2の耐圧と等しくなつている。
一般に、 p n接合の.アバランシェ耐圧は、 逆バイアスされたときの空 乏層の形状によって異なるが、 上記のようなトランジスタ 1 0 2では、 ドレイン層 1 1 2内に広がる空乏層内の電界強度が不均一であるため、 電界強度が強くなる部分でアバランシェ耐圧が決定され、 耐圧が低くな つてしまっている。 そこで図 4 4のような構造の半導体装置 1 0 3が提案されており、 細 溝 1 2 0の下側にドレイン層 1 1 2 とは異なる導電型の埋込領域 1 2 2 を形成し、 ドレイン層 1 1 2内に広がる空乏層の電界強度を緩和する試 みが成されている。
埋込領域 1 2 2は、 一旦細溝 1 2 0 を深く掘削し、 細溝 1 2 0の内部 の底部と側壁に充填物を成長させることで形成しており、 充填物として は半導体単結晶や半導体多結晶を用いることができる。
本発明の先行技術文献には特開平 0 3— 6 9 0 1 7がある。
しかしながら、 埋込領域 1 2 2が浮遊電位の場合には、 耐圧が安定し ない。 シミュレーショ ンによって耐圧を求めたところ、 埋込領域 1 2 2 をソース電極膜 1 3 7 と短絡させれば耐圧が高くなると分かつたため、 そのための具体的な構造が求められている。
本発明は上記従来技術の不都合を解決するために創作されたものであ り、 その目的は、 高耐圧の半導体装置を提供することにある。 発明の開示
上記課題を解決するため、 本発明は第一導電型の導電層を有する処理 基板と、 前記導電層の内部表面に形成された第二導電型のベース領域と. 前記導電層の前記ベース領域が配置された位置に底部が前記ベース領 域の底面よりも深く形成されたゲート溝と、 前記ゲート溝の側面に配置 されたゲー ト絶縁膜と、 前記ゲート溝内に配置され、 前記ゲート絶縁膜 と接触されたゲート電極プラグと、 前記べ一ス領域内の前記ゲート絶縁 膜と接触する位置に配置され、 前記ベース領域によって前記導電層から 分離された第一導電型のソース領域と、 前記ゲ一卜溝の下方位置に配置 され、 前記ゲート電極プラグとは絶縁された第二導電型の埋込領域と、 前記ソース領域に接触されたソース電極膜と、 前記埋込領域に接触し、 前記ソース電極膜と電気的に短絡された第二導電型の活性溝充填領域 とを有する半導体装置である。
本発明は、 前記活性溝充填領域の表面は、 前記ソース電極膜に接触さ れた半導体装置である。
本発明は、 前記活性溝充填領域の表面の前記ソース電極膜と接触する 部分には、 第二導電型の不純物層が拡散によって形成された半導体装置 である。
本発明は、 前記ソース電極膜は前記ベース領域に接触され、 前記活性 溝充填領域は、 前記ベース領域に接触された半導体装置である。
本発明は、 前記ゲー ト溝は細長に形成され、 その長手方向両端に、 前 記活性溝充填領域が配置された半導体装置である。
本発明は、 前記処理基板に形成された活性溝を有し、 前記埋込領域は 前記活性溝の底面上に配置され、 前記ゲー ト溝は、 前記活性溝の前記埋 込領域より も上の部分で構成され、 前記活性溝充填領域は、 前記活性溝 の底面上に配置され、 上部が前記ベース領域の表面より も高く形成され た半導体装置である。
本発明は、 前記ゲート溝を同心状に取り囲み、 所定間隔で離間された 複数本のリ ング状のガード溝と、 前記ガー ド溝内に配置された第二導電 型のガード溝充填領域とを有する半導体装置である。
本発明は、 前記導電層上に配置されたフィールド絶縁膜を有し、 前記 ガード溝の上部は前記フィールド絶縁膜の内部に位置し、 前記ガード溝 充填領域の上部は、 前記絶縁膜の内部の前記ガー ド溝内部に位置する半 導体装置である。
本発明は、 前記活性溝の上部は、 前記絶縁膜の内部に位置し、 前記活 性溝充填領域の上部は、 前記絶縁膜の内部の前記活性溝内部に位置する 半導体装置である。 本発明は、 前記処理基板の裏面には、 前記導電層に接続されたドレイ ン電極膜が配置された半導体装置である。
本発明は、 前記処理基板の裏面には、 前記導電層と接触する第二導電 型のコレクタ層と、 前記コレクタ層と電気的に接続されたコレクタ電極 膜が配置された半導体装置である。
本発明は、 前記処理基板の裏面には、 前記導電層とショッ トキー接合 を形成するショ ッ トキー電極膜が配置された半導体装置である。
本発明は、 第一導電型の導電層を有する処理基板と、 前記導電層の内 部表面に形成された第二導電型のベース領域と、 前記導電層の前記べ一 ス領域が配置された位置に底部が前記ベース領域の底面よ り も深く形 成されたゲート溝と、 前記ゲー ト溝の側面に配置されたゲート絶縁膜と 前記ゲー ト溝内に配置され、 前記ゲート絶縁膜と接触されたゲート電極 プラグと、 前記ベース領域内の前記ゲート絶縁膜と接触する位置に配置 され、 前記ベース領域によって前記導電層から分離された第一導電型の ソース領域と、 前記ゲート溝の下方位置に配置され、 前記ゲート電極プ ラグとは絶縁された第二導電型の埋込領域と、 前記ソース領域に接触さ れたソース電極膜と、 前記埋込領域に接触し、 前記ソース電極膜と電気 的に短絡された第二導電型の活性溝充填領域とを有する半導体装置を 製造する半導体装置の製造方法であって、 前記ベース領域を形成した後 上部に前記ベース領域が露出し、 下部に前記導電層が露出する活性溝を 形成し、 前記活性溝内に第二導電型の半導体充填物を成長させた後、 前 記半導体充填物の一部領域の上部を前記ベース領域の底面よ り も低い 位置まで除去し、 残された下部によって前記埋込領域を形成し、 前記半 導体充填物が除去された部分によって前記ゲート溝を構成させ、 前記半 導体充填物の上部が除去されなかった部分により、 前記べ一ス領域と接 触された活性溝充填領域を構成させる半導体装置の製造方法である。 本発明は、 前記活性溝充填領域の表面に第二導電型の不純物を拡散さ せて拡散領域を形成し、 前記ソース領域と前記拡散領域とにォーミ ック 接合を形成するソース電極膜を形成する半導体装置の製造方法である。 図面の簡単な説明
第 1図は本発明の一例の半導体装置の拡散構造を示す平面図であり、 図 2 6の G— G線切断面図である。
第 2 a図、 第 2 b図、 第 2 c 図は本発明の半導体装置の製造工程図を 説明するための図（ 1 )である。
第 3 a図、 第 3 b図、 第 3 c 図は本発明の半導体装置の製造工程図を 説明するための図（2 )である。
第 4 a図、 第 4 b図、 第 4 c 図は本発明の半導体装置の製造工程図を 説明するための図（3 )である。
第 5 a図、 第 5 b図、 第 5 c 図は本発明の半導体装置の製造工程図を 説明するための図（4 )である。
第 6 a図、 第 6 b図、 第 6 c 図は本発明の半導体装置の製造工程図を 説明するための図（5 )である。
第 7 a図、 第 7 b図、 第 7 c 図は本発明の半導体装置の製造工程図を 説明するための図（ 6 )である。
第 8 a図、 第 8 b図、 第 8 c 図は本発明の半導体装置の製造工程図を 説明するための図（7 )である。
第 9 a図、 第 9 b図、 第 9 c 図は本発明の半導体装置の製造工程図を 説明するための図（8 )である。
第 1 0 a図、 第 1 0 b図、 第 1 0 c 図は本発明の半導体装置の製造ェ 程図を説明するための図（9 )である。
第 1 1 a図、 第 1 1 b図、 第 1 1 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 0)である。
第 1 2 a図、 第 1 2 b図、 第 1 2 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 1 )である。
第 1 3 a図、 第 1 3 b図、 第 1 3 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 2 )である。
第 1 4 a図、 第 1 4 b図、 第 1 4 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 3 )である。
第 1 5 a図、 第 1 5 b図、 第 1 5 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 4)である。
第 1 6 a図、 第 1 6 b図、 第 1 6 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 5 )である。
第 1 7 a図、 第 1 7 b図、 第 1 7 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 6 )である。
第 1 8 a図、 第 1 8 b図、 第 1 8 c図は本発明の半導体装置の製造ェ 程図を説明するための図（ 1 7 )である。
第 1 9 a図、 第 1 9 b図、 第 1 9 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 8 )である。
第 2 0 a図、 第 2 0 b図、 第 2 0 c図は本発明の半導体装置の製造ェ 程図を説明するための図（1 9 )である。 ' 第 2 1 a図、 第 2 1 b図、 第 2 1 c図は本発明の半導体装置の製造ェ 程図を説明するための図（2 0 )である。
第 2 2 a図、 第 2 2 b図、 第 2 2 c図は本発明の半導体装置の製造ェ 程図を説明するための図（2 1 )である。
第 2 3 a図、 第 2 3 b図、 第 2 3 c 図は本発明の半導体装置の製造ェ 程図を説明するための図（ 2 2 )である。
第 2 4 a図、 第 2 4 b図、 第 2 4 c図は本発明の半導体装置の製造ェ 程図を説明するための図（2 3)である。
第 2 5 a図、 第 2 5 b図、 第 2 5 c図は本発明の半導体装置の製造ェ 程図を説明するための図（2 4)である。
第 2 6 a図、 第 2 6 b図、 第 2 6 c図は本発明の半導体装置の製造ェ 程図を説明するための図（2 5)である。
第 2 7 a図、 第 2 7 b図、 第 2 7 c図は本発明が p n接合型の I G B Tである場合の構造を説明するための断面図である。
第 2 8 a図、 第 2 8 b図、 第 2 8 c 図は本発明がショ ッ トキ一接合型 の I G B Tである場合の構造を説明するための断面図である。
第 2 9図は本発明の半導体装置の拡散構造を示す平面図であり、 第 4 a図、 第 4 b図、 第 4 c 図の A— A線切断面図である。
第 3 0図は本発明の半導体装置の拡散構造を示す平面図であり、 第 6 a図、 第 6 b図、 第 6 c 図の B— B線切断面図である。
第 3 1 図は本発明の第一例の半導体装置の拡散構造を示す平面図で あり、 第 7 a図、 第 7 b図、 第 7 c 図の C— C線切断面図である。
第 3 2図は本発明の半導体装置の拡散構造を示す平面図であり、 第 1 1 a図、 第 1 l b図、 第 1 1 c 図の D— D線切断面図である。
第 3 3図は本発明の半導体装置の拡散構造を示す平面図であり、 第 1 3 a囪、 第 1 3 b図、 第 1 3 c 図の E— E線切断面図である。
第 3 4図は本発明の半導体装置の拡散構造を示す平面図であり、 第 1 5 a図、 第 1 5 b図、 第 1 5 c 図の F— F線切断面図である。
第 3 5図は本発明の半導体装置のガー ド溝の角部分の拡大図である。 第 3 6図は本発明の半導体装置の他の例の平面図である。
第 3 7 a図、 第 3 7 b図、 第 3 7 c図は本発明が低抵抗領域を有する 半導体装置である場合の拡散構造を説明するための断面図である。 第 3 8 a図、 第 3 8 b図、 第 3 8 c図はその製造工程を説明するため の断面図（1 )である。
第 3 9 a図、 第 3 9 b図、 第 3 9 c図はその製造工程を説明するため の断面図（2 )である。
第 4 0 a図、 第 4 0 b図、 第 4 0 c図はその製造工程を説明するため の断面図（ 3 )である。
第 4 1 a図、 第 4 1 b図、 第 4 1 c図はその製造工程を説明するため の断面図（4 )である。
第 4 2図はォーミ ック領域のパターンを示す平面図である。
第 4 3 図は従来技術の M O S F E Tの拡散構造を説明するための断 面図である。
第 4 4図は従来技術の M O S F E Tを改良した場合の拡散構造を説 明するための断面図である。
各図中、 符号 1〜 5は半導体装置をそれぞれ示す。 符号 1 0は処理基 板を示す。 符号 1 1 は単結晶基板を示す。 符号 1 1 ' はコレクタ層を示 す。 符号 1 2は導電層を示す。 符号 2 2 aは活性溝を示す。 符号 2 2 b i〜 2 2 b 3はガード溝を示す。 符号 2 3 aは活性溝充填領域を示す。 符 号 2 3 b i〜 2 3 b 3はガード溝充填領域を示す。符号 2 4は埋込領域を 示す。 符号 3 2 aはべ一ス領域を示す。 符号 4 3はフィールド絶縁膜を 示す。 符号 4 5はゲート絶縁膜を示す。 符号 4 8はゲート電極プラグを 示す。 符号 5 8 aはソース電極膜を示す。 符号 5 8 bはゲート電極膜を 示す。 符号 6 4はソース領域を示す。 符号 7 1 はドレイン電極膜を示す, 符号 7 1 'はコレクタ電極膜を示す。符号 7 2はショ ッ トキ一電極膜を示 す。 符号 8 3はゲー ト溝を示す。 発明を実施するための最良の形態
本発明は上記のように構成されており、 処理基板内部であって、 ゲー ト溝の側面に形成されたゲ一ト絶縁膜と接触する位置に、 ソース領域と ベース領域と導電層とが上方からこの順序で配置されている。
ゲート電極プラグは、 ゲート絶縁膜を介し、 ソース領域とベース領域 と導電層に接触しており、 ゲート電極プラグにしきい値電圧以上の電圧 を印加すると、 ベース領域内のゲー ト絶縁膜と接触した部分に第一導電 型の反転層が形成され、 反転層によってソース領域と前記導電層とが電 気的に接続され、 半導体装置が導通状態になる。
そして、 本発明ではゲート溝の下方位置には第二導電型の埋込領域が 配置されており、 この埋込領域は、 第二導電型の活性溝充填領域に接触 している。
活性溝充填領域は、 ソース電極膜に電気的に接続されており、 ソース 電極膜は、 ソース領域に接触されている。 その結果、 埋込領域は、 活性 溝充填領域を介してソース領域に対して電気的に接続されている。
従って、 ソース領域と埋込領域は電気的に同電位になるから、 ソース 領域とベース領域とを短絡させ、 導電層とソース領域の間に、 導電層と ベース領域との間に形成されている P n接合が逆バイアスされる電圧が 印加されると、 埋込領域と導電層との間に形成されている p n接合も逆 バイアスされるため、 ベース領域と埋込領域の両方から導電層内に一緒 に空乏層が広がる。
導電層ゃ埋込領域の不純物濃度や、 埋込領域の高さを調節し、 導電層 のうち、 ベース領域の底面下に位置する部分であって、 埋込領域の底部 より も上の領域が空乏層で満たされる電圧が印加されたとき、 埋込領域 の内部も空乏層で満たされるようにしておく と、 ベース領域の底面より も下に位置する領域では、 電界強'度が緩和され、 耐圧が高くなる。
【実施例】
本発明の実施例について説明する。 本実施例及び後述する各実施例では、 p型又は n型のうちのいずれか 一方を第一導電型とし、 他方を第二導電型とする。 従って、 第一導電型 が n型であれば第二導電型は p型であり、 逆に、 第一導電型が p型であ れば第二導電型は n型であり、 本発明にはその両方が含まれる。
ぐ構造の説明 >
図 1の符号 1 は、 本発明の第一の実施例の半導体装置を示している。 この図 1 は、 半導体装置 1 の拡散構造を説明するための平面図である。 半導体装置 1 の中央部分である活性領域には、 後述するベース領域 3 2 aやソース領域 6 4が配置され、 該活性領域の周辺の領域であって、 活性領域を取り囲む耐圧領域には、 後述するガー ド溝充填領域 2 3 b 〜 2 3 b 3や内周側及び外周側補助拡散領域 S S i S S ^ S A ! S A 3が配置されている。
図 1の W a — W a線と W b — W b線に沿った活性領域の切断面図を図 2 6 a、 2 6 b に示す。 また、 図 1 の W c _ W c線に沿った耐圧領域の 切断面図を図 2 6 c に示す。 図 1は、 図 2 6 a〜図 2 6 c の G— G線切 断面図である。
図 1 と図 2 6 a〜図 2 6 c を参照し、 この半導体装置 1 は、 単結晶基 板 1 1 と該単結晶基板 1 1 と接触した導電層 1 2 とを有している。
単結晶基板 1 1 は、 第一導電型のシリコン単結晶で構成されており、 導電層 1 2は、 該単結晶基板 1 1表面にェピタキシャル法によって成長 された第一導電型のシリコンェピタキシャル層で構成されている。 単結 晶基板 1 1 の濃度に比べ、 導電層 1 2は低濃度であり、 空乏層が広がり やすくされている。
導電層 1 2 のうち、 活性領域に位置する部分の内部表面には、 第二導 電型のベース領域 3 2 aが所定深さに形成されている。
ここで、 符号 1 0は、 プロセス処理の対象となる処理基板を示してお り、 導電層 1 2やベース領域 3 2 a等の拡散層を含んでいる。
ベース領域 3 2 aの平面形状は四隅が丸められた四角形であり、 その 縁よりも内側の領域に、 細長の活性溝 2 2 aが複数本互いに等間隔で平 行に配置されている。 各活性溝 2 2 aは、 ベース領域 3 2 aの縁よりも 一定距離だけ内側に配置されている。
隣接する活性溝 2 2 aと活性溝 2 2 aの間であって、 活性溝 2 2 a間 の中央付近のベース領域 3 2 aの内部表面には、 ベース領域 3 2 a と同 じ導電型のォ一ミック領域 6 3 aが配置されている。 このォーミック領 域 6 3 aの表面濃度は、 ベース領域 3 2 aの表面濃度よりも高濃度であ り、アルミニウム等の金属とォーミック接触するように構成されている。 ォーミック領域 6 3 aと活性溝 2 2 aの間の位置、 即ち、 各活性溝 2 2 aの片側又は両側位置のベース領域 3 2 aの内部表面には、 第一導電 型のソース領域 6 4が配置されている。
他方、 耐圧領域には、 複数本（ここでは三本）のリ ング形状のガー ド溝 2 2 b 1〜 2 2 b 3が同心状に形成されており、 ベース領域 3 2 aは、 最 内周のガー ド溝 2 2 より も内側に配置.されている。 従って、 ベース 領域 3 2 aはガード溝 2 2 b 1 ~ 2 2 b 3によって同心状に取り囲まれ ている。
ガード溝 2 2 b i〜 2 2 b 3は、 底面が導電層 1 2の内部に位置する深 さであり、 上部の開口は導電層 1 2表面のフィールド絶縁膜 4 3 に位置 している。
活性溝 2 2 aの内部は、 一部分が底面から開口まで第二導電型の半導 体単結晶（ここではシリコン単結晶）が配置され、 活性溝充填領域 2 3 a が形成されており、 他の部分は、 下部だけに第二導電型の半導体単結晶 が配置され、 埋込領域 2 4が形成されている。
ここでは、 各活性溝 2 2 aの両端と中央に活性溝充填領域 2 3 aがそ れぞれ配置されている。
また、 各ガード溝 2 2 b i〜 2 2 b 3の底面から開口の間にも、 第二導 電型の半導体単結晶が配置され、 それによつてガード溝充填領域 2 3 b 丄〜 2 3 b 3が形成されている。
活性溝 2 2 aの内部の埋込領域 2 4より も上の部分をゲ一卜溝と呼び 符号 8 3 を付すと、 ゲート溝 8 3の側面及び底面にはゲート絶縁膜 4 5 が配置されている。 ゲート溝 8 3の内部空間はゲート絶縁膜 4 5で囲ま れており、 その空間には、 ゲート電極プラグ 4 8が配置されている。 ゲ ート電極プラグ 4 8は、 埋込領域 2 4やべ一ス領域 3 2 aやソース領域 6 4や導電層 1 2や括性溝充填領域 2 3 a とは絶縁されている。
活性溝充填領域 2 3 a とガード溝充填領域 2 3 b 〜 2 3 b 3は、 処理 基板 1 0上に位置するフィールド絶縁膜 4 3の内部まで配置されており 従って、 活性溝充填領域 2 3 aの上端部やガー ド溝充填領域 2 3 b i〜 2 3 b 3の上端部は、 導電層 1 2より も上方に位置している。
導電層 1 2内部の表面付近であって、 各ガード溝充填領域 2 3 b i〜 2 3 b 3の内周側には、 内周の全長に接触して第二導電型の内周側補助 拡散領域 3 3 〜 3 3 3が形成されており、 外周側には、 外周の全長に接 触して第二導電型の外周側補助拡散領域 3 4！ ~ 3 4 3が形成されてい る。 従って、' 内周側及び外周側の各補助拡散領域 3 3 i〜 3 3 3、 3 4 1 〜 3 4 3はリ ング形状である。
内周側補助拡散領域 3 3 〜 3 3 3は、 複数のガー ド溝充填領域 2 3 b ！〜 2 3 b 3のうちのいずれか 1個にだけ接触しており、 同様に、 外周側 補助拡散領域 3 A i S 4 3も、 複数のガー ド溝充填領域 2 3 b i〜 2 3 b 3のうちのいずれか 1個にだけ接触している。
内周側補助拡散領域 3 3 ！〜 3 3 3と外周側補助拡散領域 3 4 i ~ 3 4 3とは接触していない。 従って、 ガ一ド溝充填領域 Z S b ! S S b s同 士は互いに電気的に分離されている。
各補助拡散領域 3 S i S 3 a 3 4 〜 3 43はべ一ス領域 3 2 a と一 緒に形成されるため、 同じ深さであり、 ガード溝充填領域 2 3 bよりも 浅い。
図 3 5 は、 複数本のガード溝 2 S b i S 2 b 3の角部分の拡大図であ る。
ガー ド溝充填領域 2 3 b 〜 2 3 b 3の四隅部分は直角に交わってい るが、 内周側及び外周側の四隅部分には、 内周側及び外周側補助拡散領 域 3 3 1〜 3 33、 S A i S A sが位置している。
外周側補助拡散領域 3 4 t〜 3 43の角部分は、 半径 0. 7 /z m以上の 四分の一円に形成されている。
ガー ド溝充填領域 2 S b i S 3 b 3の形状はガード溝 2 2 〜 2 b 3の形状と同じであるから、 四隅部分は直角（ 9 0 deg)に交わっている が、 ガ一ド溝充填領域 2 3 b i〜 2 3 b の外周側の四隅部分の上部には. 丸みを有する内周側及び外周側補助拡散領域 3 3 ！〜 3 3 3、 S A i S
4 が配置されている。
従って、 ガード溝充填領域 2 3 b i〜 2 3 b 3の少なく とも四隅の上部 は、 導電層 1 2 と p n接合を形成せず、 内周側及び外周側補助拡散領域 3 S ! S 3 3、 S A i S A sと導電層 1 2 とが p n接合を形成しており 少なく とも四隅の下部では、 内周側及び外周側補助拡散領域 3 3 i〜 3 3 3、 3 41 ~ 3 43よりも深い位置で導電層 1 2 と p n接合を形成して いる。
なお、 最内周のガード溝充填領域 2 3 b iに接続された内周側補助拡 散領域 3 3 iは、 ベース領域 3 2 aから一定距離だけ離間しており、 従 つて、 最内周のガード溝充填領域 2 3 はベース領域 3 2 aから電気 的に分離されている。 また、 ガード溝充填領域 2 3 b ~ 2 3 b 3や内周側及び外周側補助拡 散領域 3 3 i〜 3 33、 34 i〜 343は外部端子に接続されていない。 他 方、 ベース領域 3 2 aとソース領域 6 4や導電層 1 2は外部端子に接続 されており、 ベース領域 3 2 aと導電層 1 2 との間に電圧が印加されて も、 各ガード溝充填領域 2 3 b 〜 2 3 b 3と内周側及び外周側補助拡散 領域 3 S S 33、 34 i〜 343は浮遊電位に置かれる。
なお、 単結晶基板 1 1及び導電層 1 2がシリコン単結晶で構成されて いる場合、 単結晶基板 1 1 と導電層 1 2の表面の面方位は { 1 0 0 } にされている。 本明細書では、 { 1 0 0 } は、 下記面方位の全てを含 むものとする。
(1 0 0) , (0 1 0)， （0 0 1) , (T 0 0) , (0 T 0) , (0 0 T)
各ガー ド溝 2 2 〜？ 2 b 3の平面形状は、 正方形又は長方形の四角 リ ング状であり、 ガード溝 2 2 b i〜 2 2 b 3同士の隣接する二辺は平行 に配置されている。
そして、 各ガード溝 2 S b i S 2 b 3の辺の向きは導電層 1 2の面方 位に対して位置合わせがされており、 各ガード溝 2 2 b 〜 2 2 b 3のリ ング内周側の側面や外周側の側面には導電層 1 2の { 1 0 0 } 面が 露出するようにされている。
また、 各活性溝 2 2 aは細長の長方形形状であり、 互いに平行であり、 且つ、 長手方向がガード溝 2 2 b t〜 2 2 b 3の平行な二辺に対して平行 に配置され、 各活性溝 2 2 aの四側面にも、 導電層 1 2の { 1 0 0 } 面が露出されている。
ガー ド溝 2 2 b :〜 2 2 b 3や活性溝 2 2 aの底面は導電層 1 2 の表 面と平行であるから { 1 0 0 } 面である。
このように、 ガード溝 S S b i S S b sや活性溝 2 2 a内に露出する 導電層 1 2の表面の面方位は全て等しく { 1 0 0 } 面であるから、 活性溝 2 2 aとガード溝 2 2 bの内部にシリコン単結晶を成長させる場 合、 そのシリコン単結晶は均一に成長する。
活性溝充填領域 2 3 a とガ一ド溝充填領域 2 3 bと埋込領域 2 4は、 活性溝 2 2 a とガー ド溝 2 2 1 ~ 2 2 b 3内にェピタキシャル成長さ れたシリコン単結晶でそれぞれ構成されている。 従って、 均一に成長さ れた場合には内部にボイ ドは生じない。
<製造工程 >
上記のような半導体装置 1 の製造工程を説明する。
図 2 a〜図 2 c を参照し、 符号 1 0は、 製造工程で処理される処理基 板を示している。 この処理基板 1 0は、 上述したように、 第一導電型の シリ コン単結晶から成る単結晶基板 1 1 と、 該単結晶基板 1 1上にシリ コンのェピタキシャル成長によって形成された第一導電型の導電層 1 2 とを有している。
処理基板 1 0は、 直径数インチ〜十数インチのゥエー八であり、 一枚 のゥェ一ハ中には同じパターンが複数個形成され、 各パターンが下記の 工程を経てそれぞれ一個の半導体装置 1 になる。 下記は、 1個の半導体 装置 1 に着目してその製造工程を説明する。
先ず、 熱酸化処理によって形成されたシリコン酸化膜から成る第一の 絶縁膜が導電層 1 2上に配置され、該第一の絶縁膜がパターニングされ、 第一のマスク層 4 1が形成される。 この第一のマスク層 4 1 は、 正方形 又は長方形のベース拡散用開口 8 0 a と、 複数本（こ こでは 3本）の四角 リ ング状の補助拡散用開口 8 0 b i〜 8 0 b 3を有している。
ベース拡散用開口 8 0 aは、 中央位置に配置されており、 補助拡散用 開口 8 0 b i〜 8 0 b 3は、 ベース拡散用開口 8 0 aを同心状に取り囲む ように、 ベース拡散用開口 8 0 aの周囲に配置されている。 ベース拡散 用開口 8 0 aと補助拡散用開口 S O b S O b 3の底面には、 導電層 1 2表面が露出している。
ベース拡散用開口 8 0 aの四隅と補助拡散用開口 8 0 b i S 0 b 3 の内周側四隅及び外周側四隅は直角ではなく、 半径 0. 7 ^ m以上の四 分の一円の丸みが付されている。
次に、 処理基板 1 0の表面に第二導電型の不純物を照射すると、 第一 のマスク層 4 1が遮蔽物（マスク）となり、図 3 a〜図 3 c に示すように、 各開口 8 0 a、 8 0 b S 0 b 3底面の導電層 1 2の内部表面に第二導 電型の高濃度不純物層 3 1 a、 3 1 b i S 1 b 3がそれぞれ形成される, 次に、 熱処理によって高濃度不純物層 3 1 a、 S l b i S l b s iに 含まれる第二導電型の不純物）を拡散させると、図 4 a〜図 4 c に示すよ うに、 ベース拡散用開口 8 0 aの底面にベ一ス領域 3 2 aが形成され、 補助拡散用開口 8 0 b i S 0 b 3底面に、 補助拡散領域 3 2 〜 2 b 3がそれぞれ形成される。 ベース領域 3 2 a と補助拡散領域 3 2 b i〜 3 2 b 3は第二導電型である。
ベース領域 3 2 aや補助拡散領域 S S b 3 2 b 3を形成するとき は、 その熱処理によって導電層 1 2表面に熱酸化物薄膜が形成される。 図 4 a〜図 4 cの符号 4 3 は、 その熱酸化物薄膜と、 上記第一のマス ク層 4 1 とが一体になつたフィールド絶縁膜を示している。
図 2 9は、 図 4 a〜図 4 c の A— A線切断面図である。 ベース領域 3 2 aの四隅や補助拡散領域 3 2 b i〜 3 2 b 3の外周及び内周の四隅は、 ベース拡散用開口 8 0 aや補助拡散用開口 8 0 b i S 0 b 3の形状を 反映し、 半径 0. 7 以上の四分の一円に形成される。
図 4 a〜図 4 cは、 図 2 9の P a— P a線、 P b— P b線、 P c — P c線切断面図に相当する。
次に、 フィールド絶縁膜 4 3 をパターニングし、 図 5 a〜図 5 c に示 すように、 ベース領域 3 2 aの上に主溝用窓開部 8 1 aを複数個と、 各 補助拡散領域 3 2 b 〜 3 2 b 3の上に、 リ ング状のガード溝用窓開部 8 1 b 1〜 8 1 b 3を一本ずつ同心位置に形成する。
主溝用窓開部 8 1 aは細長の長方形形状であり、 ベ一ス領域 3 2 aの 縁よりも内側に配置されている。 従って、 各主溝用窓開部 8 1 aの底面 には、 ベース領域 3 2 aの表面が露出されており、 導電層 1 2の表面は 露出していない。
また、 ガード溝用窓開部 8 1 b i〜 8 1 b 3のリ ングは四角形状であり リ ングを構成する四辺が互いに垂直に交差し、 四隅は丸みを有していな い。
また、 ガード溝用窓開部 8 1 b i〜 8 1 b 3の幅は補助拡散領域 3 2 b 1 - 3 2 b 3の幅より も狭く、補助拡散領域 3 2 b i S 2 b 3上の幅方向 中央に位置しており、 ガード溝用窓開部 8 1 b 1 ~ 8 1 b 3の底面には、 各補助拡散領域 3 2 b 〜 3 2 b 3の幅方向の中央部分の表面が露出し、 導電層 1 2の表面は露出していない。
従って、 露出部分の内周側と外周側の位置には、 補助拡散領域 3 2 b i〜 3 2 b 3の露出しない部分が配置されている。
次に、 フィールド絶縁膜 4 3 をマスクとしてドライエッチング法によ つて、 主溝用窓開部 8 1 a とガード溝用窓開部 8 1 b i〜 8 1 b 3の底面 に露出する処理基板 1 0 のベース領域 3 2 aや補助拡散領域 3 2 b :〜 3 2 b 3の部分をエッチングすると、 図 6 a〜図 6 c に示すように、 活 性溝 2 2 a とガー ド溝 2 2 b！ ~ 2 2 b 3とが形成される。
活性溝 2 2 a とガード溝 2 2 b i S 2 b 3は同じ深さであり、'エッチ ング時間を調節することにより、 それらの底面は、 ベース領域 3 2 aや 補助拡散領域 3 2 b ！ ~ 3 2 b 3の底部と単結晶基板 1 1 の表面との間 に配置されている。
活性溝 2 2 a とガード溝 2 2 bの断面形状は、 深さが幅より も大きい 細長の長方形形状である。
活性溝 2 2 aの上部は主溝用窓開部 8 1 aの上部で構成されており、 主溝用窓開部 8 1 aよりも下方は、 処理基板 1 0に形成された溝で構成 されている。 同様に、 ガード溝 2 2 b i〜 2 2 b 3の上部は、 ガード溝用 窓開部 S l b i S l b sで構成されており、 ガード溝用窓開部 8 1 b : 〜 8 1 b 3よりも下方は処理基板 1 0に形成された溝で構成されている。 従って、 活性溝 2 2 aとガ一ド溝 2 2 b 〜 2 2 b 3の内周の上部には. フィールド絶縁膜 4 3が露出され、 下部には導電層 1 2が露出されてい る。 フィールド絶縁膜 4 3 と導電層 1 2の間の中間位置には、 ベース領 域 3 2 aや補助拡散領域 3 2 b S 2 b 3が露出されている。
ガー ド溝 2 2 b i〜 2 2 b 3の深さは補助拡散領域 3 2 〜 2 b 3 より も深いので、 補助拡散領域 3 2 b i〜 3 2 b 3は、 ガード溝 2 2 b！ 〜 2 2 b 3によって内周側補助拡散領域 3 3 i〜 3 3 3と外周側補助拡散 領域 3 4 i〜 3 43にそれぞれ分離される。
活性溝 2 2 aはベース領域 3 2 aの縁より も内側に位置しており、 ベ ース,領域 3 2 aは活性溝 2 2 aによって分離されていない。
図 3 0は、 図 6 a〜図 6 cの B— B線切断面図である。 逆に、 図 6 a 〜図 6 cは、 図 3 0の Q a— Q a線、 Q b— Q b線、 Q c — Q c線切断 面図に相当する。
活性溝 2 2 aの平面形状は主溝用窓開部 8 1 aの平面形状が反映され 細長の長方形であり、 ガード溝 2 2 b 〜 2 2 b 3の平面形状は、 ガー ド 溝用窓開部 8 1 b i S 1 b 3の平面形状が反映され、 四隅の内周と外周 がそれぞれ垂直な四角リ ング形状である。
活性溝 2 2 aは互いに平行になっており、 ガード溝 2 2 ~ 2 2 b 3 の二辺に対して平行にされている。
各溝 2 2 a、 2 2 b !〜 2 2 b 3の幅は互いに等しい大きさにされてお り、 また、 隣接する活性溝 2 2 a同士の間の距離や、 隣接するガード溝 2 2 b 〜 2 2 b 3間の距離は互いに等しい。
活性溝 2 2 aの両端は最内周のガード溝 2 2 には接触しておらず 隣接する活性溝 2 2 a とガー ド溝 2 2 b iとの間の距離と、 活性溝 2 2 a間の距離と、 ガ一ド溝 2 2 b i〜 2 2 b 3間の距離とは互いに等しく さ れている。
活性溝 2 2 aが配置された方向や、 ガード溝 2 2 b i〜 2 2 b 3の四辺 が配置された方向は、 導電層 1 2の結晶方向に対して位置合わせされて おり、 { 1 0 0 } 方向に伸びるようにされている。
各溝 2 2 a、 2 〜 2 b 3の断面形状は長方形であるから、 各溝 2 2 a、 2 2 b i〜 2 2 b 3の側面には { 1 0 0 } 面が露出されてい る。 また、 各溝 2 2 a、 2 〜 2 2 b 3の底面は表面と平行であるか ら、 底面にも { 1 0 0 } 面が露出されている。
この状態では、 溝 2 2 a、 2 2 〜 2 b 3内に処理基板 1 0 を構成 する半導体単結晶が露出し、 処理基板 1 0の表面はフィールド絶縁膜 4 3 によって覆われている。
ェピタキシャル成長法によって、 各溝 2 2 a、 Z S b ! S S b s内の 底面及び側面に露出する半導体単結晶の表面に、 第二導電型の不純物が 添加された半導体単結晶を成長させると、 各溝 2 2 a、 2 2 1 ~ 2 2 b 3の内部は、 成長された半導体単結晶によって充填される。
図 7 a〜図 7 c に示すように、 その半導体単結晶により、 活性溝 2 2 a内に活性溝充填領域 2 3 aが形成され、 ガー ド溝 S S b i S S b s内 にガード溝充填領域 2 3 b！ ~ 2 3 b 3が形成される。 ここでは、 半導体 単結晶としてシリコン単結晶が用いられている。
図 3 1 は、 図 7 a〜図 7 cの C一 C線切断面図である。 逆に、 図 7 a 〜図 7 c は、 図 3 1 の R a— R a線、 R b— R b線、 R c — R c線切断 面図に相当する。
各充填領域 2 3 a、 2 3 b！ ~ 2 3 b 3が形成された直後の状態では、 それらの上端部は、 マスクとして用いられたフィールド絶縁膜 4 3の表 面より も上に盛り上がつている。
次に、 盛り上がった部分をエッチングによって除去し、 図 8 a〜図 8 c に示すように、 各充填領域 2 3 a、 2 3 b i S 3 b 3の高さをフィ一 ルド絶縁膜 4 3の高さと略一致させる。 例えば、 各充填領域 2 3 a、 2 3 b i〜 2 3 b 3の上部を、 フィールド絶縁膜 4 3の表面よりも僅かに下 方に位置させる。
次に、 図 9 a〜図 9 bに示すように、 各充填領域 2 3 a、 S S b 2 3 b 3の上部やフィールド絶縁膜 4 3の表面に、 第二のマスク層 4 4 を形成する。
図 1 0 a〜図 1 0 c に示すように、 第二のマスク層 4 4をパターニン グし、 活性溝充填領域 2 3 aの一部の領域上に開口 8 2 を形成する。 第 二のマスク層 4 4は、 C V D法等によるシリコン酸化膜等の絶縁膜を用 いる。
こ こでは、 活性溝充填領域 2 3 aの中央部分と両端部分には開口 8 2 を配置せず、 第二のマスク層 4 4によって覆っておき、 活性溝充填領域 2 3 aの他の部分に開口 8 2 を配置し、 開口 8 2の底面に活性溝充填領 域 2 3 aの表面を露出させる。 ガード溝充填領域 2 3 〜 3 b 3は第 二のマスク層 4 4で覆っておき、 表面は露出させない。
この状態で第二のマスク層 4 4がエッチングされにくいガスにより、 充填領域 2 3 a、 2 3 b i S 3 b 3を構成する半導体単結晶をエツチン グし、 活性溝充填領域 2 3 aの露出部分をベース領域 3 2 aの底面より も低い位置まで除去する。
このエッチングにより、 図 1 1 a、 図 1 1 bに示すように、 活性溝充 填領域 2 3 aが除去された部分によってゲート溝 8 3が形成され、 活性 溝充填領域 2 3 aの残部によって活性溝 2 2 aの底面上に埋込領域 2 4 が形成される。
活性溝充填領域 2 3 aの第二のマスク層 4 4で保護された部分はエツ チングされないから、 活性溝 2 2 aの内部は、 両端部分と中央部分に活 性溝充填領域 2 3 aが残り、 その間の活性溝 2 2 aの底面上に埋込領域 2 4が位置し、 埋込領域 2 4の上部に、 ゲート溝 8 3が形成される。 こ こでは 1個の活性溝内には 2個のゲード溝 8 3が形成される。 ゲート溝 8 3は活性溝充填領域 2 3 aで挟まれている。
従って、 ゲート溝 8 3の長手方向に伸びる側面には、 下部に導電層 1 2が露出し、 上部にベース領域 3 2 aが露出しているのに対し、 両端位 置の側面には活性溝充填領域 2 3 aが露出している。 なお、 ゲート溝 8 3の底面には、 埋込領域 2 4の上端部の表面が露出している。
活性溝充填領域 2 3 a と埋込領域 2 4とは接触しており、 更に、 活性 溝充填領域 2 3 aとべ一ス領域 3 2 aとも接触しており、 従って、 活性 溝充填領域 2 3 a と、 埋込領域 2 4 と、 ベース領域 3 2 aとは電気的に 接続されている。
活性溝充填領域 2 3 aの上端部は、 フィールド絶縁膜 4 3の表面と略 同じ高さに位置している。 少なく とも、 処理基板 1 0 とフィールド絶縁 膜 4 3 との境界の高さより も高い。
ガー ド溝充填領域 2 3 b 1 ~ 2 3 b 3は第二のマスク層 4 4で保護さ れているため、 エッチングされず、 その上端部はフィールド絶縁膜 4 3 の表面と略同じ高さに位置している（図 1 1 c )。
図 3 2は、 図 1 1 a〜図 1 1 cの D— D線切断面図である。 逆に、 図 1 1 a〜図 1 1 cは、 図 3 2 の S a— S a線、 S b— S b線、 S c — S c線切断面図である。 次に、 第二のマスク層 4 4をエッチングによって全部除去し、 図 1 2 図 1 2 b、 図 1 2 c に示すように、 活性溝充填領域 2 3 aとガード溝充 填領域 2 3 b i〜 2 3 b 3の表面を露出させ、 次いで、 フィールド絶縁膜 4 3 を部分的にエッチングし、 図 1 2 aに示すように、 ベース領域 3 2 aの縁より も外側の部分と、 ベース領域 3 2 aの縁から一定距離だけ内 側の部分の上にフィールド絶縁膜 4 3を残し、 ベース領域 3 2 aのそれ よりも内側の部分の表面を露出させる。
その状態で処理基板 1 0 を熱酸化処理すると、 図 1 3 a〜図 1 3 じ に 示すように、 ゲート溝 8 3の側面と底面を含む処理基板 1 0の表面にゲ ート絶縁膜 4 5が形成され、 ゲート絶縁膜 4 5 により、 ゲート溝 8 3の 底面や側面が覆われる。 ゲート絶縁膜 4 5は、 ゲート溝 8 3の長手方向 に伸びる側面部分でベース領域 3 2 aと導電層 1 2 とに接触しており、 両端の側面では活性溝充填領域 2 3 aに接触し、 ゲー ト溝 8 3の底面で は埋込領域 2 4に接触している。
図 3 3は、 図 1 3 a〜図 1 3 cの E— E線切断面図である。 逆に、 図 1 3 a〜図 1 3 c は、 図 3 3の T a— T a線、 T b— T b線、 T c — T c線切断面図である。
なお、 ここでは、 ゲー ト絶縁膜 4 5は、 熱酸化法によって形成したシ リコン酸化膜であるが、 他の種類の絶縁膜、 例えば C VD法等によって 形成したシリコン窒化膜等も用いることができる。
次いで、 図 1 4 a〜図 1 4 c に示すように、 C V D法等によってゲー ト絶縁膜 4 5表面に導電性材料を堆積させ、 導電性薄膜 4 6 を形成する と、 ゲート溝 8 3の内部は導電性薄膜 4 6で充填される。 導電性薄膜 4 6 を構成する導電性材料は、 ここでは不純物が添加されたポリ シリコン で構成されている。
次いで、 導電性薄膜 4 6 をエッチングし、 図 1 5 a〜図 1 5 c に示す ように、 ゲート溝 8 3の内部の部分を残し、 他の部分を除去し、 ゲート 溝 8 3の内部の部分によってゲート電極プラグ 4 8 を構成させる。
図 3 4は、 図 1 5 a〜図 1 5 cの F— F線切断面図である。 逆に、 図 1 5 a〜図 1 5 cは、 図 3 4の U a— U a線、 U b— U b線、 U c — U c線切断面図である。
なお、 ここでは各ゲート溝 8 3内部に形成されたゲート電極プラグ 4 8は互いに分離したが、 導電性薄膜 4 6 をエッチングする際に、 パター ニングしたレジス ト膜を用い、 ゲート溝 8 3の外部の導電性薄膜 4 6 を 部分的に残して配線膜を構成させ、 各ゲー ト電極プラグ 4 8 を配線膜で 相互に接続してもよい。 .
次に、 ゲート絶縁膜 4 5 をエッチングし、 図 1 6 aに示すようにべ一 ス領域 3 2 aの表面の少なく とも一部を露出させた後、 熱酸化処理を行 い、 図 1 7 aに示す うに、 ベ一ス領域 3 2 aの表面にシリ コン酸化膜 から成る緩和層 5 0 を形成する。
このとき、 図 1 6 b、 図 1 6 c に示すように、 活性溝充填領域 2 3 a やガード溝充填領域 2 3 b i S 3 b 3の表面も一旦露出され、 その表面 にも、 図 1 7 b、 図 1 7 c に示すように、 緩和層 5 0が形成される。 次に、 緩和層 5 0 の表面にレジス ト膜を配置し、 パターニングする。 図 1 8 a〜図 1 8 c の符号 5 1 は、 パターニングされたレジス ト膜を示 している。
このレジス ト膜 5 1 は、 互いに隣接するゲート溝 8 3 とゲート溝 8 3 の間の位置と、 活性溝充填領域 2 3 aの上の位置に開口 5 2 a、 5 2 b をそれぞれ有している。
この開口 5 2 a、 5 2 b底面には緩和層 5 0が露出されており、 その 状態で第二導電型の不純物イオンを照射すると、 第二導電型の不純物ィ オンは開口 5 2 a、 5 2 b底面に位置する緩和層 5 0 を透過し、 開口 5 2 a、 5 2 bの底面直下の位置のベース領域 3 2 aと活性溝充填領域 2
3 aの内部表面に第二導電型の高濃度不純物層が形成される。
図 1 8 aの符号 6 1 aは、 ベ一ス領域 3 2 aの内部表面に形成された 第二導電型の高濃度不純物層を示しており、 図 1 8 bの符号 6 1 bは、 活性溝充填領域 2 3 a表面の高濃度不純物層を示している。 他の部分に は、 第二導電型の高濃度不純物層は形成されない（図 1 8 c )
ベース領域 3 2 a内部表面の第二導電型の高濃度不純物層 6 1 aの幅 は、 ゲート溝 8 3 とゲート溝 8 3の間の距離より も短く、 その高濃度不 純物層 6 1 a とゲート絶縁膜 4 5 との間には、 ベース領域 3 2 aが残つ ている。
次に、 'レジス ト膜 5 1 を除去して緩和層 5 0表面を露出させた後、 別 のレジス ト膜を形成した後、 パターニングする。
図 1 9 a〜図 1 9 c の符号 5 3は、 パ夕一ニングされたレジス ト膜を 示している。 このレジス ト膜 5 3は、 ベース領域 3 2 a内の第二導電型 の高濃度不純物層 6 1 aとゲート溝 8 3 との間の緩和層 5 0の表面上の 位置に開口 5 4を有している。 開口 5 4底面には緩和層 5 0の表面が露 出しており、 第一導電型の不純物を照射すると、 開口 5 4底面の緩和層 5 0を透過し、 開口 5 4の底面の直下位置に第一導電型の高濃度不純物 層 6 2が形成される。
この第一導電型の高濃度不純物層 6 2は、 活性溝充填領域 2 3 a と接 触しないように、 開口 5 4は、 活性溝充填領域 2 3 aと接する位置には 形成されていない。
また、 図 1 9 a〜図 1 9 c に示すように、 ゲート電極プラグ 4 8ゃガ —ド溝充填領域 2 3 〜？ 3 b 3の上には開口 5 4は形成されず、 第一 導電型の高濃度不純物層は形成されない。
次に、 レジス ト膜 5 3を剥離し、 緩和層 5 0表面を露出させた後、 図 2 0 a.〜図 2 0 c に示すように、 C V D法等により、 緩和層 5 0上に絶 縁性の層間絶縁膜 5 5 を形成する。
次いで、 熱処理を行い、 高濃度不純物層 6 1 a、 6 1 b、 6 2中の第 一導電型の不純物と第二導電型の不純物を拡散させると、 図 2 1 aに示 すように、 第一導電型の不純物によって、 ベース領域 3 2 a内に第一導 電型のソース領域 6 4 と第二導電型の不純物の表面濃度が高いォーミツ ク領域 6 3 aが形成される。
このとき、 活性溝充填領域 2 3 aの内部にも第二導電型の高濃度不純 物層 6 1 bからォーミ ック領域 6 3 bが形成される（図 2 1 b )。
図 4 2はォーミック領域 6 3 a、 6 3 bのパターンを示す平面図であ る。 ガー ド溝充填領域 2 3 b i〜 2 3 b 3には変化はない（図 2 1 c )。 次に、 層間絶縁膜 5 5 をパ夕一ニングし、 図 2 2 aに示すように、 ォ —ミック領域 6 3 aやソース領域 6 4の上にソース開口 5 6 aを形成し ゲート電極プラグ 4 8の上にゲー ト開口 5 6 bを形成する。 ソース開口 5 6 a とゲート開口 5 6 bの間には、 層間絶縁膜 5 5が残されており、 ソース開口 5 6 a とゲート開口 5 6 bは分離されている。
また、 ソース開口 5 6 aやゲート開口 5 6 bを形成するときに、 図 2 2 bに示すように、 活性溝充填領域 2 3 aのォ一ミック領域 6 3 bが形 成された部分の上に接地開口 5 6 c を形成する。この接地開口 5 6 c は、 ソース開口 5 6 a と繋がっていてもよいが、 ゲート開口 5 6 b との間に は層間絶緣膜 5 5が配置され、 互いに分離されている。
ガード溝充填領域 2 3 b！〜 2 3 b 3上には開口は形成しない（図 2 2 c )。
次に、 図 2 3 a〜図 2 3 c に示すように、 処理基板 1 0のソース開口 5 6 aやゲート開口 5 6 bが形成された側の表面に、 スパッタリ ング法 等により、 アルミニウムを主成分とする金属薄膜 5 8 を形成し、 その金 属薄膜 5 8 をパターニングする。
このパターニングにより金属薄膜 5 8から、 図 2 4 a、 図 2 4 bに示 すように、 ソ一ス開口 5 6 aの底面に露出するソース領域 6 4 とォ一ミ ック領域 6 3 a と、 接地開口 5 6 c底面に露出する活性溝充填領域 2 3 aのォ一ミック領域 6 3 bに接触し、 ォ一ミック接合を形成するソース 電極膜 5 8 aと、 ゲート開口 5 6 b底面に露出するゲート電極プラグ 4 8に接触し、 ォ一ミック接合を形成するゲート電極膜 5 8 b とを形成す る。 このとき、 図 2 4 c に示すように、 ガー ド溝充填領域 2 3 b 〜 2 3 b 上部の金属薄膜 5 8は除去される。
次に、 図 2 5 a〜図 2 5 cに示すように、 C V D法等によって処理基 板 1 0の表面に絶縁性の保護膜 6 8 を形成した後、 図 2 6 a〜図 2 6 c に示すように、処理基板 1 0の裏面に露出する単結晶基板 1 1 の表面に、 ドレイン電極膜 7 1 を形成すると本発明の半導体装置 1が得られる。 ド レイン電極膜 7 1 の構成材料は、 単結晶基板 1 1 とォーミツク接合を形 成する金属を選択する。
図 2 6 a〜図 2 6 c の G— G線切断面図は、図 1 に示した通りである。 この半導体装置 1 は、 一枚の処理対象基板 1 0に複数個形成されてお り、 ドレイン電極膜 7 1 を形成する工程の後工程となるダイシング工程 において、 処理対象基板 1 0を切断し、 複数の半導体装置 1 を互いに分 離させた後、 低融点の金属や導電性ペース ト材によってドレイン電極膜 7 1 をリードフレーム上に固定する。
そして '、ゲート電極膜 5 8 bの一部分から成るゲートパッ ドの表面と、 ソース電極膜 5 8 aの一部分から成るソ一スパッ ドの表面を、 ワイヤ一 ポンド等によって別のリードフレームに接続し、 半導体装置 1 をモール ドする。
最後に、 リードフレームを切断し、 ドレイン電極膜 7 1 に接続された リードと、 ゲートパッ ドに接続されたリードと、 ソースパッ ドに接続さ れたリ一ドとを分離させると、樹脂封止された半導体装置 1が得られる。 樹脂封止された半導体装置 1 は、 そのリ一ドが電気回路に接続され、 使用されるときに、 ソース電極膜 5 8 aが接地電位に接続され、 ドレイ ン電極膜 7 1 に正電圧が印加された状態で、 ゲート電極プラグ 4 8 にし きい値電圧以上の電圧が印加されると、 ベース領域 3 2 aのうちの、 ソ ース領域 6 4と導電層 1 2 との間に位置し、 ゲート絶縁膜 4 5 に接触す る部分が第一導電型に反転し、 それによつて形成された反転層でソース 領域 6 4 と導電層 1 2 とが接続され、 ドレイン電極膜 7 1からソース電 極膜 5 8 aに電流が流れる。
導通させるときの電圧の極性は、 第一導電型が n型、 第二導電型が p 型の場合は、 ソース電極膜 5 8 aは接地電位、 ドレイン電極膜 7 1 とゲ —ト電極プラグ 4 8は正電圧である。
次に、 ゲート電極プラグ 4 8の電位がしきい値電圧以下になると、 反 転層は消滅し、 半導体装置 1 は遮断状態に転じ、 電流は流れなくなる b 半導体装置 1が導通状態にあるときと遮断状態にあるときの両方とも ベース領域 3 2 a と導電層 1 2 との間の p n接合は逆バイアスされてお り、 p n接合からベース領域 3 2 a内部と導電層 1 2内部に向けて空乏 層が広がつている。
本発明の半導体装置 1では、 埋込領域 2 4は活性溝充填領域 2 3 aを 介してソース電極膜 5 8 aに電気的に接続されており、 埋込領域 2 4は 浮遊電位にならず、 ソース領域 6 4やべ一ス領域 3 2 aと同電位になる ようにされている。
ベース領域 3 2 aと導電層 1 2 との間に、 その p n接合が逆バイアス される極性の電圧が印加された場合、 埋込領域 2 4と導電層 1 2の間の p n接合も逆バイアスされる。 従って、 導電層 1 2の内部には、 ベース 領域 3 2 aと埋込領域 2 4の両方から空乏層が広がる。 その結果、 ベー ス領域 3 2 aの真下であって、 埋込領域 2 4の底部よりも上の部分の導 電層 1 2の内部は容易に全部空乏化する。
そして、 導電層 1 2ゃ埋込領域 2 4の不純物濃度や、 埋込領域 2 4間 の距離と幅等を最適値に設定することにより、 ベース領域 3 2 aの直下 であって、 埋込領域 2 4の底部よりも上の部分の導電層 1 2が全部空乏 化したとき、 埋込領域 2 4の内部が全部空乏化しているようにすると、 ベース領域 3 2 aの直下位置の電界強度が緩和され、 活性領域の耐圧が 向上する。
他方、 耐圧領域内では、 ガー ド溝充填領域 2 3 b 〜 2 3 b 3と内周側 及び外周側の各補助拡散領域 S S i S S S A i S A 3は浮遊電位に 置かれており、 ベ一ス領域 3 2 aゃ埋込領域 2 4等から横方向に広がつ た空乏層は、 先ず、 最内周の内周側補助拡散領域 3 3 iに到達する。 そして、 空乏層が到達することにより、 最内周の内周側補助拡散領域 3 3 や、 それに接続された最内周のガード溝充填領域 2 3 b , 及び外 周側補助拡散領域 3 4 の電位が安定し、 それらからも空乏層が広がり 始める。
こう して、 空乏層は、 内側から外側に向け、 順次ガード溝充填領域 2 3 b i〜 2 3 b 3や内周側及び外周側の各補助拡散領域 3 S i S 3 3、 3 4 i〜 3 4 3に到達しながら広がる。
これにより、 ガード溝充填領域 2 S b t S 3 b 3が配置された領域の 電界強度が緩和され、 耐圧領域の耐圧が向上する。
ここで、 各ガード溝充填領域 2 3 b i〜 2 3 b 3の四辺は略直角に交わ つており、 四隅に丸みは付されていないが、 四隅には、 丸みを有する外 周側補助拡散領域 3 4 〜 3 43が配置されており、 導電層 1 2の表面近 傍では、 導電層 1 2はガード溝充填領域 2 3 〜 3 b 3とは p n接合 を形成せず、 外周側補助拡散領域 3 4！ ~ 3 43と p n接合が形成されて いる。
従って、 p n接合の形状は、 球状接合よりも円筒接合ゃプレーナ接合 に近くなり、 電界強度が大幅に緩和される。
なお、 各活性溝 2 2 aやガード溝 2 2 b i〜 2 2 b 3の底面や側面には 処理基板 1 0の { 1 0 0 } 面が露出されており、 活性溝充填領域 2 3 aやガード溝充填領域 2 3 b i〜 2 3 b 3はその面から成長する。 従つ て、 埋込領域 2 4やガード溝充填領域 2 3 bには欠陥が無く、 耐圧が低 下しないようになつている。
また、 本発明の半導体装置は、 ガード溝充填領域 2 3 b i S 3 b 3の 上部は、処理基板 1 0表面（導電層 1 2や内周側及び外周側補助拡散領域 3 3 ！ ~ 3 3 , S A i S A sの表面）より も高く、 フィールド絶縁膜 4 3の内部に配置されている。 この構造により、 ガード溝充填領域の上端 が処理基板 1 0の表面と同じ高さの場合に比べ、 耐圧領域での電界強度 が緩和され、 耐圧が高くなる。
なお、 以上は第一導電型を n型、 第二導電型を p型として説明したが、 上記実施例や後述する各実施例において、 第一導電型を p型、 第二導電 型を n型としても良い。
また、 上記実施形態の半導体装置 1 は M O S F E Tであったが、 本発 明の半導体装置はこれに限られるものではなく、 例えば、 p n接合型の I G B T (Insulated gate bipolar transistor)ゃショ ッ 卜キー接合型の I G B Tも含まれる。
図 2 7 a〜図 2 7 c の符号 2は、 本発明の半導体装置のうちの ; p n接 合型の I G B Tを示している。
この半導体装置 2は、 単結晶基板 1 1 に替え、 導電層 1 2 とは反対の 導電型（第二導電型）のコレクタ層 1 1 ' が用いられている。 それ以外の 構成は、 上記実施例の半導体装置 1 と同じ構造である。
このコレクタ層 1 1 ' は導電層 1 2 と p n接合を形成しており、 半導 体装置 2が導通するときに、 その p n接合が順バイアスされ、 コレクタ 層 1 1 ' から導電層 1 2内に少数キャリアが注入され、 導通抵抗が低下 するようになつている。
図 2 7 a〜図 2 7 cの符号 7 1 'はコレクタ層 1 1 ，とォーミック接合 を形成するコレクタ電極膜である。
次に図 2 8 a〜図 2 8 cの符号 3は、 ショ ッ トキーバリア型の I G B Tの場合の本発明の半導体装置を示している。
この半導体装置 3では、 研磨工程等によって単結晶基板.1 1が除去さ れ、 単結晶基板 1 1 より も低濃度の導電層 1 2表面が露出された後、 そ の表面にショ ッ トキ一電極膜 7 2が形成されている。
ショ ッ トキ一電極膜 7 2の少なく とも導電層 1 2 と接触する部分は、 導電 B 1 2 とショ ッ トキ一接合を形成する材料であり、 例えばクロム等 である。 他の構造は、 第一例の半導体装置 1 と同じである。
ショ ッ トキー接合の極性は、 反転層が形成され、 半導体装置 3が導通 する極性の電圧が印加されたときにショ ッ トキ一接合も順バイアスされ る極性であり、 ショ ッ トキー接合が順バイアスされることにより、 ショ ッ トキ一電極膜 7 2から導電層 1 2内に少数キャ リアが注入され、 導通 抵抗が低減されるようになっている。
なお、 単結晶基板 1 1が低濃度であり、 ショ ッ トキ一電極膜 7 2 とシ ヨ ッ トキー接合を形成できる場合、 単結晶基板 1 1表面にショ ッ トキー 電極膜を形成してもよい。
次に、 図 3 7 a〜図 3 7 cの符号 4は、 低導通抵抗型の半導体装置を 示している。
この半導体装置 4は、 第一の実施例の半導体装置 1 のベース領域 3 2 aの下に、 導電層 l 2よりも高濃度の第一導電型の低抵抗領域 2 9 を有 している。 他の構造は、 第一の実施例の半導体装置 1 と同じである。 低抵抗領域 2 9 とベース領域 3 2 aの位置関係を説明すると、 先ず、 導電層 1 2への第一導電型の不純物の注入と拡散により、 図 3 8 a、 図 3 8 bに示すように、 活性領域内に、 ベース領域より も小面積に第一導 電型の低抵抗領域 2 8 を形成する。 低抵抗領域 2 8は、 耐圧領域内には 形成しない。
図 3 8 a〜図 3 8 cは、 低抵抗領域 2 8 を含む導電層 1 2の表面を露 出させた状態を示している。
次に、 図 3 9 a〜図 3 9 c に示すように、 正方形又は長方形のベース 拡散用開口 8 0 a と、 それを同心状に取り囲む複数本（ここでは 3本）の 四角リ ング状の補助拡散用開口 8 0 b 1 ~ 8 0 b 3を形成する。
低抵抗領域 2 8は、 最内周の補助拡散用開口 8 0 b tの内側に位置し ており、 ベース拡散用開口 8 0 aは、 低抵抗領域 2 8の表面の面積より も広い。 そして、 ベース拡散用開口 8 0 aの底面には、 低抵抗領域 2 8 の全部の表面と、 低抵抗領域 2 8の外周から一定範囲内の周囲の領域と が露出されている。
その状態で第二導電型の不純物を打ち込むと、 各開口 8 0 a、 8 0 i〜 8 0 b 3の底面下に第二導電型の不純物が注入され、 低抵抗領域 2 8 の表面は第二導電型になる。 その結果、 図 4 0 a〜図 4 0 bに示すよう に、 ベース拡散用開口 8 0 a と補助拡散用開口 8 O b S 0 b 3の底面 下の内部表面には、 第二導電型の高濃度不純物層 3 1 a、 3 1 b i〜 3 1 b 3がそれぞれ形成される。
そして、 熱処理を行うと、 第二導電型の高濃度不純物層 3 1 a、 3 1 b !〜 3 1 b 3は拡散され、 対応する位置に、 ベース領域 3 2 a と補助拡 散領域 3 2 1 ~ 3 2 b 3がそれぞれ形成される。 このように、 低抵抗領域 2 8の上部はベース領域 3 2 aによって第二 導電型の拡散領域に置換され、 図 4 1 a、 図 4 l bに示すように、 ベー ス領域 3 2 a の直下位置に、 低抵抗領域 2 8 の残部から成る低抵抗領域 2 9が形成される。
この低抵抗領域 2 9の外周は、 ベ一ス領域 3 2 aの縁よりも内側に位 置しており、 低抵抗領域 2 9は導電層 1 2の表面には露出していない。 なお、 低抵抗領域 2 9は、 補助拡散領域 3 2 b i S 2 b 3の下方には形 成しない（図 4 1 c )。
この半導体装置 4 (図 3 7 a〜図 3 7 c )が導通したときには、 電流は 低抵抗領域 2 9 を通つて流れるため、 導通抵抗が小さくなる。
なお、 上記各実施例では、 埋込領域 2 4の形成後は、 細長の活性溝 2 2 a (ゲ一ト溝 8 3 )の両端と中央位置に活性溝充填領域 2 3 aが残され ていたが、 本発明はそれに限定されるものではなく、 ゲート溝 8 3の下 方に位置する埋込領域 2 4がソース電極膜 5 8 a と同電位になるように. 活性溝 2 2 a内に配置されればよい。 例えば、 図 3 6 の半導体装置 5 に 示すように、 長手方向中央には配置せず両端位置に配置しても良い。
(また、' 上記各実施では、 ガー ド溝 2 2 b i〜 2 2 b 3は四辺が直角に 交わっていたが、 本発明はそれに限定されるものではなく、 ガード溝 2 2 〜 2 2 b 3の四隅に丸みを付してもよい。 また、 多角形形状にして もよい。 ）
なお、 上記の活性溝充填領域 2 3 a とガード溝充填領域 2 3 bは、 活 性溝 2 2 aやガー ド溝 2 S b S 2 b 3内にェピタキシャル成長され たシリ コン単結晶で構成されていたが、 単結晶ではなく、 多結晶を成長 させ、 多結晶の充填領域にすることができる。 産業上の利用可能性 高耐圧の半導体装置が得られる

Claims

請求の範囲
1 . 第一導電型の導電層を有する処理基板と、 前記導電層の内部表面 に形成された第二導電型のベース領域と、 前記導電層の前記ベース領域 が配置された位置に底部が前記ベース領域の底面より も深く形成され たゲート溝と、 前記ゲート溝の側面に配置されたゲート絶縁膜と、 前記 ゲート溝内に配置され、 前記ゲート絶縁膜と接触されたゲ一ト電極ブラ グと、 前記ベース領域内の前記ゲート絶緣膜と接触する位置に配置され 前記べ一ス領域によって前記導電層から分離された第一導電型のソー ス領域と、 前記ゲート溝の下方位置に配置され、 前記ゲート電極プラグ とは絶縁された第二導電型の埋込領域と、 前記ソース領域に接触された ソース電極膜と、 前記埋込領域に接触し、 前記ソース電極膜と電気的に 短絡された第二導電型の活性溝充填領域とを有する半導体装置。
2 . 前記活性溝充填領域の表面は、 前記ソース電極膜に接触された請 求の範囲第 1項記載の半導体装置。
3 . 前記活性溝充填領域の表面の前記ソース電極膜と接触する部分に は、 第二導電型の不純物層が拡散によって形成された請求の範囲第 2項 記載の半導体装置。 '
4 . 前記ソース電極膜は前記ベース領域に接触され、 前記活性溝充填 領域は、 前記ベース領域に接触された請求の範囲第 1項乃至請求の範囲 第 3項のいずれか 1項記載の半導体装置。
5 . 前記ゲート溝は細長に形成され、 その長手方向両端に、 前記活性 溝充填領域が配置された請求の範囲第 1項乃至請求の範囲第 4項のい ずれか 1項記載の半導体装置。
6 . 前記処理基板に形成された活性溝を有し、 前記埋込領域は、 前記 活性溝の底面上に配置され、 前記ゲート溝は、 前記活性溝の前記埋込領 域より も上の部分で構成され、 前記活性溝充填領域は、 前記活性溝の底 面上に配置され、 上部が前記ベース領域の表面よりも高く形成された請 求の範囲第 1項乃至請求の範囲第 5項のいずれか 1項記載の半導体装置,
7 . 前記ゲート溝を同心状に取り囲み、 所定間隔で離間された複数本 のリ ング状のガード溝と、 前記ガー ド溝内に配置された第二導電型のガ ード溝充填領域とを有する請求の範囲第 1項乃至請求の範囲第 6項のい ずれか 1項記載の半導体装置。
8 . 前記導電層上に配置されたフィールド絶縁膜を有し、 前記ガード 溝の上部は前記フィールド絶縁膜の内部に位置し、 前記ガード溝充填領 域の上部は、 前記絶縁膜の内部の前記ガード溝内部に位置する請求の範 囲第 1項乃至請求の範囲第 7項のいずれか 1項記載の半導体装置。
9 . 前記活性溝の上部は、 前記絶縁膜の内部に位置し、 前記活性溝充 填領域の上部は、 前記絶縁膜の内部の前記活性溝内部に位置する請求の 範囲第 8項記載の半導体装置。
1 0 . 前記処理基板の裏面には、 前記導電層に接続されたドレイン電 極膜が配置された請求の範囲第 1項乃至請求の範囲第 9項のいずれか 1 項記載の半導体装置。
1 1 . 前記処理基板の裏面には、 前記導電層と接触する第二導電型の コレクタ層と、 前記コレクタ層と電気的に接続されたコレクタ電極膜が 配置された請求の範囲第 1項乃至請求の範囲第 9項のいずれか 1項記載 の半導体装置。 -
1 2 . 前記処理基板の裏面には、 前記導電層とショ ッ トキー接合を形 成するショ ッ トキー電極膜が配置された請求の範囲第 1項乃至請求の範 囲第 9項のいずれか 1項記載の半導体装置。
1 3 . 第一導電型の導電層を有する処理基板と、 前記導電層の内部表 面に形成された第二導電型のベース領域と、 前記導電層の前記ベース領 域が配置された位置に底部が前記ベース領域の底面よりも深く形成され たゲート溝と、 前記ゲート溝の側面に配置されたゲート絶縁膜と、 前記 ゲート溝内に配置され、 前記ゲ一ト絶縁膜と接触されたゲート電極ブラ グと、前記べ一ス領域内の前記ゲート絶縁膜と接触する位置に配置され、 前記べ一ス領域によって前記導電層から分離された第一導電型のソース 領域と、 前記ゲート溝の下方位置に配置され、 前記ゲート電極プラグと は絶縁された第二導電型の埋込領域と、 前記ソース領域に接触されたソ —ス電極膜と、 前記埋込領域に接触し、 前記ソース電極膜と電気的に短 絡された第二導電型の活性溝充填領域とを有する半導体装置を製造する 半導体装置の製造方法であって、 前記ベース領域を形成した後、 上部に 前記ベース領域が露出し、下部に前記導電層が露出する活性溝を形成し、 前記活性溝内に第二導電型の半導体充填物を成長させた後、 前記半導体 充填物の一部領域の上部を前記ベース領域の底面より も低い位置まで除 去し、 残された下部によって前記埋込領域を形成し、 前記半導体充填物 が除去された部分によって前記ゲート溝を構成させ、 前記半導体充填物 の上部が除去されなかった部分により、 前記べ一ス領域と接触された活 性溝充填領域を構成させる半導体装置の製造方法。
1 4 - 前記活性溝充填領域の表面に第二導電型の不純物を拡散させて 拡散領域を形成し、 前記ソース領域と前記拡散領域とにォーミック接合 を形成するソース電極膜を形成する請求の範囲第 1 3項記載の半導体装 置の製造方法。
PCT/JP2003/012573 2002-10-04 2003-10-01 半導体装置、半導体装置の製造方法 WO2004032244A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP03748640A EP1557888A4 (en) 2002-10-04 2003-10-01 SEMICONDUCTOR ELEMENT AND PROCESS FOR ITS MANUFACTURE
AU2003268710A AU2003268710A1 (en) 2002-10-04 2003-10-01 Semiconductor device and process for fabricating the same
US11/097,998 US7196376B2 (en) 2002-10-04 2005-04-04 Trench-type power MOSFET with embedded region at the bottom of the gate and increased breakdown voltage

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002-291841 2002-10-04
JP2002291841A JP4274771B2 (ja) 2002-10-04 2002-10-04 半導体装置
JP2003320838A JP2005093479A (ja) 2003-09-12 2003-09-12 半導体装置、半導体装置の製造方法
JP2003-320838 2003-09-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/097,998 Continuation US7196376B2 (en) 2002-10-04 2005-04-04 Trench-type power MOSFET with embedded region at the bottom of the gate and increased breakdown voltage

Publications (1)

Publication Number Publication Date
WO2004032244A1 true WO2004032244A1 (ja) 2004-04-15

Family

ID=32072490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/012573 WO2004032244A1 (ja) 2002-10-04 2003-10-01 半導体装置、半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7196376B2 (ja)
EP (1) EP1557888A4 (ja)
KR (1) KR100958561B1 (ja)
AU (1) AU2003268710A1 (ja)
WO (1) WO2004032244A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3689419B1 (ja) * 2004-03-29 2005-08-31 新電元工業株式会社 半導体装置、半導体装置の製造方法
US7595542B2 (en) * 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
EP2602829A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
WO2014080471A1 (ja) * 2012-11-21 2014-05-30 トヨタ自動車株式会社 半導体装置
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
JP6560142B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子
JP6560141B2 (ja) * 2016-02-26 2019-08-14 トヨタ自動車株式会社 スイッチング素子

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2000216381A (ja) * 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2134705B (en) * 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
JPH117002A (ja) * 1997-06-05 1999-01-12 Tektronix Inc プラズマ・アドレス液晶パネル及びその製造方法
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
JP3940518B2 (ja) * 1999-03-10 2007-07-04 株式会社東芝 高耐圧半導体素子
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
JP4363736B2 (ja) * 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
JP3899231B2 (ja) * 2000-12-18 2007-03-28 株式会社豊田中央研究所 半導体装置
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP4865166B2 (ja) * 2001-08-30 2012-02-01 新電元工業株式会社 トランジスタの製造方法、ダイオードの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057002A (ja) * 1991-06-27 1993-01-14 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2000216381A (ja) * 1999-01-22 2000-08-04 Nissan Motor Co Ltd 電界効果トランジスタ
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1557888A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR100958561B1 (ko) 2010-05-17
US20050224848A1 (en) 2005-10-13
KR20050060090A (ko) 2005-06-21
EP1557888A4 (en) 2009-11-04
AU2003268710A1 (en) 2004-04-23
EP1557888A1 (en) 2005-07-27
US7196376B2 (en) 2007-03-27

Similar Documents

Publication Publication Date Title
JP2766239B2 (ja) 高耐圧半導体装置
US7196376B2 (en) Trench-type power MOSFET with embedded region at the bottom of the gate and increased breakdown voltage
JP4874516B2 (ja) トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ
JP3717195B2 (ja) 電力用ｍｏｓｆｅｔ及びその製造方法
US5723890A (en) MOS type semiconductor device
JP3904648B2 (ja) 半導体装置
US8704291B2 (en) Semiconductor device and method for fabricating the same
JP2001144292A (ja) 炭化珪素半導体装置
KR20040030836A (ko) 반도체 장치의 제조 방법 및 셀룰러 쇼트키 정류기
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
JPH07312372A (ja) 高電圧半導体装置のための集積エッジ構造及びその製造方法
EP1406310B1 (en) Semiconductor device with field-shaping regions
JP2002164541A (ja) 半導体装置およびその製造方法
JP6809218B2 (ja) 半導体装置および半導体装置の製造方法
US6703665B1 (en) Transistor
JP3372176B2 (ja) 半導体装置とその製造方法
KR101098208B1 (ko) 반도체 장치, 반도체 장치의 제조 방법
JP2000277531A (ja) 半導体装置及びその製造方法
JP2003101021A (ja) 電界効果トランジスタ及びその製造方法
JPH10294475A (ja) 半導体装置とその製造方法
JP4666708B2 (ja) 電界効果トランジスタ
JP2007109712A (ja) トランジスタ、ダイオード
JP3869581B2 (ja) 半導体装置およびその製法
JP2004327815A (ja) 半導体装置、半導体装置の製造方法
JP2005093479A (ja) 半導体装置、半導体装置の製造方法

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2003748640

Country of ref document: EP

Ref document number: 11097998

Country of ref document: US

Ref document number: 1020057005854

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020057005854

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2003748640

Country of ref document: EP