CN114068712A - 具有包括多个区的漏极阱的集成电路 - Google Patents

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Abstract

本公开涉及具有包括多个区的漏极阱的集成电路。一种集成电路包括：漂移区域，在衬底中；漏极，在衬底中，该漏极包括掺杂漏极阱，该掺杂漏极阱包括：第一区，具有第一浓度的第一掺杂剂；以及第二区，具有第二浓度的第一掺杂剂，其中第一浓度小于第二浓度；以及栅极电极，在漂移区域之上并且在与衬底的顶表面平行的方向上与掺杂漏极阱分开大于0的距离。

Description

具有包括多个区的漏极阱的集成电路
技术领域
本公开总体涉及具有包括多个区的漏极阱的集成电路。
背景技术
横向扩散硅上金属(LDMOS)是用于集成电路中的功率放大的平面场效应晶体管。LDMOS器件的制造技术包括在P型硅衬底或P型外延层中进行多次注入工艺。功率放大器提升低功率信号以具有更高功率，并驱动诸如天线之类的设备。
发明内容
根据本公开的一个实施例，提供了一种集成电路，包括：漂移区域，在衬底中；漏极，在所述衬底中，其中，所述漏极包括掺杂漏极阱，其中，所述掺杂漏极阱包括：第一区，其中，所述第一区具有第一浓度的第一掺杂剂；以及第二区，其中，所述第二区具有第二浓度的所述第一掺杂剂，并且所述第一浓度小于所述第二浓度；以及栅极电极，在所述漂移区域之上，所述栅极电极在与所述衬底的顶表面平行的方向上与所述掺杂漏极阱分开大于0的距离。
根据本公开的另一实施例，提供了一种制造集成电路的方法，包括：在衬底中形成漂移区域，所述漂移区域具有第一掺杂剂类型；在所述漂移区域中形成漏极阱，所述漏极阱具有所述第一掺杂剂类型，所述漏极阱包括具有第一浓度的第一掺杂剂的第一区以及具有第二浓度的所述第一掺杂剂的第二区，所述第二浓度不同于所述第一掺杂剂的所述第一浓度；在所述衬底中形成源极阱，所述源极阱具有与所述第一掺杂剂类型相反的第二掺杂剂类型，所述源极阱与所述衬底中的所述漂移区域相邻；在所述漂移区域和所述源极阱之上的所述衬底的顶表面之上并且与所述漏极阱横向分开地形成栅极电极；以及在所述漏极阱的所述第二区中形成漏极低密度掺杂(LDD)区域。
根据本公开的又一实施例，提供了一种半导体器件，包括：源极阱，在衬底中；漂移区域，在所述衬底中；漏极阱，在所述衬底中，所述漏极阱包括漏极低密度掺杂LDD区域并且通过所述漂移区域与所述源极阱分开，其中，所述漏极阱包括第一区和第二区，所述第一区具有第一浓度的第一掺杂剂，所述第二区具有第二浓度的所述第一掺杂剂；并且所述第一区在所述衬底的顶表面处在所述漂移区域和所述第二区之间的第一宽度小于所述第一区在所述第二区的底部处在所述漂移区域和所述第二区之间的第二宽度；以及栅极电极，在所述源极阱和所述漂移区域之上，所述栅极电极在所述衬底的顶表面处与所述漏极阱横向分开。
附图说明
图1是根据一些实施例的横向扩散硅上金属(LDMOS)的截面图。
图2是根据一些实施例的制造LDMOS的方法的流程图。
图3A-图3J是根据一些实施例的制造工艺期间的LDMOS的截面图。
图4A-图4B是根据一些实施例的LDMOS的截面图。
图5A-图5E是根据一些实施例的制造工艺期间的LDMOS的截面图。
图6是根据一些实施例的LDMOS器件的击穿电压的图表。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述了组件、值、操作、材料、布置等的特定示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。预期其他组件、值、操作、材料、布置等。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括直接接触地形成第一特征和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上方”、“上方的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征) 的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
横向扩散金属氧化物半导体(LDMOS)器件是在衬底中具有掺杂剂的晶体管，这些掺杂剂形成适用于功率放大器等的源极阱、漏极阱和漂移区域。LDMOS器件和双极结型晶体管(BJT器件)具有高击穿电压，并以快速切换时间和大电流在较宽的电压范围内工作。LDMOS器件是一种非对称功率金属氧化物半导体场效应晶体管(MOSFET)，具有比其他MOSFET更低的导通电阻和更高的阻断电压。LDMOS的源极阱和漏极阱之间的电流由在LDMOS器件的源极阱和漏极阱之间的衬底的漂移区域中感应的电场(通过栅极电极)控制。LDMOS器件的电流主要横向平行于该器件的源极阱和漏极阱之间的衬底的顶表面。LDMOS器件可制成P型 MOSFET或N型MOSFET。
在被设计为承载大电流的诸如LDMOS器件之类的半导体器件中，基极或漏极有时会经历称为柯克效应(Kirk effect)的现象。当基极/漏极经历“基极推出(base pushout)”时发生柯克效应，随着高电流(例如，高浓度的载流子)在(例如LDMOS器件的)漏极和源极之间流动，基极宽度扩展。在LDMOS器件中，当注入到漏极耗尽区域中的少数载流子的密度变得与漏极中的掺杂水平相当时，发生基极推出。大量的载流子补偿耗尽区域中的离子，减小了源极和漏极之间的电场。当载流子的电荷密度匹配或超过漏极阱的耗尽区域的电荷密度时，耗尽区域消失，并且载流子在沟道长度上的传输时间增加，降低了LDMOS器件的整体切换速度。
减小沟道长度(在半导体器件的后续世代中发生)以减小器件的切换时间，倾向于使器件更易于基极推出，并且减小了器件在操作期间的击穿电压。为了增加LDMOS的击穿电压，LDMOS的栅极多晶硅在LDMOS 的漂移区域之上延伸。重叠栅极电极用作场板(fieldplate)以维持 LDMOS的击穿电压。
在具有包括单一掺杂剂浓度区的漏极阱的LDMOS器件中，缩小器件的尺寸会产生更快的切换时间和更低的击穿电压。通过增加LDMOS的漏极阱中的掺杂剂浓度区的数量，在与漏极阱中具有单一掺杂剂浓度区的 LDMOS器件相当的击穿电压下维持了较小沟道长度。此外，增加漏极阱中的掺杂剂浓度区的数量提高了LDMOS器件对柯克效应的抵抗力。在一些实施例中，具有多个掺杂剂浓度区的漏极阱能够承受更大的电流，而不会发生载流子饱和增加跨沟道的载流子通过时间。此外，基极推出在到达漏极阱中的第一低掺杂剂浓度区时，不会实现使漏极阱中的第二较高掺杂剂浓度区饱和的载流子密度。此外，通过增加衬底的顶表面处的漏极阱中的掺杂剂浓度区之间的间隔，还提高了击穿电压。下面描述在漏极阱中具有多个掺杂剂浓度区(区域)的LDMOS器件的示例，以及制造具有包括多个区的漏极阱的LDMOS器件的方法。
图1是根据一些实施例的集成电路100的截面图。在图1中，衬底 102包括漂移区域104、源极阱110和漏极阱107。在一些实施例中，衬底 102是包含硅和诸如硼之类的P型掺杂剂的P型衬底。源极阱110是P掺杂阱，漏极阱107是N掺杂阱，并且漂移区域104包括净浓度的N型掺杂剂。在一些实施例中，源极阱是N掺杂阱，漏极阱是P掺杂阱，并且漂移区域包括净浓度的P型掺杂剂。本领域普通技术人员将理解，其他配置也在本公开的范围内，包括使用不同的掺杂剂类型。
漏极阱107包括第一掺杂区118A(N1)、第二掺杂区118B(N2)、第三掺杂区118C(N3)和第四掺杂区118D(N4)。第一掺杂区118A将第二掺杂区118B与漂移区域104分开。第二掺杂区118B将第三掺杂区 118C与第一掺杂区118A分开。第三掺杂区118C将第四掺杂区118D与第二掺杂区118B分开。第四掺杂区118D将漏极LDD区域126A与第三掺杂区118C分开。
第一掺杂区118A具有漏极阱107的掺杂区中的最小掺杂剂原子浓度。漂移区域104的掺杂剂浓度(漏极阱107中的相同类型的掺杂剂)小于第一掺杂区118A中的掺杂剂浓度。第四掺杂区118D具有漏极阱107的区域中的最高掺杂剂原子浓度。第二掺杂区118B和第三掺杂区118C的掺杂剂浓度在第一掺杂区118A和第四掺杂区118D中的浓度之间。第二掺杂区118B的掺杂剂浓度大于第一掺杂区118A中的掺杂剂浓度，并且小于第三掺杂区118C中的掺杂剂浓度。
漂移区域104在衬底102的顶表面下方延伸漂移区域深度D0。深度 D0以及下文中描述的其他深度是与垂直于衬底102的顶表面延伸的第一方向198平行地测量的。第二方向199垂直于第一方向198延伸。第二方向 199平行于衬底102的顶表面延伸，沿着从漏极阱107到栅极电介质111 下的源极阱110的最短距离。第一掺杂区118A具有在衬底102的顶表面下方的第一区深度D1，第二掺杂区118B具有在衬底102的顶表面下方的第二区深度D2，第三掺杂区118C具有在衬底102的顶表面下方的第三区深度D3，并且第四掺杂区118D具有在衬底102的顶表面下方的第四区深度D4。在集成电路100中，D0>D1>D2>D3>D4。在一些实施例中， D0>D1＝D2>D3>D4。在一些实施例中，D0>D1>D2＝D3>D4。在一些实施例中，D0>D1>D2>D3＝D4。在一些实施例中，D0＞D1＝ D2＞D3＝D4。在一些实施例中，D0>D1＝D2＝D3>D4。在一些实施例中，D0＞D1＞D2＝D3＝D4。在一些实施例中，D0＞D1＝D2＝ D3＝D4。在一些实施例中，掺杂区中的一者或多者具有等于漂移区域深度D0的区深度(例如，D0＝D1＝D2＝D3＝D4)。
在一些实施例中，第一区深度118A(D1)在掺杂区域深度D0的20％到掺杂区域深度D0的100％的范围内(例如，(0.2)×D0≤D1≤D0)。在一些实施例中，第二区深度118B(D2)在掺杂区深度D0的20％到掺杂区深度D0的100％的范围内(例如，(0.2)×D0≤D2≤D0)。在一些实施例中，第三区深度118C(D3)在掺杂区深度D0的20％到掺杂区深度 D0的100％的范围内(例如，(0.2)×D0≤D3≤D0)。在一些实施例中，第四区深度118D(D4)在掺杂区深度D0的20％到掺杂区深度D0的 100％的范围内(例如，(0.2)×D0≤D4≤D0)。在一些实施例中，漏极阱中的掺杂区域的区深度不小于漏极阱中的LDD区域(例如参见漏极LDD区域126A)的深度。在一些实施例中，D0、D1、D2、D3和D4之间的深度比与以上示例不同。
掺杂区118A-118D具有沿着第二方向199从最远离栅极电极112的漏极的边缘(W0)到最靠近栅极电极112的掺杂区的边缘测量的掺杂区宽度。第一掺杂区118A具有第一区宽度W1。第二掺杂区118B具有小于第一区宽度W1的第二区宽度W2。第三掺杂区118C具有小于第二区宽度W2的第三区宽度W3。第四掺杂区118D具有小于第三区宽度W3的第四区宽度 W4(例如，W1＞W2＞W3＞W4)。在一些实施例中，宽度W1-W4与以上示例不同。
在一些实施例中，在衬底的顶表面处，第一区宽度W1与第二区宽度 W2相同(参见例如下面的图5B-图5C)。在一些实施例中，在衬底的顶表面处，第一区宽度W1大于第二区宽度W2(参见例如下面的图5D-图 5E)。在一些实施例中，在衬底的顶表面处，第三区宽度W3与第四区宽度W4相同(参见例如下面的图5C)。在一些实施例中，第三区宽度W3 大于第四区宽度W4(参见下面的图5D-图5E)。
对于类似于图5D中的漏极阱507的实施例：在一些实施例中，第一区宽度W1宽于第二掺杂区W2B的顶部的宽度、或第二区W2A的底部的宽度。在一些实施例中，第二掺杂区W2B的顶部的宽度和第二区W2A的底部的宽度均宽于第三区宽度W3。在一些实施例中，第三区宽度W3大于第四掺杂区W4B的顶部的宽度、和第四区W4A的底部的宽度。
对于类似于图5E中的漏极阱507的实施例：在一些实施例中，第一区顶部宽度W1B和第一区底部宽度W1A均大于第二区顶部宽度W2B和第二区底部宽度W2A。在一些实施例中，第二区顶部宽度W2B和第二区底部宽度W2A均大于第三区顶部宽度W3B和第三区底部宽度W3A。在一些实施例中，第三区顶部宽度W3B和第三区底部宽度W3A均大于第四区顶部宽度W4B和第四区底部宽度W4A。
漏极LDD区域126A位于漏极阱107的顶表面处并且在第四掺杂区 118D内。漏极LDD区域126A具有与漏极阱107的掺杂区118A-118D相同类型的掺杂剂，并且掺杂剂浓度大于漂移区域104或任何掺杂区118A- 118D中的掺杂剂浓度。漏极LDD区域126A在其顶表面处具有漏极LDD 硅化物128A，并且直接抵靠接触件132A。
漂移区域104抵靠源极阱110，并且将源极阱110与漏极阱107分开。漏极阱107中的掺杂区118A-118D通过漂移区域104与源极阱110分开。在漏极阱中具有较小或较大数量的掺杂区的LDMOS器件的实施例中，漂移区域将掺杂区与源极阱分开。
源极阱110抵靠衬底102的顶表面并抵靠漂移区域104。源极阱110 包括源极LDD区域126B，其包括N掺杂源极LDD区126C和P掺杂源 LDD区126D。N掺杂源极LDD区126C在衬底102中的源极阱110的顶表面处直接抵靠P掺杂源极LDD区126D，并且N掺杂源极LDD区126C比P掺杂源极LDD区126D更靠近栅极电极112。源极LDD区域126B被源极LDD硅化物128B覆盖，其跨N掺杂源极LDD区126C和P掺杂源极LDD区126D延伸。源极LDD硅化物128B直接抵靠接触件132B。
栅极电介质111抵靠漂移区域104的顶表面和源极阱110的顶表面，并且通过间隔件114与源极LDD区域126B分开(或与N掺杂源极LDD 区126C分开)。间隔件114既在栅极电极112和栅极电介质111的源极阱侧，又在栅极电极112和栅极电介质111的漏极阱侧。在栅极电极112 的漏极阱侧的栅极电极112和间隔件114之间的界面是距第一掺杂区118A 的内边缘(例如，更靠近栅极电极、或漂移区域104与源极阱110之间的界面的边缘)的栅极分开距离133。栅极分开距离133与器件的击穿电压近似线性相关。栅极电极硅化物128C覆盖栅极电极112的顶表面的一部分。栅极电极112的顶表面的在栅极电极的漏极阱侧的一部分暴露栅极电极材料而不暴露栅极电极硅化物。
层间电介质(ILD)130在漏极LDD硅化物128A、漏极阱107、漂移区域104、间隔件114、栅极电极112、栅极电极硅化物128C和源极LDD 硅化物128B的顶表面之上延伸。ILD层130是通过例如化学气相沉积 (CVD)的形式沉积的电介质材料层，以将源极阱110(或源LDD区域 126B和源极LDD硅化物128B以及接触件132B)与栅极电极112以及栅极电极硅化物128C、栅极电极接触件(未示出)、漏极阱107、漏极LDD区域126A、漏极LDD硅化物128A和间隔件132A电隔离。接触件 132A完全延伸穿过ILD 130以电连接到漏极LDD硅化物128A，并且接触件132B完全延伸穿过ILD 130以电连接到源极LDD硅化物128B。
图2是根据一些实施例的制造LDMOS的方法200的流程图。
方法200包括操作202，其中在衬底中形成漂移区域。在衬底中形成漂移区域时，操作202包括用于利用图案化材料层覆盖衬底的步骤，例如包括P掺杂半导体材料的衬底。操作202包括用于执行掺杂工艺以在衬底中产生漂移区域的步骤。在一些实施例中，衬底是绝缘体上硅(SOI)衬底。操作202涉及漂移区域304的形成，如下文在图3A中所述。
在一些实施例中，用图案化材料层覆盖衬底包括在衬底的顶表面上沉积光致抗蚀剂层。在一些实施例中，用图案化材料层覆盖衬底包括在衬底的顶表面之上沉积硬掩模材料层，然后沉积图案化材料层。操作202包括与以下操作相关联的步骤：将图案转移到图案化材料层，以及显影图案化材料以在其中形成暴露衬底的顶表面的开口。在一些实施例中，将图案转移到图案化材料层包括执行光刻工艺和显影工艺，以在掩模材料层中创建与衬底中的漂移区域的位置相对应的开口。在一些实施例中，将图案转移到图案化材料层包括执行电子束或紫外线图案转移工艺，以及显影图案化材料以形成穿过其的开口。在包括用于在衬底的顶表面之上沉积硬掩模材料层的步骤的操作202的实施例中，该操作还包括与以下操作相关联的步骤：执行蚀刻工艺以去除硬掩模材料层的被图案化材料层中的开口暴露的部分(例如各向同性等离子体蚀刻工艺)，以暴露在硬掩模材料层下方的衬底。
在一些实施例中，掺杂工艺包括在掩模材料层的开口中的衬底之上沉积外延材料层，以及对衬底进行退火以促进掺杂剂从外延材料层迁移到衬底中，以形成漂移区域。
在一些实施例中，掺杂工艺包括用掺杂剂原子执行注入工艺以产生漂移区域。在一些实施例中，掺杂剂原子是N型原子，例如磷(P)或砷 (As)。在一些实施例中，掺杂剂原子是P型原子，例如硼(B)或镓 (Ga)。将掺杂剂原子注入到衬底中涉及与以下操作相关联的步骤：调整注入角(θ漂移)和注入能量(keV)以调整漂移区域的形状和深度，以及调整注入持续时间(秒)以调整漂移区域中的掺杂剂浓度。在一些实施例中，注入工艺包括用于形成漂移区域的步骤，该漂移区域具有不小于50纳米 (nm)且不大于200nm的深度。在一些实施例中，漂移区域包括不小于 1×1010/cm2且不大于1×1011/cm2的掺杂剂浓度。在其中漂移区域具有小于 50nm的厚度的一些实施例中，形成漂移阱的注入工艺变得复杂，以便在漂移区域中形成多个掺杂区。在其中漂移区域具有大于200nm的厚度的实施例中，与厚度在100nm至200nm之间的漂移区域相比，在减小漏电流或工艺灵活性方面没有获得额外的益处。在其中掺杂剂浓度小于1×1010 /cm2的实施例中，低掺杂剂浓度使得更难以将晶体管切换到导通(ON)状态，并且漂移区域贡献于集成电路的总电阻。在其中漂移区域具有大于 1×1011/cm2的掺杂剂浓度的实施例中，在促进晶体管的快速切换方面没有获得额外的益处。在LDMOS器件中，漂移区域的掺杂剂浓度小于漏极阱的任何掺杂区中的掺杂剂浓度。
在操作202中，在掺杂工艺之后，去除图案化材料层(以及沉积在衬底上的任何硬掩模材料)，并且准备衬底以用于该方法的其他操作。
图3A是根据一些实施例的制造工艺期间的集成电路300的截面图。集成电路300中的具有与上述集成电路100的元件相似的结构和/或功能的元件具有相同的标号，增加了200。
在图3A中，衬底302是在其中具有漂移区域304的半导体衬底。衬底302是P掺杂硅衬底。在一些实施例中，衬底是硅、硅锗、GaAs、或适合于制造LDMOS器件的一些其他半导体材料。漂移区域304被掺杂有N 型掺杂剂，以相对于衬底302中的P型掺杂剂的浓度具有过量的N型掺杂剂。漂移区域304具有从衬底302的顶表面到漂移区域304的底部测量的漂移区域深度D0。在图3A中，W0表示漂移区域304的边缘。
一层图案化材料306A被沉积在衬底302之上，在该层图案化材料 306A中具有开口324A，暴露衬底302的顶表面。硬掩模309A位于图案化材料306A和衬底302的顶表面之间。开口324A延伸穿过图案化材料 306A和硬掩模309A两者。
沿着注入向量308A注入掺杂剂原子，该注入向量308A具有相对于与衬底302的顶表面(以及漂移区域304的顶表面)垂直的参考线389的注入角390A。注入向量308A处于相对于参考线389的0°。在一些实施例中，用于掺杂剂原子的注入向量具有相对于参考线389不大于10°且不小于-10°的注入角。在形成漂移区域的注入工艺中，接近垂直(例如，约～0°)的注入角提供了对漂移区域的边缘以及衬底中的靠近漂移区域的源极或漏极阱之间的距离的最精确的尺寸控制。偏离垂直的注入角(例如，注入角>|±10°|)导致漂移区域变宽，这导致集成电路中的晶体管的切换时间发生偏移。
掺杂剂原子的注入沿着注入向量进行，在以第二方向399(参见下文，还参见以上图1中的第二方向199)延伸的平面中，该注入向量处于相对于与衬底的上表面垂直的参考线的注入角。相对于参考线无偏移(即注入角＝0°)的注入向量表示原子与表面垂直地接近表面。相对于参考线具有负注入角的注入向量表示原子以从漂移区域(或漂移区域上方的空间)朝向栅极电极的位置的运动分量接近表面。相对于参考线具有正注入角的注入向量表示原子以从漂移区域(或漂移区域上方的空间)远离栅极电极的运动分量接近表面。在一些实施例中，以具有零度(0°)注入角或正注入角的注入向量来注入用于漂移区域的掺杂剂原子。
图案化材料306A是光致抗蚀剂层。在一些实施例中，图案化材料是电介质材料层(例如，二氧化硅、氮化硅等)，其已被蚀刻以在漂移区域的位置处在衬底之上形成开口。在一些实施例中，电介质材料层被用作图案化材料，因为注入工艺具有高注入能量以将掺杂剂原子驱入到衬底深处，并且光致抗蚀剂不足以屏蔽源极阱(参见图1中的源极阱110)的区域中的衬底免于漂移区域掺杂剂原子。
方法200包括操作204，其中在衬底中形成源极阱。操作204包括用于用图案化材料层覆盖衬底的步骤、用于将图案转移到图案化材料层、修改图案化材料以在其中形成开口的步骤、以及用于执行掺杂工艺以在衬底中创建源极阱的步骤。操作204与源极区域310的形成有关，如下图3B 所述。
在一些实施例中，用图案化材料层覆盖衬底包括在衬底的顶表面上沉积光致抗蚀剂层。在一些实施例中，用图案化材料层覆盖衬底包括在衬底的顶表面之上沉积硬掩模材料层，然后沉积图案化材料层。在一些实施例中，将图案转移到图案化材料层包括执行光刻工艺和显影工艺，以在掩模材料层中创建与衬底中的漂移区域的位置相对应的开口。在一些实施例中，将图案转移到图案化材料层包括执行电子束或紫外线图案转移工艺，以及显影图案化材料以形成穿过其的开口。在包括用于在衬底的顶表面之上沉积硬掩模材料层的步骤的操作204的实施例中，该操作还包括与以下操作相关联的步骤：执行蚀刻工艺以去除硬掩模材料层的被图案化材料层中的开口暴露的部分(例如各向同性等离子体蚀刻工艺)，以暴露在硬掩模材料层下方的衬底。
在一些实施例中，掺杂工艺包括在掩模材料层的开口中的衬底之上沉积外延材料层，以及对衬底进行退火以促进掺杂剂从外延材料层迁移到衬底中，以形成源极阱。
在一些实施例中，掺杂工艺包括用掺杂剂原子执行注入工艺以产生源极阱。在一些实施例中，掺杂剂原子是N型原子，例如磷(P)或砷 (As)。在一些实施例中，掺杂剂原子是P型原子，例如硼(B)或镓 (Ga)。在用于掺杂工艺的步骤中，通过添加与漂移区域中的掺杂剂相反类型的掺杂剂来掺杂源极阱。
将掺杂剂原子注入到源极阱的衬底中涉及调整注入角(θ源极)和注入能量(keV)以调整源极阱的形状和深度，以及调整注入持续时间(秒) 以调整源极阱中的掺杂剂浓度。在一些实施例中，以正交注入向量将源极阱(参见源极阱310)的掺杂剂原子添加至衬底(例如无横向运动地接近衬底)，使得掺杂剂原子直接向下移动至衬底中，形成源极阱和漏极阱之间的垂直界面。通过避免源极阱和漂移区域的重叠，减小了将LDMOS器件切换到“导通”状态的阻力。
图3B是根据一些实施例的制造工艺期间的集成电路300的截面图。图3B的具有与图3A的元件相同的结构和/或功能的元件具有相同的附图标记。
在图3B中，硬掩模309B沉积在衬底302的顶表面之上，并且一层图案化材料306B沉积在硬掩模309B之上。开口342B延伸穿过该层图案化材料306B并穿过硬掩模309B，暴露衬底302的顶表面。掺杂剂原子以与参考线389基本上平行的(例如注入角390B为0°)注入向量308B进行沉积。使得源极阱310向下延伸到衬底中达源极阱深度DS。源极阱深度DS 小于漂移区域深度D0。在一些实施例中，DS>D0。源极阱310以在第一方向398上延伸的边界邻接漂移区域304。
图案化材料306B是光致抗蚀剂层。在一些实施例中，图案化材料 306B是与电子束光刻、紫外线(UV)光刻、或半导体制造领域的从业者已知的一些其他图案转移技术兼容的图案化材料。
方法200包括操作206，其中在衬底的顶表面之上形成栅极电极。操作206包括用于在衬底的顶表面之上沉积栅极电介质材料的步骤。操作 206还包括用于在栅极电介质材料之上沉积栅极电极材料的步骤。操作 206包括用于执行图案化工艺和蚀刻工艺以在衬底的顶表面之上形成至少一个栅极电极的步骤。操作206与形成以下图3C中所述的栅极电极有关，其中栅极电极包括栅极电介质311、栅极电极材料312和间隔件314。
用于在衬底的顶表面之上沉积栅极电介质材料的步骤包括例如与衬底的顶表面之上的电介质材料的化学气相沉积(CVD)或原子层沉积(ALD) 有关的步骤。在一些实施例中，所沉积的电介质材料是二氧化硅。在一些实施例中，所沉积的电介质材料是氧化铝材料。在一些实施例中，所沉积的电介质材料是高κ(κ＝介电常数)材料，κ为至少3.2。
用于在栅极电介质材料之上沉积栅极电极材料的步骤包括与在衬底的顶表面之上沉积半导体材料有关的步骤。在一些实施例中，栅极电极材料是IV型半导体材料。在一些实施例中，栅极电极包括多晶硅、或适于集成电路中的LDMOS器件的一些其他半导体材料。在一些实施例中，栅极电极材料是虚设栅极电极材料，其用于调整用于在LDMOS器件的漏极阱中形成掺杂区域的间隔件的位置(见下文)。
执行图案化工艺包括用于执行以下操作的步骤：在栅极电极材料之上沉积图案化材料层；将图案转移到图案化材料层；以及通过根据所转移的图案形成开口来修改图案化材料层，其中图案化材料的其余部分与衬底的表面的要保留作为例如半导体器件的LDMOS器件的栅极电极的部分相对应。
用于执行蚀刻工艺的步骤包括执行蚀刻工艺以去除栅极电极的暴露部分(以及随后暴露的栅极电介质材料的部分)以暴露衬底，包括半导体器件的每个LDMOS器件的至少一些源极阱和漂移区域。操作206还包括用于为方法200的其他操作准备表面的步骤。
操作206进一步包括用于在栅极电极材料和栅极电介质材料的侧面形成间隔件，以将栅极电极材料与LDMOS器件中的其他电子组件电隔离的步骤。在一些实施例中，用于形成间隔件的步骤包括在栅极电极材料和衬底之上执行电介质材料(间隔件材料)的共形沉积，以及执行各向异性蚀刻工艺以暴露栅极电极材料的顶表面和衬底，在栅极电极材料和栅极电介质材料的侧面留下一部分间隔件材料。在下面的图3C中提供了与操作206 的执行一致的栅极电极和栅极电介质材料的截面图。
图3C是根据一些实施例的制造工艺期间的集成电路300的截面图。在图3C中，栅极电介质311直接抵靠源极阱310和漂移区域304之上的衬底302，以及源极阱310和漂移区域304之间的界面。在一些实施例中，栅极电介质311是二氧化硅层。在一些实施例中，栅极电介质311是高κ电介质材料、或适合于将栅极电极材料312与源极阱310和漂移区域304d 电隔离一些其他电介质材料。
方法200包括操作208，其中形成漏极阱的掺杂区。如下所述，图 3C-图3F提供了包括形成掺杂区的步骤的制造工艺期间的半导体器件的截面图。
操作208包括用于在衬底和栅极电极之上沉积掩模材料层的步骤、用于在掩模层之上沉积图案材料层的步骤、以及与在图案材料层和掩模材料层中形成开口有关的步骤。操作208还包括用于执行掺杂工艺以形成漏极阱、或漏极阱的掺杂区的步骤。图3C提供了与操作208的执行一致的衬底302的顶表面之上的掩模材料316C的非限制性示例性实施例。
根据LDMOS器件的设计规范，执行两个或更多个掺杂工艺以形成集成电路的漏极阱。在一些实施例中，该两个或更多个掺杂工艺具有不同的注入向量或注入角。在一些实施例中，该两个或更多个掺杂工艺具有不同的注入深度(例如，掺杂区具有不同的区深度)。调整注入角和注入深度的图案，以及在掩模层上添加间隔件以移动开口(掺杂剂原子穿过该开口被添加)，产生充当半导体器件的漏极的多个掺杂区。
与在衬底之上沉积掩模材料层有关的步骤包括在衬底的顶表面之上沉积电介质材料。在一些实施例中，电介质材料是二氧化硅。在一些实施例中，电介质材料是氮化硅、氮氧化硅、旋涂玻璃、硼磷硅玻璃(BPSG)、氟化硅玻璃(FSG)、或适合于半导体器件的前端集成方案的硬掩模材料中的一者。掩模材料足够致密以抵抗来自掺杂剂原子的冲击，这些掺杂剂原子被引导到衬底以形成漏极阱的掺杂区。掩模材料被用于在一个或多个掺杂工艺中制造LDMOS器件。因此，具有较高密度的掩模材料能够更好地保护LDMOS器件的漂移区域，而没有腐蚀或破裂。
与在掩模层之上沉积图案化材料层有关的步骤包括与沉积和电子束、紫外线(UV)图案化、以及半导体制造中熟悉的其他图案化技术兼容的光致抗蚀剂或图案化材料有关的步骤。
与在图案化材料层和掩模材料层中形成开口有关的步骤包括执行光刻工艺和显影工艺、执行电子束光刻工艺和显影工艺、或者执行紫外线 (UV)光刻工艺或与LDMOS器件制造兼容的其他图案转移工艺。
与形成漏极阱的掺杂工艺有关的步骤包括在形成在掩模层/图案化材料中的开口中的衬底之上沉积包含材料的外延掺杂剂原子层并执行退火工艺以将掺杂剂驱动到衬底中的工艺(如上所述)，或从掺杂剂原子源注入掺杂剂原子的工艺。
在一些实施例中，掺杂工艺包括用掺杂剂原子执行注入工艺以产生漂移区域。在一些实施例中，掺杂剂原子是N型原子，例如磷(P)或砷 (As)。在一些实施例中，掺杂剂原子是P型原子，例如硼(B)或镓 (Ga)。将掺杂剂原子注入到衬底中涉及与以下操作相关联的步骤：调整注入角(θ漏极区)和注入能量(keV)以调整漂移区域的形状和深度，以及调整注入持续时间(秒)以调整漂移区域中的掺杂剂浓度。在一些实施例中，注入角在0°至+60°的范围内。在一些实施例中，注入角在0°至-60°的范围内。在制造工艺期间，比±60°更极端的注入角更有可能与漏极阱中的另一掺杂区重叠。注入角与集成电路中最靠近源极的侧壁的边缘的角度有关。根据漏极阱中的掺杂区的边缘角的图案来选择用于注入工艺的注入角。例如，参见图5C，集成电路500的漏极阱507中的掺杂区518A-518D具有掺杂区的垂直边缘和非垂直边缘两者，交替为：垂直、非垂直、垂直、非垂直。在图5D中，集成电路501的漏极阱507中的掺杂区518A-518D 具有最靠近源极507的垂直边缘和非垂直边缘两者，交替为：非垂直、垂直、非垂直、垂直。在图5E中，集成电路502的所有掺杂区518A-518D 都具有最靠近源极507的非垂直边缘，交替为：负角、正角、负角、正角。添加到衬底的掺杂剂原子的注入角在注入之间交替，或者后续注入的注入边界之间的间隔交替，以便提供漏极阱的掺杂区之间的空间分辨率。例如，在一些实施例中，第一掺杂区形成有负注入角(-)，并且第二掺杂区形成有法向(0°)注入角。在一些实施例中，第一掺杂区形成有法向注入角 (0°)，并且第二掺杂区形成有正(+)注入角。在一些实施例中，第一掺杂区形成有正注入角(+)，并且第二掺杂区形成有负(-)注入角。在一些实施例中，使用第一注入屏蔽物(例如掩模层316C)以正(+)注入角、法向(0°)注入角、或负(-)注入角形成第一掺杂区，并且使用第二注入屏蔽物(例如间隔件320)以正(+)注入角、法向(0°)注入角、或负(-)注入角形成第二掺杂区。根据所制造的LDMOS器件的规格来调整交替的注入角度和注入屏蔽物的图案。例如，在一些实施例中，将第二注入物和第四注入物的注入角调整为正(+)，以使得在第二掺杂区和/或第三掺杂区的任一侧上的区的顶部边缘之间存在间隔(参见例如下面的图 5E)。
根据制造商在制造工艺期间使用的半导体器件规格，确定被执行以形成LDMOS器件的注入工艺的数量。在该方法的一些实施例中，掺杂工艺被执行两次、三次、四次、或更多次，以形成掺杂阱。在一些实施例中，以0°注入角执行对漏极阱的掺杂区的掺杂工艺。在一些实施例中，以负注入角执行对漏极阱的掺杂区的掺杂工艺。在一些实施例中，以正注入角执行对漏极阱的掺杂区的掺杂工艺。在一些实施例中，如下文进一步描述的，漏极阱被形成有交替的注入角以形成其掺杂区。在下文中了描述图3C-图 3F以阐明执行用于形成具有四个掺杂区的LDMOS器件的步骤的顺序。图 4A-图4B和图5A-图5E描述了根据下面描述的方法制造的具有正注入角、负注入角和0°(法向)注入角的LDMOS器件的替代实施例。
漏极阱的每个掺杂区具有相关联的注入向量、区深度(与注入能量有关)和注入剂量，以实现漏极阱的掺杂区的掺杂剂浓度和区分布。例如，具有法向注入角(例如0°注入角)的掺杂区具有最靠近源极阱的边界，该边界从衬底的顶表面笔直向下延伸(参见例如图3B中的漏极阱307的掺杂区318B(区N2))。具有正注入角的掺杂区具有最靠近源极阱的边界，该边界在衬底的顶表面处更靠近源极阱，并且在衬底更深处距源极阱更远(参见图5D中的漏极阱507的掺杂区518D(区N4))。具有负注入角的掺杂区具有最接近源极阱的边界，该边界在衬底深处更靠近源极阱，并且在衬底的顶表面处距源极阱最远(参见例如图5A中的漏极阱507的掺杂区518A(区N1))。
第一掺杂区从以具有第一注入角的第一注入向量添加的掺杂剂原子接收第一区注入剂量至第一区掺杂剂浓度。第一区掺杂剂浓度由漂移区域注入剂量加上第一区注入剂量产生。第二掺杂区从以具有第二注入角的第二注入向量添加的掺杂剂原子接收第二区注入剂量至第二区掺杂剂浓度。第二区掺杂剂浓度是第一注入剂量和第二注入剂量的结果。每个后续注入剂量实现注入浓度，其为注入工艺注入在体积中的先前注入剂量的总和，包括漂移区域注入剂量(例如，第三掺杂区具有第三掺杂剂浓度，其为第三剂量加上第二剂量加上第一剂量加上漂移区剂量的结果)。
在一些实施例中，将漏极阱的掺杂区注入到不同的深度(参见例如图 3F的深度D1-D4，其中D1>D2>D3>D4)。在一些实施例中，将漏极阱的掺杂区注入到同一深度，但是具有不同的相关联的注入角(参见例如图5C、图5D和图5E，在图5C中，掺杂区在负注入角和法向(例如0°) 注入角之间交替，在图5D中，掺杂区在法向注入角和正注入角之间交替交替，或者在图5E中，掺杂区在负注入角和正注入角之间交替)。
在一些实施例中，在衬底之上用单个掩模层注入两个掺杂区。在一些实施例中，将间隔件添加到掩模层的侧壁以使掩模层的侧壁远离源极阱并朝着漏极阱(或朝着漏极LDD区位置)前进，从而保护第一注入区和/或第二注入区免于随后的掺杂剂原子注入(参见例如图3E中间隔件320紧靠掩模层316，如下所述)。
图3C-图3F是根据一些实施例的制造工艺期间的集成电路300的截面图。
在图3C中，已经在栅极电极的源极阱侧和漏极阱侧的栅极电极材料 312和间隔件314之上沉积了掩模材料层316C。图案化材料层306C在掩模材料层316C的顶表面之上。开口324C延伸穿过掩模材料层316C和图案化材料层306C以暴露漂移区域304中的衬底302的顶表面。掺杂剂原子在注入工艺中沿着注入向量308C以相对于参考线389的注入角390C被添加。第一掺杂区318A从漂移区域304的顶表面向下延伸第一区深度D1，作为掺杂漏极307的第一部分。
在一些实施例中，第一掺杂区318A在0°至60°的注入向量上掺杂有掺杂剂原子。在一些实施例中，所掺杂的原子的注入能量相对较高(50- 1000keV)，并且将掺杂剂原子添加至不小于约1×1012/cm2至不大于约 1×1016/cm2的低掺杂剂原子浓度。大于1000keV的注入能量更可能损坏衬底，并在退火过程中引起过度扩散以修复对衬底的损坏。小于50keV的注入能量可能对于制造漏极阱的第二、第三、和/或第四掺杂区的注入工艺留下较小制造裕度(margin)。在第一掺杂区注入中的掺杂剂浓度范围足以在例如掺杂区和漏极阱、或掺杂区和具有较高掺杂剂浓度的掺杂区(例如，第二、第三或第四注入区)之间的边界处产生浓度梯度。
在图3D中，开口324D延伸穿过图案化材料层306C和掩模材料层 316C。沿着相对于参考线389处于注入角390D的注入向量308D添加掺杂剂原子。注入角390D是法线(0°)注入角。掺杂区318B已经形成在掺杂区318A内的衬底302中，从衬底302的顶表面向下延伸达区深度D2，并且具有距离漏极阱D0的边缘的区宽度W2。区深度D2小于区深度D1。在一些实施例中，区深度D2与区深度D1相同。
在图3E中，已将间隔件320添加到掩模材料层316C的侧壁，形成新开口324E。沿着相对于参考线389处于注入角390E的注入向量308E添加用于掺杂区318C的掺杂剂原子。掺杂区318C具有从衬底302的顶表面向下延伸的区深度D3，以及从漏极阱D0的边缘测量的区宽度W3。掺杂区318C通过掺杂区318B与掺杂区318A分开。掺杂区318C具有比掺杂区318B、掺杂区318A和漂移区域304更大的掺杂剂浓度。间隔件320将漏极阱307的可注入区域的边缘漂移远离栅极电极，使得在形成间隔件 320之后的注入物也漂移远离栅极电极，并且先前的注入物(例如在掺杂区318A和318B中)受到保护，以在漂移区域304和漏极LDD区域(参见图3G中的漏极LDD区域326A)之间的掺杂区中具有一组顺序增加的掺杂剂浓度。在一些实施例中，间隔件320沿第二方向399的厚度在2nm 至20nm的范围内，但其他间隔件厚度也在本公开的范围内。在一些实施例中，通过以下操作来制造间隔件320：从掩模材料层316C的顶表面去除图案化材料306C，在掩模材料层316C的顶表面之上沉积第二电介质材料，并执行与下列项有关的一组步骤：沉积图案化材料，将图案转移到图案化材料，在图案化材料中形成开口，以及蚀刻第二电介质材料以制造大厚度间隔件(例如厚度大于100nm)。
在图3F中，通过间隔件320在掩模材料层316C的一侧，通过开口 324F沿着掺杂剂向量308F将掺杂剂原子添加到衬底302中以形成掺杂区 318D。掺杂区318D通过掺杂区314C与掺杂区318B分开。掺杂区318D 掺杂剂浓度大于漂移区域304或掺杂区318A-318C中的任一者的掺杂剂浓度。掺杂区318D具有从衬底302的顶表面向下延伸的区深度D4，以及距离漏极阱307的边缘(W0)的区宽度W4。在一些实施例中，区深度D4 与区深度D3相同。在一些实施例中，区深度D4小于区深度D3。在图3F 中，除了漏极LDD区域(参见图3G中的漏极LDD区域326A)之外，漏极阱307是完整的。根据方法200的操作210在漏极阱中形成漏极LDD区域。
方法200包括操作210，其中在衬底中形成LDD区域。操作210涉及图3G的集成电路300，并且包括与去除掩模材料层316C和间隔件320以暴露衬底302、间隔件314和栅极电极材料312有关的步骤。操作210还包括与以下操作有关的步骤：在衬底302的顶表面上形成硬掩模材料 309G，在硬掩模材料309G之上沉积图案化材料层306G，并且将图案转移到图案化材料层306G以在其中形成开口，暴露衬底(和栅极电极)的部分以用于掺杂工艺，该掺杂工艺在源极阱和漏极阱中形成LDD区域，并且还将掺杂剂原子添加到栅极电极材料的暴露部分。操作210还包括与以下操作有关的步骤：去除用于形成第一组LDD区(区域)的掩模材料层和图案化材料并沉积第二图案化材料层，向其转移图案，在第二图案化材料层中形成开口对材料进行掺杂，并对源极阱执行掺杂工艺以完成源极 LDD区域的形成，如下所述。在下面的讨论中，为了清楚地描述制造工艺期间的开口和膜的位置，参考图3G和图3H的元件。
与去除掩模材料层306C和间隔件320以暴露衬底302、间隔件314和栅极电极材料312有关的步骤是通过例如液体蚀刻或湿法蚀刻工艺来执行的，该工艺去除了掩模材料层306C和间隔件320的电介质材料而未腐蚀间隔件314或掺杂衬底。在一些实施例中，在已经在衬底中或在漏极阱 307中形成每个掺杂区之后对衬底执行退火工艺，以修复由于掺杂工艺 (掺杂剂原子的注入)而引起的对衬底的损坏。在一些实施例中，在形成漏极阱307之后并且在执行第一LDD区域注入工艺之前执行单次退火工艺，以便重新对准衬底的原子并防止由于注入损坏而引起的衬底腐蚀。
与形成硬掩模材料(参见硬掩模材料309G)有关的步骤与形成一层碳化硅、氮化硅、或某一其他电介质材料有关，它们可以通过例如外延沉积而生长在暴露的半导体材料上，或通过化学气相沉积(CVD)而沉积在衬底和栅极电极上，以便保护源极阱和掺杂区域(尤其是低掺杂剂浓度掺杂区)的部分免于高剂量注入工艺。图案化材料层被沉积在硬掩模材料之上，并根据在半导体器件制造中使用的过程(光刻、UV光刻、电子束光刻等)进行图案化，并且根据转移的图案在其中形成开口。
在图案化材料层中并穿过硬掩模材料形成开口包括形成与源极阱310 和漏极阱307中的LDD区域的位置相对应的开口，并且栅极电极的一部分在源极阱310和漂移区域304之上延伸。形成开口还包括诸如蚀刻工艺之类的步骤，用于去除图案化材料层中的开口底部的暴露的硬掩模材料，并暴露源极阱310和漏极阱307中的衬底以及栅极电极的顶表面，如上所述(参见图3G中的第一开口324G1和第二开口324G2)。
掺杂工艺包括添加掺杂剂原子以形成漏极阱LDD区域(参见漏极 LDD区域326A)和源极阱LDD区(参见源极LDD区326C)。通过第一开口和第二开口沿着注入向量308G以注入角(参见注入角390G)添加掺杂剂。在制造LDMOS器件的LDD区域时，调整掺杂剂原子能量以保持注入深度较浅并且注入剂量较高。
与制造源极LDD区326D(例如，完成源极LDD区域326B)有关的步骤包括用于去除图案化材料层(参见图案化材料306G)、掩模材料层 (参见掩模材料层316G)的步骤，以及用于沉积新图案化材料层(参见图案化材料层306H)并在其中形成开口以暴露与在衬底中形成的第一源极阱LDD区相邻的源极阱的步骤。
形成第一源极阱LDD区的掺杂工艺包括以法向(0°)或接近法向的注入角向衬底添加掺杂剂原子，以提供第一源极阱LDD区与第二源极阱 LDD区(参见图3H的源极阱LDD区326C和326D)之间的垂直于源极阱的顶表面的界面。。
图3G-图3H是根据一些实施例的制造工艺期间的集成电路300的截面图。
在图3G中，硬掩模材料309G在源极阱310、漂移区域304和漏极阱 307中的衬底302的顶表面之上延伸。图案化材料层306G在硬掩模材料 309G之上。第一开口324G1延伸穿过图案化材料层306G和硬掩模材料 309G以暴露源极阱310、间隔件314在栅极电极材料312的源极阱侧的一部分，以及栅极电极材料312在源极阱310之上和漂移区域304之上的一部分。栅极电极材料312的最靠近漏极阱307的一部分，以及间隔件314 在栅极电极材料312的漏极阱侧的一部分被图案化材料层306C覆盖。第二开口324G2延伸穿过图案化材料层306G和硬掩模材料309G以暴露漏极阱307的一部分：掺杂区318D。
在LDMOS器件中形成LDD区域的第一掺杂工艺将N型掺杂原子添加到衬底。掺杂剂原子通过第二开口324G2沿着注入向量308G以相对于参考线389的注入角390G被添加，从而在漏极阱307中形成漏极LDD区域326A。掺杂剂原子通过第一开口324G1沿着注入向量308G以参考线 389添加到源极阱310，以形成源极LDD区域326B的源极LDD区326C。注入角390D是相对于参考线389的法向(0°)角。将掺杂剂原子注入到掺杂区318D中是以这样的注入能量执行的，该注入能量仅将掺杂剂原子添加到掺杂区318D，而未添加到具有低掺杂剂原子浓度的掺杂区(例如，掺杂区318C、318B或318A)。
在图3H中，已经去除了硬掩模材料309G和图案化材料层，并且已经在漏极阱307、栅极电极材料312和源极阱310之上沉积了图案化材料层 309H。开口324H延伸穿过图案化材料层306H以暴露源极阱310与源极 LDD区326C相邻的一部分。将P型掺杂剂原子添加到源极阱310以完成源极LDD区域326B。掺杂剂原子沿着注入向量308H以相对于参考线389 的注入角390H被添加。注入角390H为法向角(0°注入角)。源极LDD 区域326B包括源极LDD区326C，其包括净剩余的N型掺杂剂，并且与源极LDD区326D相邻，其包括净剩余的P型掺杂剂。图案化材料层 306H在形成源极LDD区326D期间保护栅极电极材料312和漏极阱307 不被P型掺杂剂原子注入。
方法200包括可选操作212，其中在LDD区域的顶表面和栅极电极的顶表面上形成硅化物层。图3I是在执行与在LDD区域的顶表面和栅极电极的顶表面上形成硅化物层相关联的步骤之后的集成电路300。与形成硅化物层相关联的步骤包括与下列项相关联的步骤：在衬底和栅极电极之上沉积图案化材料层，将图案转移到图案化材料层，以及在图案化材料层中形成开口。与形成硅化物层相关联的其他步骤包括在LDMOS器件的栅极电极、源极LDD区域和漏极LDD区域的顶表面上溅射薄金属性涂层，并对LDMOS器件进行退火以使薄金属性涂层与栅极电极材料、源极LDD 区域和漏极LDD区域相混合。
在一些实施例中，薄金属化涂层是一层钨、钴、钛、钽、铂、钯、或其他适合于形成硅化物层以与半导体器件中的晶体管电接触的金属。在一些实施例中，用于LDMOS器件的退火工艺是快速激光退火以促进快速加热和快速冷却，从而限制金属原子和LDD区域的材料的熔化或相互扩散的程度。通过减少熔化或相互扩散的量，源极LDD区域和漏极LDD区域中的掺杂剂分布得以保留，而不会扩散到LDMOS器件的源极阱或漏极阱的其余部分。
图3I是根据一些实施例的制造工艺期间的集成电路300的截面图。在图3I中，图案化材料层306I位于漏极阱307和漂移区域304、间隔件314 在栅极电极材料312的漏极阱侧的顶表面、以及栅极电极材料312的最靠近漏极阱307的顶表面之上。漏极LDD硅化物328A在漏极LDD区域 326A的顶表面上，源极LDD硅化物328B在源极LDD区域326B(源极 LDD区326C和源极LDD区326D两者)的顶表面上，并且栅极电极硅化物328C在栅极电极材料312的未被图案化材料层306I覆盖的顶面上。栅极电极硅化物328C在栅极电极材料312的漏极阱侧与间隔件314分离。
方法200包括操作214，其中形成到源极阱和漏极阱的接触件。图3J 涉及执行在操作214之后的集成电路300。在操作214中，电介质材料 (层间电介质，ILD)被沉积在包括源极阱和漏极阱以及栅极电极的衬底之上。图案化材料层被沉积在ILD层的顶表面之上，图案被转移到图案化材料层，并在其中形成开口以暴露ILD层的顶表面。执行蚀刻工艺以形成穿过ILD层的开口，暴露源极LDD硅化物、漏极LDD硅化物和栅极电极硅化物。在穿过ILD层的开口中沉积金属性材料(接触件材料)，以形成与ILD层的底部的暴露硅化物层的电连接，并且通过化学机械抛光工艺对 LDMOS器件进行平坦化，以暴露LDMOS器件的顶表面以用于制造LDMOS器件的其他制造步骤。
图3J是根据一些实施例的制造工艺期间的集成电路300的截面图。在图3J中，层间电介质(ILD)层330被沉积在漏极阱307、源极阱310和栅极电极材料312的顶表面之上。ILD层330是电介质材料，例如，二氧化硅、BPSG、FSG、或适用于在半导体器件中将LDMOS的元件彼此电隔离的其他绝缘材料。
接触件332A和332B延伸穿过ILD 330。接触件332A延伸穿过ILD 330以与漏极LDD硅化物328A电连接。接触件332B延伸穿过ILD 330以与源极LDD硅化物328B电连接。栅极电极接触件332C延伸穿过ILD 330以与栅极电极硅化物328C电连接。接触件由导电材料制成，例如，钨、钴、钛、铂、钯、或与LDMOS器件兼容的其他金属或金属合金。
图4A-图4B是根据一些实施例的集成电路400的截面图。图4A是集成电路400的截面图，在漏极阱407中包括两个掺杂区(N1和N3)，而在图3J中，漏极阱307具有四个掺杂区：N1、N2、N3和N4。具有与集成电路300的元件(如图3J所示)相似的结构和/或功能的集成电路400 的元件具有相同的标号，增加了100。
在图4A中，集成电路400包括具有漏极阱407的LDMOS器件，该漏极阱407包括两个掺杂区，掺杂区418A和掺杂区418C，而不是集成电路300的四个掺杂区(318A-318D)，在上面的图3J中所述。
在图4A中，掺杂区418A具有区深度D1，并且掺杂区418C具有区深度D3，其中D3<D1。掺杂区418A具有区宽度W1，并且掺杂区418C 具有区宽度W3，其中W3＜W1。在一些实施例中，两个掺杂区的区深度是相同的。掺杂区418A具有比掺杂区418C更小的掺杂剂原子浓度，并且比漂移区域404更大的掺杂剂原子浓度。
在具有两个掺杂区的LDMOS器件(例如集成电路400)的实施例中，通过对漏极阱的两个法向(0°)掺杂工艺来制造掺杂区，该两个法向(0°) 掺杂工艺具有相同注入向量(例如，两个正注入向量、两个法向(0°)注入向量或两个负注入向量)，并在形成第一掺杂区的第一掺杂工艺和形成第二掺杂区的第二掺杂工艺之间将间隔件添加到掩模层的一侧。下面进一步描述制造具有两个掺杂区的LDMOS的其他方法。
在图4B中，集成电路450包括具有漏极阱407的LDMOS器件，该漏极阱407包括三个掺杂区(例如N1、N2和N4)：掺杂区418A、掺杂区418B和掺杂区418D，而不是如上图3J所述的集成电路300的四个掺杂区(318A-318D)。在具有三个掺杂区的LDMOS器件的实施例中，掺杂区是由对漏极阱的三个掺杂工艺制造的。通过以下操作来彼此区分掺杂区：修改执行掺杂工艺的注入角、修改掺杂区的边缘的位置(通过例如在掩模的一侧添加间隔件(参见上述间隔件320)、或注入角度修改和间隔件添加的组合)。掺杂区还通过其中的掺杂剂浓度彼此区分，这是由于修改掺杂区的注入剂量、或修改掺杂工艺的注入时间而导致的。在图4B中，掺杂区418A具有小于掺杂区418B中的掺杂剂浓度和掺杂区418D中的掺杂剂浓度的第一掺杂剂浓度。掺杂区418A具有距离衬底402的顶表面的区深度D1，其大于掺杂区418B的区深度D2和掺杂区418D的区深度D4。掺杂区418A具有大于掺杂区418B的区宽度W2和掺杂区418D的区宽度 W3的区宽度W1。
图5A-图5C是根据一些实施例的制造工艺期间的集成电路500的截面图。在集成图500的截面图中，掺杂区具有最靠近源极510的非垂直边缘和垂直边缘的组合(参见图5A-图5C，其中N1和N3具有最靠近源极510 的成角度的垂直边缘，并且其中N2和N4具有最接近源极510的垂直边缘)。
具有与图3C中的集成电路300的元件相似的结构或功能的图5A中的集成电路500的元件具有相同的附图标记，增加了200。涉及相同结构特征的测量具有相同的附图标记而没有修改。在图5A中，已在衬底502中 (或在漂移区域504中)形成了掺杂区518A，其区深度D1小于漂移区域深度D0。
被添加到掺杂区518A的掺杂剂原子具有相对于参考线589处于注入角590C的注入向量508C。掩模材料层516C保护掩模材料层516C的阴影中的漂移区域，防止掺杂剂原子被注入到注入阴影中。掺杂区518A具有下部区宽度W1A和上部区宽度W1B，其中W1B＜W1A。掺杂区的顶部处的区扩口(zone flare)宽度F1小于掺杂区的底部处的区扩口宽度F2。区扩口宽度F1和区扩口宽度F2是从掺杂区518A的边缘到投影线测量的，该投影线从衬底502的顶表面上的掩模材料层516C的边缘向下延伸。掺杂区在掩模材料层516C下方的边缘具有边缘角591，其与关于参考线589 的注入角590C相对应。区扩口宽度F1和区扩口宽度F2的绝对值彼此不同，因为它们在距离衬底的顶表面的不同距离处测量。然而，如果区扩口宽度F2是在比区扩口宽度F1更远离衬底的顶表面处测量的，则当注入角590C为负(-)时，F2始终大于F1。
具有与如上所述的图5A中的集成电路500的元件相同的结构或功能的图5B中的集成电路500的元件具有相同的标号。通过沿着注入向量 508D添加掺杂剂原子来形成掺杂区518B，该注入向量508D具有相对于参考线589的法向(0°)注入角590D。掺杂区518B的区宽度W2相对于从衬底502的顶表面起的掺杂区的边缘的深度不变。掺杂区518A的区深度D1大于掺杂区518B的区深度D2。区深度D1大于区深度D2，并且区深度D1和区深度D2两者跨漂移区域504不变。在一些实施例中，区深度 D1等于区深度D2。掺杂区518A具有比掺杂区518B更小的掺杂剂浓度。
在图5C中，沿着注入向量508F将掺杂剂原子添加到掺杂区518D，该注入向量508F具有相对于参考线589的注入角590F。注入角590F为法向(0°)注入角。掺杂区518C将掺杂区518B与掺杂区518D分开。掺杂区518A和掺杂区518C具有相同的轮廓(例如由于负注入角)，并且掺杂区518B和掺杂区518D具有相同的轮廓(例如由于法向(0°)注入角)。掺杂区518C的区扩口特性(例如底部较宽、顶部较窄)与掺杂区518A的区扩口特性(其中当区扩口F2比区扩口F1在衬底502内更深处测量时，区扩口F1＜区扩口F2)类似。掺杂区518A-518D具有与以上针对集成电路300的掺杂区318A-318D所述的掺杂剂浓度相似的掺杂剂浓度。
在类似于集成电路500的LDMOS器件的实施例中，对于以负(-)注入角注入的区，掺杂区的顶部处的区开口减小到约零(0)纳米间隔，并且该掺杂区具有较小浓度(和非垂直区边缘)。在一些实施例中，掺杂区通过以下操作在顶表面处彼此分开：修改执行一些掺杂工艺的注入角，或修改掺杂区的边缘的位置(通过例如在掩模材料的一侧添加间隔件(参见间隔件520)、或注入角度修改和间隔件添加的组合)。集成电路500的掺杂区的注入角如下：{-0-0}。
图5D是根据一些实施例的制造工艺期间的集成电路501的截面图。在图5D中，掺杂区具有最靠近源极510的交替的垂直边缘和非垂直边缘 (例如掺杂区518A具有最靠近源极510的垂直边缘，掺杂区518B具有最靠近源极510的非垂直边缘，掺杂区518C具有最靠近源极510的垂直边缘，并且掺杂区518D具有最靠近源极510的非垂直边缘)。在集成电路 501中，通过例如掺杂工艺形成掺杂区518A，该掺杂工艺使用掩模材料层 516C的顶角而非掩模材料层的底角(参见图3D中的掩模材料层316C)，以保护衬底免受所注入的掺杂剂原子的影响。例如，掩模材料层516C延伸到掺杂区518A的内边缘，表明被添加以形成掺杂区518A的掺杂剂原子的注入角具有法向注入向量(例如注入角为0°)。掺杂区518B的上边缘偏离衬底502的顶表面上的掩模材料层516C的边缘。添加掺杂剂原子以形成具有正(+)注入角的掺杂区518B，利用了掩模材料层516C的上角来保护最靠近掩模材料层516C的掺杂区518A中的衬底免受所添加的掺杂剂原子的影响。因此在顶表面处，掺杂区518A和518B在顶表面上彼此分离。类似地，掺杂区518C与间隔件520的边缘对准并且具有不变的宽度 W3，这表明掺杂区518C的注入角为约0°。掺杂区518D与衬底502的顶表面上的间隔件520分离，表明掺杂区518D的注入角为正(+)注入角。集成电路503的掺杂区的注入角如下：{0+0+}。
图5E是根据一些实施例的制造工艺期间的集成电路503的截面图。在图5E中，集成电路503的所有掺杂区均具有最靠近源极510的非垂直边缘。集成电路503的漏极阱507与集成电路501的漏极阱不同，如下所述。在图5E中，掺杂区518A已形成有负注入角，掺杂区518B已形成有正注入角，掺杂区518C已形成有负注入角，并且掺杂区518D已形成有正注入角。因此，用于集成电路503的掺杂区的注入角如下：{-+-+}。掺杂区518A具有区深度D1，掺杂区518B具有区深度D2，掺杂区518C具有区深度D3，并且掺杂区518D具有区深度D4，其中D4＜D3＜D2＜D1。掺杂区518A具有下部区宽度W1A和上部区宽度W1B，其中W1A＞ W1B。掺杂区518B具有下部区宽度W2A和上部区宽度W2B，其中W2A ＞W2B。掺杂区518C具有下部区宽度W3A和上部区宽度W3B，其中 W3A＞W3B。掺杂区518D具有下部区宽度W4A和上部区宽度W4B，其中W4A＞W4B。此外，W1A>W1B>W2A>W2B>W3A>W3B> W4A>W4B。因此在衬底502的顶表面处，每个掺杂区与相邻的掺杂区的边缘分开，以进一步提高漏极阱避免在大电流操作期间受柯克效应(基极推出)影响的能力。
图6是根据以上提供的数据的LDMOS器件的击穿电压的图表600，涉及栅极电极和漏极阱之间的分隔距离(μm)、以及上述提供的分隔距离的相关联击穿电压(V)。LDMOS器件的击穿电压是栅极电极的最靠近漏极阱的边缘、与漏极阱中的具有第二低的掺杂剂浓度的掺杂区的最靠近栅极电极的边缘之间的距离的函数。在非限制性示例中，集成电路100中的分隔距离133是掺杂区118A的顶部边缘与栅极电极112的最近边缘之间的距离。对于栅极电极的最靠近漏极阱(参见上面图1中的漏极阱107) 的边缘与漏极阱的第二掺杂区(参见上面图1中的漏极阱107的掺杂区 118A)的内边缘之间的距离，LDMOS器件的击穿电压每微米(μm)增加约14伏(V)。
在一些实施例中，在栅极电极和漏极阱之间具有1-3μm的分隔距离的 LDMOS器件具有约20伏的击穿电压。在一些实施例中，在栅极电极和漏极阱之间具有3-5μm的分隔距离的LDMOS器件具有约50伏的击穿电压。在一些实施例中，在栅极电极和漏极阱之间具有5-7μm的分隔距离的 LDMOS器件具有约70伏的击穿电压。在一些实施例中，在栅极电极和漏极阱之间具有7-9μm的分隔距离的LDMOS器件具有约100伏的击穿电压。在一些实施例中，在栅极电极和漏极阱之间具有20-40μm的分隔距离的 LDMOS器件具有约500伏的击穿电压。在一些实施例中，击穿电压为约 1200V。在一些实施例中，在栅极电极与漏极阱之间具有40-60μm的分隔距离的LDMOS器件具有约700伏的击穿电压。因此，击穿电压与栅极电极和漏极阱之间的分隔距离之间的相关性约为14.8V/μm。
一个或多个计算机的***可以被配置为通过在***上安装的软件、固件、硬件或它们的组合来执行特定操作或动作，该软件、固件、硬件或它们的组合在操作中使得或导致***执行动作。一个或多个计算机程序可以被配置为通过包括指令来执行特定操作或动作，这些指令在由数据处理装置执行时使该装置执行动作。一个总体方面包括一种集成电路。该集成电路还包括：漂移区域，在衬底中；漏极，在衬底中，其中该漏极可以包括掺杂漏极阱，其中该掺杂漏极阱可以包括：第一区，其中该第一区具有第一浓度的第一掺杂剂；以及第二区，其中该第二区具有第二浓度的第一掺杂剂，并且第一浓度小于第二浓度；以及栅极电极，在漂移区域之上，该栅极电极在与衬底的顶表面平行的方向上与掺杂漏极阱分开大于0的距离。该方面的其他实施例包括相应的计算机***、装置、以及记录在一个或多个计算机存储设备上的计算机程序，各自被配置为执行方法的操作。
实现方式可以包括以下特征中的一者或多者。该集成电路的漂移区域具有第三浓度的第一掺杂剂，并且第三浓度小于第一浓度。第二区通过第一区与漂移区域分开。漏极还可以包括漏极低密度掺杂(LDD)区域，并且掺杂漏极阱的第一区通过第二区与漏极LDD区域分开。第三区将第二区与漏极LDD区域分开并且具有第三浓度的第一掺杂剂，该第三浓度大于第二区中的第一掺杂剂的第二浓度。第四区将第三区与漏极LDD区域分开，第四区具有第四浓度的第一掺杂剂，该第四浓度大于第三区中的第一掺杂剂的第三浓度。第一区在衬底的顶表面下方具有第一深度，并且第二区在衬底的顶表面下方具有第二深度，并且第一深度与第二深度不同。第一区在衬底的顶表面下方具有第一深度，并且第二区在衬底的顶表面下方具有该第一深度。第一区在衬底的顶表面处在第二区与漂移区域之间具有第一宽度，并且在漂移区域的底部处在第二区与漂移区域之间具有第二宽度，其中第一宽度和第二宽度是在与衬底的顶表面平行的方向上测量的不同宽度。该集成电路可以包括：栅极电极，在衬底的顶表面之上；以及电极硅化物层，跨小于栅极电极的整个顶表面延伸。所描述的技术的实现方式可以包括计算机可访问介质上的硬件、方法或过程、或计算机软件。
一个总体方面包括一种制造集成电路的方法。该制造方法还包括在衬底中形成漂移区域，该漂移区域具有第一掺杂剂类型；在漂移区域中形成漏极阱，该漏极阱具有第一掺杂剂类型，该漏极阱可以包括具有第一浓度的第一掺杂剂的第一区以及具有第二浓度的第一掺杂剂的第二区，该第二浓度不同于第一掺杂剂的第一浓度；在衬底中形成源极阱，该源极阱具有与第一掺杂剂类型相反的第二掺杂剂类型，该源极阱与衬底中的漂移区域相邻；在漂移区域和源极阱之上的衬底的顶表面之上并且与漏极阱横向分开地形成栅极电极；在漏极阱的第二区中形成漏极低密度掺杂(LDD)区域。该方面的其他实施例包括相应的计算机***、装置、以及记录在一个或多个计算机存储设备上的计算机程序，各自被配置为执行方法的动作。
实现方式可以包括以下特征中的一者或多者。该方法中在漂移区域中形成漏极阱还可以包括：在栅极电极的各个侧上沉积间隔件；在栅极电极和衬底之上沉积掩模层；在掩模层中形成开口以暴露漂移区域；通过以第一注入角将第一掺杂剂类型的掺杂剂注入到漂移区域中来形成第一区。在漂移区域中形成漏极阱还可以包括：通过以第二注入角将第一掺杂剂类型的掺杂剂注入到第一区中来形成第二区，其中第一注入角不同于第二注入角。该方法可以包括在源极LDD区域、漏极LDD区域、以及栅极电极的暴露部分的顶表面上形成硅化物层。形成第一区还可以包括以第一注入角度将第一掺杂剂类型的掺杂剂注入到第一深度，并且形成第二区还可以包括以第二注入角度将第一掺杂剂类型的掺杂剂注入到第一区中达第一深度。该方法可以包括：在掩模层的在漂移区域之上的一侧上形成第二间隔件；通过以第三注入角将第一掺杂剂类型的掺杂剂注入到第二区中达第三深度，来在衬底中形成第三区；以及在第三区中形成漏极LDD区域。第四注入角小于第三注入角，并且在第四区中形成该漏极LDD区域。所描述的技术的实现方式可以包括计算机可访问介质上的硬件、方法或过程、或计算机软件。
一个总体方面包括一种器件。该器件还包括：源极阱，在衬底中；漂移区域，在衬底中；漏极阱，在衬底中，该漏极阱可以包括漏极LDD区域，并且通过漂移区域与源极阱分开，其中，漏极LDD区域、漂移区域与源极阱相邻并且将源极阱与漏极阱分开，并且其中，该漏极阱可以包括第一区和第二区，第一区具有第一浓度的第一掺杂剂，第二区具有第二浓度的第一掺杂剂；并且第一区在衬底的顶表面处在漂移区域和第二区之间的第一宽度小于第一区在第二区的底部处在漂移区域和第二区之间的第二宽度。该器件还包括栅极电极，在源极阱和漂移区域之上，该栅极电极在衬底的顶表面处与漏极阱横向分开。该方面的其他实施例包括相应的计算机***、装置、以及记录在一个或多个计算机存储设备上的计算机程序，各自被配置为执行方法的动作。
实现方式可以包括以下特征中的一者或多者。器件的漏极LDD区域具有第三浓度的第一掺杂剂；第一掺杂剂的第一浓度小于第一掺杂剂的第二浓度；并且第一掺杂剂的第二浓度小于第一掺杂剂的第三浓度。漂移区域具有第四浓度的第一掺杂剂，该第四浓度小于在第一区中的第一掺杂剂的第一浓度。所描述的技术的实现方式可以包括计算机可访问介质上的硬件、方法或过程、或计算机软件。
本领域普通技术人员将容易地看出，所公开的一个或多个实施例实现了一个或多个上述优点。在阅读了前述说明书之后，本领域普通技术人员将能够实现如本文广泛公开的各种变化、等同物的替代、以及各种其他实施例。因此旨在于此授予的保护仅受所附权利要求及其等同物中包含的定义限制。
示例1是一种集成电路，包括：漂移区域，在衬底中；漏极，在所述衬底中，其中，所述漏极包括掺杂漏极阱，其中，所述掺杂漏极阱包括：第一区，其中，所述第一区具有第一浓度的第一掺杂剂；以及第二区，其中，所述第二区具有第二浓度的所述第一掺杂剂，并且所述第一浓度小于所述第二浓度；以及栅极电极，在所述漂移区域之上，所述栅极电极在与所述衬底的顶表面平行的方向上与所述掺杂漏极阱分开大于0的距离。
示例2是示例1所述的集成电路，其中，所述漂移区域具有第三浓度的所述第一掺杂剂，并且所述第三浓度小于所述第一浓度。
示例3是示例1所述的集成电路，其中，所述第二区通过所述第一区与所述漂移区域分开。
示例4是示例1所述的集成电路，其中，所述漏极还包括漏极低密度掺杂(LDD)区域，并且所述掺杂漏极阱的所述第一区通过所述第二区与所述漏极LDD区域分开。
示例5是示例4所述的集成电路，还包括：第三区，其中，所述第三区将所述第二区与所述漏极LDD区域分开并且具有第三浓度的所述第一掺杂剂，所述第三浓度大于所述第二区中的所述第一掺杂剂的所述第二浓度。
示例6是示例5所述的集成电路，还包括：第四区，其中，所述第四区将所述第三区与所述漏极LDD区域分开，所述第四区具有第四浓度的所述第一掺杂剂，所述第四浓度大于所述第三区中的所述第一掺杂剂的所述第三浓度。
示例7是示例1所述的集成电路，其中，所述第一区在所述衬底的顶表面下方具有第一深度，所述第二区在所述衬底的顶表面下方具有第二深度，并且所述第一深度与所述第二深度不同。
示例8是示例1所述的集成电路，其中，所述第一区在所述衬底的顶表面下方具有第一深度，并且所述第二区在所述衬底的顶表面下方具有所述第一深度。
示例9是示例1所述的集成电路，其中，所述第一区在所述衬底的顶表面处在所述第二区与所述漂移区域之间具有第一宽度，并且在所述漂移区域的底部处在所述第二区与所述漂移区域之间具有第二宽度，其中，所述第一宽度和所述第二宽度是在与所述衬底的顶表面平行的方向上测量的不同宽度。
示例10是示例1所述的集成电路，还包括：栅极电极，在所述衬底的顶表面之上；以及电极硅化物层，跨小于所述栅极电极的整个顶表面延伸。
示例11是一种制造集成电路的方法，包括：在衬底中形成漂移区域，所述漂移区域具有第一掺杂剂类型；在所述漂移区域中形成漏极阱，所述漏极阱具有所述第一掺杂剂类型，所述漏极阱包括具有第一浓度的第一掺杂剂的第一区以及具有第二浓度的所述第一掺杂剂的第二区，所述第二浓度不同于所述第一掺杂剂的所述第一浓度；在所述衬底中形成源极阱，所述源极阱具有与所述第一掺杂剂类型相反的第二掺杂剂类型，所述源极阱与所述衬底中的所述漂移区域相邻；在所述漂移区域和所述源极阱之上的所述衬底的顶表面之上并且与所述漏极阱横向分开地形成栅极电极；以及在所述漏极阱的所述第二区中形成漏极低密度掺杂(LDD)区域。
示例12是示例11所述的方法，其中，在所述漂移区域中形成漏极阱还包括：在所述栅极电极的各个侧上沉积间隔件；在所述栅极电极和所述衬底之上沉积掩模层；在所述掩模层中形成开口以暴露所述漂移区域；以及通过以第一注入角将所述第一掺杂剂类型的掺杂剂注入到所述漂移区域中来形成所述第一区。
示例13是示例12所述的方法，其中，在所述漂移区域中形成漏极阱还包括：通过以第二注入角将所述第一掺杂剂类型的掺杂剂注入到所述第一区中来形成所述第二区，其中，所述第一注入角不同于所述第二注入角。
示例14是示例13所述的方法，其中，在所述掩模层中形成开口以暴露所述漂移区域还包括：在所述掩模层中形成开口，其中，所述掩模层的与所述漂移区域相邻的边缘与所述栅极电极以及所述漂移区域和所述源极阱之间的界面横向分开。
示例15是示例13所述的方法，其中，形成所述第一区还包括以所述第一注入角将所述第一掺杂剂类型的掺杂剂注入到第一深度，并且形成所述第二区还包括以所述第二注入角将所述第一掺杂剂类型的掺杂剂注入到所述第一区中达所述第一深度。
示例16是示例13所述的方法，还包括：在所述掩模层的在所述漂移区域之上的一侧上形成第二间隔件；通过以第三注入角将所述第一掺杂剂类型的掺杂剂注入到所述第二区域中达第三深度，来在所述衬底中形成第三区；以及在所述第三区中形成所述漏极LDD区域。
示例17是示例13所述的方法，还包括：在所述掩模层的在所述漂移区域之上的一侧上形成第二间隔件；通过以第三注入角将所述第一掺杂剂类型的掺杂剂注入到所述第二区中达第三深度，来在所述衬底中形成第三区；通过以第四注入角将所述第一掺杂剂类型的掺杂剂注入到所述第三区中达第四深度，来在所述衬底中形成第四区，其中，所述第四注入角小于所述第三注入角；以及在所述第四区中形成所述漏极LDD区域。
示例18是一种半导体器件，包括：源极阱，在衬底中；漂移区域，在所述衬底中；漏极阱，在所述衬底中，所述漏极阱包括漏极低密度掺杂 LDD区域并且通过所述漂移区域与所述源极阱分开，其中，所述漏极阱包括第一区和第二区，所述第一区具有第一浓度的第一掺杂剂，所述第二区具有第二浓度的所述第一掺杂剂；并且所述第一区在所述衬底的顶表面处在所述漂移区域和所述第二区之间的第一宽度小于所述第一区在所述第二区的底部处在所述漂移区域和所述第二区之间的第二宽度；以及栅极电极，在所述源极阱和所述漂移区域之上，所述栅极电极在所述衬底的顶表面处与所述漏极阱横向分开。
示例19是示例18所述的器件，其中，所述漏极LDD区域具有第三浓度的所述第一掺杂剂；所述第一掺杂剂的第一浓度小于所述第一掺杂剂的第二浓度；并且所述第一掺杂剂的第二浓度小于所述第一掺杂剂的第三浓度。
示例20是示例18所述的器件，其中，所述漂移区域具有第四浓度的所述第一掺杂剂，所述第四浓度小于在所述第一区中的所述第一掺杂剂的第一浓度。

Claims (10)

1.一种集成电路，包括：
漂移区域，在衬底中；
漏极，在所述衬底中，其中，所述漏极包括掺杂漏极阱，其中，所述掺杂漏极阱包括：
第一区，其中，所述第一区具有第一浓度的第一掺杂剂；以及
第二区，其中，所述第二区具有第二浓度的所述第一掺杂剂，并且所述第一浓度小于所述第二浓度；以及
栅极电极，在所述漂移区域之上，所述栅极电极在与所述衬底的顶表面平行的方向上与所述掺杂漏极阱分开大于0的距离。
2.根据权利要求1所述的集成电路，其中，所述漂移区域具有第三浓度的所述第一掺杂剂，并且所述第三浓度小于所述第一浓度。
3.根据权利要求1所述的集成电路，其中，所述第二区通过所述第一区与所述漂移区域分开。
4.根据权利要求1所述的集成电路，其中，所述漏极还包括漏极低密度掺杂LDD区域，并且所述掺杂漏极阱的所述第一区通过所述第二区与所述漏极LDD区域分开。
5.根据权利要求4所述的集成电路，还包括：第三区，其中，所述第三区将所述第二区与所述漏极LDD区域分开并且具有第三浓度的所述第一掺杂剂，所述第三浓度大于所述第二区中的所述第一掺杂剂的所述第二浓度。
6.根据权利要求5所述的集成电路，还包括：第四区，其中，所述第四区将所述第三区与所述漏极LDD区域分开，所述第四区具有第四浓度的所述第一掺杂剂，所述第四浓度大于所述第三区中的所述第一掺杂剂的所述第三浓度。
7.根据权利要求1所述的集成电路，其中，所述第一区在所述衬底的顶表面下方具有第一深度，所述第二区在所述衬底的顶表面下方具有第二深度，并且所述第一深度与所述第二深度不同。
8.根据权利要求1所述的集成电路，其中，所述第一区在所述衬底的顶表面下方具有第一深度，并且所述第二区在所述衬底的顶表面下方具有所述第一深度。
9.一种制造集成电路的方法，包括：
在衬底中形成漂移区域，所述漂移区域具有第一掺杂剂类型；
在所述漂移区域中形成漏极阱，所述漏极阱具有所述第一掺杂剂类型，所述漏极阱包括具有第一浓度的第一掺杂剂的第一区以及具有第二浓度的所述第一掺杂剂的第二区，所述第二浓度不同于所述第一掺杂剂的所述第一浓度；
在所述衬底中形成源极阱，所述源极阱具有与所述第一掺杂剂类型相反的第二掺杂剂类型，所述源极阱与所述衬底中的所述漂移区域相邻；
在所述漂移区域和所述源极阱之上的所述衬底的顶表面之上并且与所述漏极阱横向分开地形成栅极电极；以及
在所述漏极阱的所述第二区中形成漏极低密度掺杂LDD区域。
10.一种半导体器件，包括：
源极阱，在衬底中；
漂移区域，在所述衬底中；
漏极阱，在所述衬底中，所述漏极阱包括漏极低密度掺杂LDD区域并且通过所述漂移区域与所述源极阱分开，其中，
所述漏极阱包括第一区和第二区，所述第一区具有第一浓度的第一掺杂剂，所述第二区具有第二浓度的所述第一掺杂剂；并且所述第一区在所述衬底的顶表面处在所述漂移区域和所述第二区之间的第一宽度小于所述第一区在所述第二区的底部处在所述漂移区域和所述第二区之间的第二宽度；以及
栅极电极，在所述源极阱和所述漂移区域之上，所述栅极电极在所述衬底的顶表面处与所述漏极阱横向分开。
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