KR101171256B1 - 저항 소자를 구비하는 반도체 메모리 장치 - Google Patents
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Abstract
개시된 반도체 메모리 장치는, 한 쌍이 한 조를 이루고, 반도체 기판 표면에 대해 수직으로 형성되는 복수의 워드 라인, 상기 반도체 기판 표면과 평행하게 배치되고, 상기 한 조를 이루는 한 쌍의 워드 라인 사이 각각에 복수 개가 적층되어 배치되는 비트 라인, 및 상기 비트 라인과 인접하는 상기 워드 라인 사이에 배치되는 단위 메모리 셀을 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 저항 소자를 구비한 반도체 메모리 장치에 관한 것이다.
모바일 및 디지털 정보 통신과 가전 산업의 급속한 발전에 따라, 기존의 전자의 전하 제어에 기반을 둔 소자 연구는 한계에 봉착할 것으로 전망된다. 이에, 기존 전자 전하 소자의 개념이 아닌 새로운 개념의 신 기능성 메모리 장치의 개발이 요구되고 있다. 특히, 주요 정보 기기의 메모리의 대용량화 요구를 충족시키기 위해, 차세대 대용량 초고속 및 초전력 메모리 장치의 개발이 필요하다.
현재, 차세대 메모리 장치로서 저항 소자를 메모리 매체로 사용하는 저항 메모리, 대표적으로 상변화 메모리 장치가 있다. 상변화 메모리 장치는 열(heat)에 의해 결정(crystal) 상태와 비정질(amorphous) 상태로 상호 상변이를 일으키는 상변화 물질을 저장 매체로 이용한다. 상변화 물질로는 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루륨(tellurium; Te)로 구성된 칼코제나이드(chalcogenide) 화합물, 즉 GST 물질이 주로 이용된다.
상변화 물질의 열 제공원은 전류로서, 열의 양은 공급되는 전류의 크기 및 공급 시간에 의존한다. 이때, 상변화 물질은 결정 상태에 따라서 저항의 크기가 다르기 때문에, 저항 차이에 따라 논리 정보가 결정된다.
이와 같은 상변화 메모리 장치 역시, 집적 밀도 개선이 최우선 과제이며, 칩 면적을 줄이기 위한 연구가 계속되고 있다. 하지만, 노광원의 한계로 인해, 최소 선폭(minimum feature size)을 줄이는 데 한계에 봉착하였다.
따라서, 본 발명의 기술적 과제는 집적 밀도를 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 한 쌍이 한 조를 이루고, 반도체 기판 표면에 대해 수직으로 형성되는 복수의 워드 라인, 상기 반도체 기판 표면과 평행하게 배치되고, 상기 한 조를 이루는 한 쌍의 워드 라인 사이 각각에 복수 개가 적층되어 배치되는 비트 라인, 및 상기 비트 라인과 인접하는 상기 워드 라인 사이에 배치되는 단위 메모리 셀을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 반도체 기판 표면에 대해 수직으로 연장되는 한 쌍의 워드 라인, 상기 반도체 기판 표면과 평행하게 배치되고 상기 한 쌍의 워드 라인 사이 각각에 일정 간격을 두고 적층 배치되는 복수의 비트 라인, 상기 비트 라인과 일측 워드 라인 사이에 형성되는 제 1 단위 메모리 셀, 및 상기 비트 라인과 타측 워드 라인 사이에 형성되는 제 2 단위 메모리 셀을 포함하며, 상기 제 1 및 제 2 단위 메모리 셀은 상기 반도체 기판 표면과 평행하되 상기 비트 라인과는 수직을 이루는 방향으로 형성된다.
또한, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 일정 간격을 가지고 반도체 기판 표면에 대해 수직으로 연장되는 3개의 워드 라인, 상기 반도체 기판 표면과 평행하게 배치되고 상기 워드 라인 사이의 공간에 상호 절연을 이루면서 적층 배치되는 복수의 비트 라인, 상기 비트 라인들과 일측 워드 라인 사이에 형성되는 제 1 단위 메모리 셀, 및 상기 비트 라인과 타측 워드 라인 사이에 형성되는 제 2 단위 메모리 셀을 포함하며, 상기 제 1 및 제 2 단위 메모리 셀은 상기 반도체 기판 표면과 평행하되, 상기 비트 라인과는 수직을 이루는 방향으로 형성되고, 상기 제 1 및 제 2 단위 메모리 셀은 상기 비트 라인과 전기적으로 연결되는 스위칭 소자 및 상기 스위칭 소자와 상기 워드 라인과 전기적으로 연결되는 저항 소자층을 포함한다.
본 발명에 따르면, 워드 라인을 기판 표면에 대해 수직을 이루도록 형성하고, 한 조를 이루는 한 쌍의 워드 라인 사이에 기판 표면과 평행을 이루도록 복수의 비트 라인을 배치하고, 각각의 비트 라인과 인접하는 워드 라인 사이에 단위 메모리 셀들을 형성한다.
이에 따라, 단위 메모리 셀들은 그것을 구성하는 제 1 및 제 2 스위칭층, 및 저항 소자층의 두께에 따라, 그 크기가 결정되므로, 자유롭게 단위 메모리 셀의 크기(접촉 면적)등을 조절할 수 있다.
또한, 한 조를 이루는 한 쌍의 워드 라인 사이에 단위 메모리 셀을 무제한 적층가능하므로, 한정된 공간내에 집적 밀도를 크게 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 사시도,
도 2는 도 1의 단위 메모리 셀을 확대하여 보여주는 사시도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 공정별 평면도,
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 공정별 단면도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 사시도,
도 6은 도 5의 반도체 메모리 장치의 평면도,
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도,
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 사시도,
도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도, 및
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
도 2는 도 1의 단위 메모리 셀을 확대하여 보여주는 사시도,
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 공정별 평면도,
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 공정별 단면도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 사시도,
도 6은 도 5의 반도체 메모리 장치의 평면도,
도 7 및 도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 단면도,
도 9는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 사시도,
도 10은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 평면도, 및
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 사시도이고, 도 2는 도 1의 층별 단위 셀 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 발명의 반도체 메모리 장치는 반도체 기판(도시되지 않음) 표면에 대해 수직 방향으로 연장되며, 한 쌍씩 한 조(條)를 이루어 배치되는 복수의 워드 라인(170)을 포함한다. 본 실시예에서 한 조라 함은 상술하였듯이 인접, 평행하게 배열되는 한 쌍의 워드 라인을 의미하고, 한 조는 곧, 메모리 셀이 형성될 행(row)을 지시할 수 있다.
한 조를 이루는 한 쌍의 워드 라인(170) 사이에 상기 반도체 기판 표면에 대해 평행하는 방향으로 연장되면서 적층 배치되는 복수의 비트 라인(121,123,125)이 배치된다. 한 조를 이루는 한 쌍의 워드 라인(170) 사이에 배치되는 복수의 비트 라인들(121,123,125)은 동일 위치에 오버랩될 수 있으며, 절연막(도시되지 않음)을 사이에 두고 전기적으로 절연된다. 또한, 한 조를 이루는 한 쌍의 워드 라인(170)은 복수의 비트 라인(121,123,125)의 연장 방향을 따라 다수 개가 순차 일정 간격을 두고 연속적으로 배치될 수 있다.
한 쌍의 워드 라인(170)과 그 사이에 적층된 비트 라인(121,123,125) 사이에 복수의 단위 메모리 셀(mc)이 각각 형성된다.
단위 메모리 셀(mc)은 도 2에 도시된 바와 같이, 비트 라인(121)과 상기 한 쌍의 워드 라인 사이(170) 각각에 형성된다. 다시 말해, 두 개의 단위 메모리 셀(mc)이 하나의 비트 라인(121)을 공유하도록 형성된다. 본 도면에서는 설명의 편의를 위해, 제 1 층(베이스 절연층 상부)에 위치되는 단위 메모리 셀(mc)을 예를 들어 설명한다. 단위 메모리 셀(mc)은 제 1 스위치층(120a), 제 2 스위치층(150a) 및 저항 소자층(165a)을 포함한다. 제 1 스위치층(120a)은 비트 라인과 일측이 접하도록 형성되며, 예를 들어, 제 1 도전 타입을 갖는 폴리실리콘막으로 형성될 수 있다. 이때, 비트 라인(121)이 금속 물질인 경우, 상기 제 1 스위치층(120a)과 비트 라인(121) 사이에 쇼트키 접합(schottky junction)으로 인한 쇼트키 다이오드가 형성된다.
제 2 스위치층(150a)은 제 1 스위칭층(120a)의 측벽과 접하도록 배치되고, 각각의 제 2 스위치층(150a)의 외측벽과 인접하는 워드 라인(170) 사이에 저항 소자층(165a)이 형성된다. 이와 같은 단위 메모리 셀(mc)은 비트 라인(121)과 마찬가지로, 복수 개가 적층된다.
이와 같은 본 실시예의 반도체 메모리 장치는 워드 라인을 반도체 기판 표면의 수직 방향으로 연장하고, 비트 라인 및 단위 메모리 셀을 반도체 기판 표면과 평행하면서, 상기 워드 라인의 연장 방향(기판의 수직 방향)을 따라 적층되도록 형성한다. 이에 따라, 정해진 공간내에 집적 밀도를 적층된 수에 따라 자유 자재로 조절할 수 있어, 집적 밀도를 크게 개선할 수 있다.
이하, 도 1의 상변화 메모리 장치의 제조방법에 대하여 도 3a 내지 도 3d 및 도 4a 내지 도 4d를 통해 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 공정별 평면도이고, 도 4a 내지 도 4d는 본 발명의 반도체 메모리 장치의 제조 공정별 평면도이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(110) 상부에 베이스 절연막(115)이 형성된 후, 베이스 절연막(115) 상부에 라인 형태의 제 1 스위치층(120a)이 형성된다. 이때, 상기 제 1 스위치층(120a)은 복수의 스트라이프 패턴(도시되지 않음) 형태로 형성되고, 복수의 스트라이프 패턴 형태로 된 제 1 스위치층(120a)은 상호 평행할 수 있다. 또한, 상기 제 1 스위치층(120a)은 예를 들어, 제 1 도전 타입의 불순물을 포함하는 폴리실리콘막일 수 있다.
제 1 스위치층(120a)과 직교하도록 베이스 절연막(115) 상부에 복수의 제 1 비트 라인(121)이 배치된다. 복수의 제 1 비트 라인(121)은 상호 평행하되, 금속 물질로 구성될 수 있고, 상기 제 1 스위치층(120a)내에 매립된 구조로 형성될 수 있다. 즉, 동일 평면상에 위치되는 제 1 스위치층(120a)들과 상기 제 1 비트 라인(121)의 상부 표면은 서로 일직선상에 놓일 수 있다. 이에 따라, 제 1 비트 라인(121)을 포함하는 제 1 스위치층(120a)이 형성된다.
도 3b 및 도 4b를 참조하면, 제 1 비트 라인(121)을 포함하는 제 1 스위치층(120a)들이 형성된 반도체 기판(110) 상부에 제 1 층간 절연막(130), 제 2 비트 라인(123)을 포함하는 제 1 스위치층(120b), 제 2 층간 절연막(132), 제 3 비트 라인(125)을 포함하는 제 1 스위치층(120c), 제 3 층간 절연막(134) 및 제 4 비트 라인(127)을 포함하는 제 1 스위치층(120d) 및 제 4 층간 절연막(136)이 순차적으로 적층된다.
적층된 상기 제 1 스위치층(120b,120c,120d)은 하부에 형성되는 제 1 비트 라인(121)을 포함하는 제 1 스위치층(120a)과 동일한 형태로 적층될 수 있다. 이에 따라, 제 1 내지 제 4 비트 라인(121,123,125,127)은 층간 절연막(130,132,134,136)을 사이에 두고 서로 오버랩되도록 형성된다.
도 3c 및 도 4c를 참조하면, 적층된 제 1 내지 제 4 비트 라인들(121,123,125,127)간이 전기적으로 라인별로 분리될 수 있도록 적층 구조물을 패터닝하여, 복수의 컬럼 구조체(140)를 형성한다. 각각의 컬럼 구조체(140)는 일정 간격을 두고 이격되어 있으며, 컬럼 구조체(140)의 사이에 상기 제 1 스위치층(120a,120b,120c,120d) 및 상기 층간 절연막(130,132,134,136)으로 구성된 지지 패턴(145)이 잔류될 수 있다.
각각의 컬럼 구조체(140)는 적층된 상기 제 1 내지 제 4 비트 라인(133,143,153,163), 상기 제 1 내지 제 4 비트 라인(133,143,153,163)을 중심으로 양측에 잔류하는 제 1 스위치층(120a,120b,120c,120d), 및 상기 제 1 내지 제 4 비트 라인(133,143,153,163)의 상하에 위치되는 상기 층간 절연막들(130,132,134,136)들을 포함할 수 있다. 이때, 제 1 스위치층(120a,120b,120c,120d)들은 상기 층간 절연막들(130,132,134,136)의 측벽보다 내측에 위치되도록 리세스될 수 있다. 상기 리세스 공정은 과도 식각을 통해 달성될 수 있다. 또한, 제 1 스위치층(120a,120b,120c,120d)의 외측벽에, 즉, 상기 리세스된 공간에 제 2 스위치층(150a,150b,150c,150d)이 각각 형성될 수 있다. 제 2 스위치층(150a,150b,150c,150d)은 상기 제 1 스위치층(120a,120b,120c,120d)을 구성하는 제 1 도전 타입의 폴리실리콘과 반대 타입인 제 2 도전 타입의 폴리실리콘으로 형성될 수 있다. 이때, 제 2 스위치층(150a,150b,150c,150d) 역시 상기 컬럼 구조체(140)를 구성하는 층간 절연막(130,132,134,136)의 내측에 위치하도록 구성될 수 있다. 여기서, 미설명 도면 부호 152는 컬럼 구조체(140)를 구성하는 층간 절연막(130,132,134,136) 사이의 공간부(이하, 제 1 공간부)를 지시하고, 155는 컬럼 구조체(140)와 지지 패턴(145) 사이의 공간부(이하, 제 2 공간부)를 지시한다.
도 3d 및 도 4d를 참조하면, 각 층에 해당하는 제 1 공간부(152)가 매립되도록 저항 소자층(165a,165b,165c,165d)이 형성된다. 저항 소자층(165a,165b,165c,165d)은 전류 또는 전압 인가에 따라, 저항이 바뀌는 물질층으로, 예를 들어 GST 물질 혹은 TiO2 물질이 이용될 수 있다. 하지만, 여기에 한정되지 않고, 저항이 가변되는 물질이면 모두 여기에 이용될 수 있다. 지지 패턴(145)에 의해 분리된 제 2 공간부(155)들 내에 도전층, 예를 들어, 금속 물질층이 매립되어, 워드 라인(170)들이 형성된다.
이와 같은 워드 라인(170)은 적층된 복수의 저항 소자층(165a,165b,165c,165d)과 각각 콘택이 이루어져, 메모리 동작을 수행하게 된다.
또한, 본 발명의 상변화 메모리 장치는 상기 도 3c 및 도 4c의 제 1 및 제 2 공간부 형성시, 상기 지지 패턴(145)을 생성하지 않을 수 있다. 이러한 경우, 도 5 내지 도 8에 도시된 바와 같이, 일 실시예보다는 협소한 선폭의 제 2 공간부(155a)가 형성되고, 상기 하나의 제 2 공간부(155a)에 금속 물질을 매립하여, 워드 라인(170a)을 형성한다.
이와 같은 본 발명의 상변화 메모리 장치는 인접하는 두 조의 워드 라인을 구성하는 데 있어서, 3개의 워드 라인만이 요구되며, 상기 3개의 인접하는 워드 라인 중 가운데 워드 라인이 공유 워드 라인이 된다.
이와 같은 본 실시예에 따르면, 두 개의 워드 라인 조마다, 하나의 워드 라인 피치(pitch)만큼을 줄일 수 있어, 집적 밀도를 더욱 감소시킬 수 있다.
또한, 본 실시예에서는 워드 라인이 행 및 열 방향 모두로 배열되어 있기 때문에, 동일 행(단위 셀의 연장 방향 측면) 단위로, 하나의 워드 라인만이 선택된다면, 상기와 같이 두 개의 워드 라인 조마다 하나의 워드 라인을 공유하여도 동작상 어려움은 없다.
또한, 상기 실시예들에서는 비트 라인들(121,123,125)이 제 1 스위치층(120a,120b,120c)에 매립된 형태로 형성되었지만, 도 9 내지 도 11에 도시된 바와 같이, 제 1 스위치층(120a,120b,120c) 하부에 위치될 수 있다.
이러한 경우, 비트 라인(121)을 먼저 형성하고, 그 양측에 절연막을 매립한다. 다음, 상기 매립된 절연막 및 비트 라인(121) 상부에 제 1 스위치층(120a)을 형성하고, 층간 절연막(130)을 형성하는 일련의 공정을 다수 번 반복하여 구조체를 형성한다. 구조체 형성 이후, 제 1 및 제 2 공간부(도시되지 않음)를 형성하기 위한 공정은 상술한 실시예와 동일할 수 있다.
상기 제 1 공간부 각각에 저항 소자층(165a,165b,165c)을 형성하고, 제 2 공간부 각각에 워드 라인(170b)을 형성한다. 본 실시예에서는 워드 라인이 공유되는 형태에 대해 도시하였지만, 상기 일 실시예와 같이 지지 패턴(145)을 구비한 형태로 형성할 수 있음은 물론이다.
이와 같은 반도체 메모리 장치는 한 조를 이루는 한 쌍의 워드 라인(170) 사이에 제 1 스위치층(120a',120b',120c'), 상기 제 1 스위치층(120a,120b,120c)의 양측벽에 위치하는 제 2 스위치층(150a,150b,150c)층 및 제 2 스위치층(150a,150b,150c)의 외측벽과 상기 워드 라인(170) 사이에 각각 형성되는 저항 소자층(165a,165b,165c)으로 된 한 쌍의 마주하는 단위 메모리 셀(mc)들이 다수 개 적층된 구조를 갖는다. 아울러, 상기 제 1 스위치층(120a,120b,120c)의 하부 각각에는 비트 라인(121,123,125)들이 접촉되어 있어, 상기 단위 메모리 셀들(mc)을 제어하게 된다. 즉, 단위 메모리 셀(mc)은 제 1 스위치층(120a',120b',120c')을 기준으로 대칭을 이루는 구조로 되어 있고, 양측의 워드 라인(170) 중 선택되는 하나의 구동에 따라 해당 워드 라인(170)과 콘택된 저항 소자층(165a,165b,165c)에 데이터가 저장된다.
또한, 도 12 내지 도 14를 참조하면, 워드 라인(170)이 형성되는 제 2 공간부를 모두 저항 소자 물질을 충진시켜, 저항 소자 물질로 된 예비 워드 라인(166)을 형성하고, 각각의 예비 워드 라인(166) 상부에 전기 전달을 위한 금속으로 된 메인 워드 라인(171)을 형성할 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 워드 라인을 기판 표면에 대해 수직을 이루도록 형성하고, 한 조를 이루는 한 쌍의 워드 라인 사이에 기판 표면과 평행을 이루도록 복수의 비트 라인을 배치하고, 각각의 비트 라인과 인접하는 워드 라인 사이에 단위 메모리 셀들을 형성한다.
이에 따라, 단위 메모리 셀들은 그것을 구성하는 제 1 및 제 2 스위칭층, 및 저항 소자층의 두께에 따라, 그 크기가 결정되므로, 자유롭게 단위 메모리 셀의 크기(접촉 면적)등을 조절할 수 있다.
또한, 한 조를 이루는 한 쌍의 워드 라인 사이에 단위 메모리 셀을 무제한 적층가능하므로, 한정된 공간내에 집적 밀도를 크게 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 반도체 기판 120a,120b,120c,120d : 제 1 스위치층
121,123,125,127 : 제 1 내지 제 4 비트 라인
130a,130b,130c,130d : 제 1 내지 제 4 층간 절연막
140 : 컬럼 구조체 150a,150b,150c,150d : 제 2 스위치층
152 : 제 1 공간부 155 : 제 2 공간부
165a,165b,165c,165d : 저항 소자층 170, 170a : 워드 라인
121,123,125,127 : 제 1 내지 제 4 비트 라인
130a,130b,130c,130d : 제 1 내지 제 4 층간 절연막
140 : 컬럼 구조체 150a,150b,150c,150d : 제 2 스위치층
152 : 제 1 공간부 155 : 제 2 공간부
165a,165b,165c,165d : 저항 소자층 170, 170a : 워드 라인
Claims (20)
- 한 쌍이 한 조를 이루고, 반도체 기판 표면에 대해 수직으로 형성되는 복수의 워드 라인;
상기 반도체 기판 표면과 평행하게 배치되고, 상기 한 조를 이루는 한 쌍의 워드 라인 사이 각각에 복수 개가 적층되어 배치되는 비트 라인; 및
상기 비트 라인과 인접하는 상기 워드 라인 사이에 배치되는 단위 메모리 셀을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 단위 메모리 셀은,
상기 비트 라인과 접하도록 형성되는 제 1 스위치층;
상기 제 1 스위치층 외측벽에 형성되는 제 2 스위치층; 및
상기 제 2 스위치층과 해당 상기 워드 라인 사이에 형성되는 저항 소자층을 포함하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 1 스위치층은 제 1 도전형의 폴리실리콘막인 반도체 메모리 장치. - 제 3 항에 있어서,
상기 제 2 스위치층은 상기 제 1 도전형과 반대 타입인 제 2 도전형의 폴리실리콘막인 반도체 메모리 장치. - 제 2 항에 있어서,
상기 저항 소자층은 제공되는 전류 또는 전압에 따라, 저항값이 가변되는 물질인 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 1 스위치층은 상기 비트 라인의 측벽에 위치하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 제 2 스위치층은 상기 비트 라인 상부에 위치하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인들 각각은 전기적으로 절연되어 있는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 적층된 비트 라인들은 절연막에 의해 전기적으로 절연되어 있는 반도체 메모리 장치. - 제 1 항에 있어서,
2개의 조를 구성하는 워드 라인은 한 개의 워드 라인을 공유하도록 구성되어, 총 3개로 구성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인은 금속 물질로 구성되는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 워드 라인은,
상기 반도체 기판 표면에 대해 수직으로 연장되는 저항 소자 패턴; 및
상기 저항 소자 패턴층 상부에 형성되는 금속 패턴을 포함하는 반도체 메모리 장치. - 반도체 기판 표면에 대해 수직으로 연장되는 한 쌍의 워드 라인;
상기 반도체 기판 표면과 평행하게 배치되고, 상기 한 쌍의 워드 라인 사이 각각에 일정 간격을 두고 적층 배치되는 복수의 비트 라인;
상기 비트 라인과 일측 워드 라인 사이에 형성되는 제 1 단위 메모리 셀; 및
상기 비트 라인과 타측 워드 라인 사이에 형성되는 제 2 단위 메모리 셀을 포함하며,
상기 제 1 및 제 2 단위 메모리 셀은 상기 반도체 기판 표면과 평행하되, 상기 비트 라인과는 수직을 이루는 방향으로 형성되는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 워드 라인 및 상기 비트 라인은 각각 금속 물질로 형성되는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 및 제 2 단위 메모리 셀 중 적어도 하나는,
상기 비트 라인과 접하도록 형성되는 제 1 스위치층;
상기 제 1 스위치층의 외측벽에 위치되는 제 2 스위치층; 및
상기 제 2 스위치층 외측벽과 인접하는 상기 워드 라인에 형성되는 저항 소자층을 포함하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 스위치층은 상기 비트 라인의 일측벽에 위치하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제 1 스위치층은 상기 비트 라인의 저부와 콘택되도록 형성되는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 워드 라인은,
상기 반도체 기판 표면에 대해 수직으로 연장되는 저항 소자 패턴; 및
상기 저항 소자 패턴층 상부에 형성되는 금속 패턴을 포함하는 반도체 메모리 장치. - 일정 간격을 가지고 반도체 기판 표면에 대해 수직으로 연장되는 3개의 워드 라인;
상기 반도체 기판 표면과 평행하게 배치되고, 상기 워드 라인 사이의 공간에 상호 절연을 이루면서 적층 배치되는 복수의 비트 라인;
상기 비트 라인들과 일측 워드 라인 사이에 형성되는 제 1 단위 메모리 셀; 및
상기 비트 라인과 타측 워드 라인 사이에 형성되는 제 2 단위 메모리 셀을 포함하며,
상기 제 1 및 제 2 단위 메모리 셀은 상기 반도체 기판 표면과 평행하되, 상기 비트 라인과는 수직을 이루는 방향으로 형성되고,
상기 제 1 및 제 2 단위 메모리 셀은 상기 비트 라인과 전기적으로 연결되는 스위칭 소자 및 상기 스위칭 소자와 상기 워드 라인과 전기적으로 연결되는 저항 소자층을 포함하는 반도체 메모리 장치. - 제 19 항에 있어서,
상기 스위칭 소자는,
상기 비트 라인과 전기적으로 연결되는 제 1 도전 타입의 폴리실리콘층으로 된 제 1 스위치층; 및
상기 제 1 스위치층과 접하면서 상기 제 1 도전 타입과 반대 타입인 제 2 도전 타입의 폴리실리콘층으로 된 제 2 스위치층을 포함하는 반도체 메모리 장치.
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