JP2893594B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2893594B2 JP2893594B2 JP1220310A JP22031089A JP2893594B2 JP 2893594 B2 JP2893594 B2 JP 2893594B2 JP 1220310 A JP1220310 A JP 1220310A JP 22031089 A JP22031089 A JP 22031089A JP 2893594 B2 JP2893594 B2 JP 2893594B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関するものである。
最近、メモリ素子をTFT（薄膜トランジスタ）で構成
したTFTメモリアレイが考えられている。
したTFTメモリアレイが考えられている。
第９図〜第11図は従来のTFTメモリアレイを示したも
ので、第９図はTFTメモリアレイの平面図、第10図はそ
の１つのメモリ素子部分の断面図である。第９図および
第10図において、図中１はガラス等からなる絶縁基板で
あり、この基板１上には複数本のゲートライン（アドレ
スライン）GLが互いに平行に形成され、その上には前記
ゲートラインGLと直交する複数本のソースライン（デー
タライン）SLおよびドレインライン（データライン）DL
が形成されている。そして、前記ゲートラインGLとソー
スラインSLおよびドレインラインDLとの交差部にはそれ
ぞれ逆スタガー型TFTからなるメモリ素子Ｍが構成され
ている。このメモリ素子Ｍは、前記ゲートラインGLのメ
モリ素子領域部分（以下ゲート電極という）Ｇと、この
ゲート電極Ｇの上に基板１全面にわたって形成されたメ
モリ絶縁膜２と、このメモリ絶縁膜２の上にゲート電極
Ｇに対向させて形成されたｉ−ａ−Si（ｉ型アモルファ
ス・シリコン）からなるｉ型半導体層３と、前記ソース
ラインSLおよびドレインラインDLのメモリ素子領域部分
（以下ソース電極およびドレイン電極という）S,Dとか
らなっており、ソース電極Ｓとドレイン電極Ｄは、前記
ｉ型半導体層３のチャンネル領域をはさむ両側部の上
に、n+−ａ−Si（ｎ型不純物をドープしたアモルファス
・シリコン）からなるｎ型半導体層４を介して形成され
ている。なお、前記メモリ絶縁膜２は、シリコン原子Si
と窒素原子Ｎとの組成比Si/Nを化学量論比（Si/N＝0.7
5）より大きく（Si/N＝0.85〜1.15）にして電荷蓄積機
能をもたせた窒化シリコン（SiN）からなっている。
ので、第９図はTFTメモリアレイの平面図、第10図はそ
の１つのメモリ素子部分の断面図である。第９図および
第10図において、図中１はガラス等からなる絶縁基板で
あり、この基板１上には複数本のゲートライン（アドレ
スライン）GLが互いに平行に形成され、その上には前記
ゲートラインGLと直交する複数本のソースライン（デー
タライン）SLおよびドレインライン（データライン）DL
が形成されている。そして、前記ゲートラインGLとソー
スラインSLおよびドレインラインDLとの交差部にはそれ
ぞれ逆スタガー型TFTからなるメモリ素子Ｍが構成され
ている。このメモリ素子Ｍは、前記ゲートラインGLのメ
モリ素子領域部分（以下ゲート電極という）Ｇと、この
ゲート電極Ｇの上に基板１全面にわたって形成されたメ
モリ絶縁膜２と、このメモリ絶縁膜２の上にゲート電極
Ｇに対向させて形成されたｉ−ａ−Si（ｉ型アモルファ
ス・シリコン）からなるｉ型半導体層３と、前記ソース
ラインSLおよびドレインラインDLのメモリ素子領域部分
（以下ソース電極およびドレイン電極という）S,Dとか
らなっており、ソース電極Ｓとドレイン電極Ｄは、前記
ｉ型半導体層３のチャンネル領域をはさむ両側部の上
に、n+−ａ−Si（ｎ型不純物をドープしたアモルファス
・シリコン）からなるｎ型半導体層４を介して形成され
ている。なお、前記メモリ絶縁膜２は、シリコン原子Si
と窒素原子Ｎとの組成比Si/Nを化学量論比（Si/N＝0.7
5）より大きく（Si/N＝0.85〜1.15）にして電荷蓄積機
能をもたせた窒化シリコン（SiN）からなっている。
第11図は上記TFTメモリアレイの等価回路を示してお
り、このTFTメモリアレイの書込み、消去、読出しは次
のようにして行なわれている。
り、このTFTメモリアレイの書込み、消去、読出しは次
のようにして行なわれている。
書込み時は、選択するゲートラインGLに書込み消去電
圧VPの1/2に相当する正電圧＋1/2VPを印加し、選択する
ソースラインSLとドレインラインDLにそれぞれ上記書込
み消去電圧VPの1/2に相当する負電圧−1/2VPを印加す
る。なお、非選択のゲートラインGLおよびソース，ドレ
インラインSL,DLの電位は０とする。このような電圧を
印加すると、選択されたゲートラインGLと選択されたソ
ース，ドレインラインSL,DLとの交差部にある選択メモ
リ素子Ｍのゲート電極Ｇとソース，ドレイン電極S,Dと
の間に書込み消去電圧VPに相当する電位差が生じてこの
選択メモリ素子Ｍが書込み状態になる。
圧VPの1/2に相当する正電圧＋1/2VPを印加し、選択する
ソースラインSLとドレインラインDLにそれぞれ上記書込
み消去電圧VPの1/2に相当する負電圧−1/2VPを印加す
る。なお、非選択のゲートラインGLおよびソース，ドレ
インラインSL,DLの電位は０とする。このような電圧を
印加すると、選択されたゲートラインGLと選択されたソ
ース，ドレインラインSL,DLとの交差部にある選択メモ
リ素子Ｍのゲート電極Ｇとソース，ドレイン電極S,Dと
の間に書込み消去電圧VPに相当する電位差が生じてこの
選択メモリ素子Ｍが書込み状態になる。
また、消去時は、選択するゲートラインGLに−1/2VP
を印加し、選択するソースラインSLとドレインラインDL
にそれぞれ＋1/2VPを印加する。この場合も、非選択の
ゲートラインGLおよびソース，ドレインラインSL,DLの
電位は０とする。このような電圧を印加すると、選択さ
れたゲートラインＧと選択されたソース，ドレインライ
ンSL,DLとの交差部にある選択メモリ素子Ｍのゲート電
極Ｇとソース，ドレイン電極S,Dとの間に書込み消去電
圧VPに相当する逆電位の電位差が生じて選択メモリ素子
Ｍに保持されているデータが消去される。
を印加し、選択するソースラインSLとドレインラインDL
にそれぞれ＋1/2VPを印加する。この場合も、非選択の
ゲートラインGLおよびソース，ドレインラインSL,DLの
電位は０とする。このような電圧を印加すると、選択さ
れたゲートラインＧと選択されたソース，ドレインライ
ンSL,DLとの交差部にある選択メモリ素子Ｍのゲート電
極Ｇとソース，ドレイン電極S,Dとの間に書込み消去電
圧VPに相当する逆電位の電位差が生じて選択メモリ素子
Ｍに保持されているデータが消去される。
一方、読出し時は、選択するゲートラインGLに上記書
込み消去電圧VPより十分小さなオン電圧VONを印加する
とともに、選択するソース，ドレインラインSL,DLのう
ちドレインラインDLに読出し電圧（書込み消去電圧VPよ
り十分小さな電圧）VDを印加し、ソースラインSLの電位
は０とする。なお、非選択のゲートラインGLにはオフ電
圧VOFFを印加し、非選択のソース，ドレインラインSL,D
Lの電位は０とする。このような電圧を印加すると、選
択されたゲートラインGLと選択されたソース，ドレイン
ラインSL,DLとの交差部にある選択メモリ素子Ｍに保持
されているデータに応じて選択ドレインラインDLから選
択ソースラインSLに電流が流れ、これが読出しデータと
して出力される。
込み消去電圧VPより十分小さなオン電圧VONを印加する
とともに、選択するソース，ドレインラインSL,DLのう
ちドレインラインDLに読出し電圧（書込み消去電圧VPよ
り十分小さな電圧）VDを印加し、ソースラインSLの電位
は０とする。なお、非選択のゲートラインGLにはオフ電
圧VOFFを印加し、非選択のソース，ドレインラインSL,D
Lの電位は０とする。このような電圧を印加すると、選
択されたゲートラインGLと選択されたソース，ドレイン
ラインSL,DLとの交差部にある選択メモリ素子Ｍに保持
されているデータに応じて選択ドレインラインDLから選
択ソースラインSLに電流が流れ、これが読出しデータと
して出力される。
しかしながら、上記従来のTFTメモリアレイは、その
各メモリ素子Ｍを逆スタガー型TFTで構成したものであ
るため、各メモリ素子Ｍの縦横の平面寸法が、ゲートラ
インGLのゲート電極Ｇ部分の幅と、ソース，ドレインラ
インSL,DLのソース，ドレイン電極S,D部分の幅およびそ
の間隔（ソース，ドレイン電極S,D間のチャンネル長）
に相当する寸法となり、したがって１つのメモリ素子Ｍ
が占める平面積が大きくて、高集積化が難しいという問
題をもっていた。
各メモリ素子Ｍを逆スタガー型TFTで構成したものであ
るため、各メモリ素子Ｍの縦横の平面寸法が、ゲートラ
インGLのゲート電極Ｇ部分の幅と、ソース，ドレインラ
インSL,DLのソース，ドレイン電極S,D部分の幅およびそ
の間隔（ソース，ドレイン電極S,D間のチャンネル長）
に相当する寸法となり、したがって１つのメモリ素子Ｍ
が占める平面積が大きくて、高集積化が難しいという問
題をもっていた。
本発明は上記のような実情にかんがみてなされたもの
であって、その目的とするところは、１つのメモリ素子
が占める平面積を大幅に小さくするとともに、同一箇所
に複数のメモリ素子を形成して高集積化をはかった半導
体メモリを提供することにある。
であって、その目的とするところは、１つのメモリ素子
が占める平面積を大幅に小さくするとともに、同一箇所
に複数のメモリ素子を形成して高集積化をはかった半導
体メモリを提供することにある。
本発明の半導体メモリは、絶縁基板上に、半導体層を
挟んでソース電極とドレイン電極とを積層して構成した
積層膜を複数層積層膜間に絶縁膜を介在させて積層し、
前記複数の積層膜の側面に電荷蓄積層およびゲート電極
を設けたことを特徴とするものである。
挟んでソース電極とドレイン電極とを積層して構成した
積層膜を複数層積層膜間に絶縁膜を介在させて積層し、
前記複数の積層膜の側面に電荷蓄積層およびゲート電極
を設けたことを特徴とするものである。
このように、ソース電極とドレイン電極とを積層する
ので、メモリ素子の占める面積を大幅に小さくすること
ができるし、また、積層膜を複数層積層する構成である
ので１つのメモリ素子が占める面積内に複数のメモリ素
子を形成することができ、従来の半導体メモリに比べて
高集積化をはかることができる。
ので、メモリ素子の占める面積を大幅に小さくすること
ができるし、また、積層膜を複数層積層する構成である
ので１つのメモリ素子が占める面積内に複数のメモリ素
子を形成することができ、従来の半導体メモリに比べて
高集積化をはかることができる。
以下、本発明の一実施例を第１図〜第８図を参照して
説明する。
説明する。
第１図および第２図は本実施例のTFTメモリアレイの
１つのメモリ素子部分の断面図、第３図はメモリ素子間
部分の断面図、第４図はTFTメモリアレイの平面図であ
る。
１つのメモリ素子部分の断面図、第３図はメモリ素子間
部分の断面図、第４図はTFTメモリアレイの平面図であ
る。
第１図〜第４図において、図中11はガラス等からなる
絶縁基板であり、この基板11上には、ソースライン（デ
ータライン）SLとドレインライン（データライン）DLと
をこの両ラインSL,DLに沿うパターンの半導体層（ｉ−
ａ−Siからなるｉ型半導体層）13をはさんで上下に積層
した積層膜A1,A2,A3を３層に積層した積層膜重合層が複
数ライン分互いに平行に形成されている。この積層膜重
合層の各積層膜A1,A2,A3はそれぞれ、下層にドレインラ
インDLを形成し、その上に半導体層13とソースラインSL
を順次積層した構成となっており、下層の積層膜A1は、
上記基板11上にソース，ドレインラインSL,DLに沿うパ
ターンに形成した下地絶縁膜12aの上に形成され、中間
層の積層膜A2と上層の絶縁膜A3は、それぞれその下の積
層膜A1,A2の上に形成した層間絶縁膜12bの上に形成され
ている。また上記各積層膜A1,A2,A3のドレインラインDL
と半導体層13およびソースラインSLと上記下地絶縁膜12
aおよび層間絶縁膜12bは、全て同一のパターンに形成さ
れている。なお、上記下地絶縁膜12aと層間絶縁膜12bは
いずれも電荷蓄積機能のない絶縁膜、例えばシリコン原
子Siと窒素原子Ｎとの組成比Si/Nを化学量論比（Si/N＝
0.75）と同程度にした窒化シリコン（SiN）からなって
いる。
絶縁基板であり、この基板11上には、ソースライン（デ
ータライン）SLとドレインライン（データライン）DLと
をこの両ラインSL,DLに沿うパターンの半導体層（ｉ−
ａ−Siからなるｉ型半導体層）13をはさんで上下に積層
した積層膜A1,A2,A3を３層に積層した積層膜重合層が複
数ライン分互いに平行に形成されている。この積層膜重
合層の各積層膜A1,A2,A3はそれぞれ、下層にドレインラ
インDLを形成し、その上に半導体層13とソースラインSL
を順次積層した構成となっており、下層の積層膜A1は、
上記基板11上にソース，ドレインラインSL,DLに沿うパ
ターンに形成した下地絶縁膜12aの上に形成され、中間
層の積層膜A2と上層の絶縁膜A3は、それぞれその下の積
層膜A1,A2の上に形成した層間絶縁膜12bの上に形成され
ている。また上記各積層膜A1,A2,A3のドレインラインDL
と半導体層13およびソースラインSLと上記下地絶縁膜12
aおよび層間絶縁膜12bは、全て同一のパターンに形成さ
れている。なお、上記下地絶縁膜12aと層間絶縁膜12bは
いずれも電荷蓄積機能のない絶縁膜、例えばシリコン原
子Siと窒素原子Ｎとの組成比Si/Nを化学量論比（Si/N＝
0.75）と同程度にした窒化シリコン（SiN）からなって
いる。
一方、GLは前記基板11上および上記各積層膜A1,A2,A3
を積層した積層膜重合層の上に、各積層膜A1,A2,A3のソ
ースラインSLおよびドレインラインDLと平面的に交差さ
せて設けられた複数本のゲートラインであり、このゲー
トラインGLは、上記積層膜重合層の両側面、つまり各積
層膜A1,A2,A3の両側面に沿って立上がり、この立上がり
部において各積層膜A1,A2,A3のソースラインSLおよびド
レインラインDLと半導体層13の側面に対向している。ま
た、14は上記ゲートラインGLと各積層膜A1,A2,A3の側面
との間に介在されたメモリ絶縁膜であり、このメモリ絶
縁膜14はゲートラインGLと同一のパターンに形成されて
いる。なお、このメモリ絶縁膜14は、シリコン原子Siと
窒素原子Ｎとの組成比Si/Nを化学量論比より大きく（Si
/N＝0.85〜1.15）にして電荷蓄積機能をもたせた窒化シ
リコンからなっている。
を積層した積層膜重合層の上に、各積層膜A1,A2,A3のソ
ースラインSLおよびドレインラインDLと平面的に交差さ
せて設けられた複数本のゲートラインであり、このゲー
トラインGLは、上記積層膜重合層の両側面、つまり各積
層膜A1,A2,A3の両側面に沿って立上がり、この立上がり
部において各積層膜A1,A2,A3のソースラインSLおよびド
レインラインDLと半導体層13の側面に対向している。ま
た、14は上記ゲートラインGLと各積層膜A1,A2,A3の側面
との間に介在されたメモリ絶縁膜であり、このメモリ絶
縁膜14はゲートラインGLと同一のパターンに形成されて
いる。なお、このメモリ絶縁膜14は、シリコン原子Siと
窒素原子Ｎとの組成比Si/Nを化学量論比より大きく（Si
/N＝0.85〜1.15）にして電荷蓄積機能をもたせた窒化シ
リコンからなっている。
そして、前記ゲートラインGLと各積層膜A1,A2,A3のソ
ースラインSLおよびドレインラインDLとの交差部はそれ
ぞれメモリ素子M1,M2,M3とされており、この各メモリ素
子M1,M2,M3は、ソース，ドレインラインSL,DLのソー
ス，ドレイン電極S,D部分（ゲートラインGLと交差する
部分）およびその間の半導体層13を側面に、メモリ絶縁
膜14を介してゲートラインGLのゲート電極Ｇ部分（各積
層膜A1,A2,A3の両側面に沿う立上がり部分）を対向させ
た構成となっている。なお、上記下地絶縁膜12aは、上
記ゲート電極Ｇを下層の積層膜A1の下側のドレイン電極
Ｄの側面にの確実に対向させるために設けられたもの
で、この下地絶縁膜12aは、メモリ絶縁膜14の膜厚より
厚く形成されている。
ースラインSLおよびドレインラインDLとの交差部はそれ
ぞれメモリ素子M1,M2,M3とされており、この各メモリ素
子M1,M2,M3は、ソース，ドレインラインSL,DLのソー
ス，ドレイン電極S,D部分（ゲートラインGLと交差する
部分）およびその間の半導体層13を側面に、メモリ絶縁
膜14を介してゲートラインGLのゲート電極Ｇ部分（各積
層膜A1,A2,A3の両側面に沿う立上がり部分）を対向させ
た構成となっている。なお、上記下地絶縁膜12aは、上
記ゲート電極Ｇを下層の積層膜A1の下側のドレイン電極
Ｄの側面にの確実に対向させるために設けられたもの
で、この下地絶縁膜12aは、メモリ絶縁膜14の膜厚より
厚く形成されている。
また、15は上記メモリ素子M1,M2,M3を形成した基板11
上にその全面にわたって形成された酸化タンタル（Ta
OX）等からなる保護絶縁膜であり、この保護絶縁膜15
は、ゲートラインGLが通っていない部分（第３図に示し
た部分）において各積層膜A1,A2,A3部分に不安定な電流
が流れるのを防ぐために設けられている。
上にその全面にわたって形成された酸化タンタル（Ta
OX）等からなる保護絶縁膜であり、この保護絶縁膜15
は、ゲートラインGLが通っていない部分（第３図に示し
た部分）において各積層膜A1,A2,A3部分に不安定な電流
が流れるのを防ぐために設けられている。
第５図は上記TFTメモリアレイの等価回路を示してお
り、このTFTメモリアレイの書込み、消去、読出しは次
のようにして行なわれる。
り、このTFTメモリアレイの書込み、消去、読出しは次
のようにして行なわれる。
書込み時は、選択するゲートラインGLに書込み消去電
圧VPの1/2に相当する正電圧＋1/2VPを印加し、各積層膜
A1,A2,A3のソース，ドレインラインSL,DLのうち、選択
する積層膜のソースラインSLとドレインラインDLにそれ
ぞれ上記書込み消去電圧VPの1/2に相当する負電圧−1/2
VPを印加する。なお、非選択のゲートラインGLおよび非
選択積層膜のソース，ドレインラインSL,DLの電位は０
とする。このような電圧を印加すると、選択されたゲー
トラインGLと選択されたソース，ドレインラインSL,DL
との交差部にある選択メモリ素子（M1.M2,M3のいずれ
か）のゲート電極Ｇとソース，ドレイン電極S,Dとの間
に書込み消去電圧VPに相当する電位差が生じてこの選択
メモリ素子が書込み状態になる。
圧VPの1/2に相当する正電圧＋1/2VPを印加し、各積層膜
A1,A2,A3のソース，ドレインラインSL,DLのうち、選択
する積層膜のソースラインSLとドレインラインDLにそれ
ぞれ上記書込み消去電圧VPの1/2に相当する負電圧−1/2
VPを印加する。なお、非選択のゲートラインGLおよび非
選択積層膜のソース，ドレインラインSL,DLの電位は０
とする。このような電圧を印加すると、選択されたゲー
トラインGLと選択されたソース，ドレインラインSL,DL
との交差部にある選択メモリ素子（M1.M2,M3のいずれ
か）のゲート電極Ｇとソース，ドレイン電極S,Dとの間
に書込み消去電圧VPに相当する電位差が生じてこの選択
メモリ素子が書込み状態になる。
また、消去時は、選択するゲートラインGLに−1/2VP
を印加し、選択する積層膜のソースラインSLとドレイン
ラインDLにそれぞれ＋1/2VPを印加する。この場合も、
非選択のゲートラインGLおよび非選択積層膜のソース，
ドレインラインSL,DLの電位は０とする。このような電
圧を印加すると、選択されたゲートラインＧと選択され
たソース，ドレインラインSL,DLとの交差部にある選択
メモリ素子のゲート電極Ｇとソース，ドレイン電極S,D
との間に書込み消去電圧VPに相当する逆電位の電位差が
生じて選択メモリ素子Ｍに保持されているデータが消去
される。
を印加し、選択する積層膜のソースラインSLとドレイン
ラインDLにそれぞれ＋1/2VPを印加する。この場合も、
非選択のゲートラインGLおよび非選択積層膜のソース，
ドレインラインSL,DLの電位は０とする。このような電
圧を印加すると、選択されたゲートラインＧと選択され
たソース，ドレインラインSL,DLとの交差部にある選択
メモリ素子のゲート電極Ｇとソース，ドレイン電極S,D
との間に書込み消去電圧VPに相当する逆電位の電位差が
生じて選択メモリ素子Ｍに保持されているデータが消去
される。
一方、読出し時は、選択するゲートラインGLに上記書
込み消去電圧VPより十分小さなオン電圧VONを印加する
とともに、選択する積層膜のソース，ドレインラインS
L,DLのうちドレインラインDLに読出し電圧（書込み消去
電圧VPより十分小さな電圧）VDを印加し、ソースライン
SLの電位は０とする。なお、非選択のゲートラインGLに
はオフ電圧VOFFを印加し、非選択積層膜ののソース，ド
レインラインSL,DLの電位は０とする。このような電圧
を印加すると、選択されたゲートラインGLと選択された
ソース，ドレインラインSL,DLとの交差部にある選択メ
モリ素子Ｍに保持されているデータに応じて選択ドレイ
ンラインDLから選択ソースラインSLに電流が流れ、これ
が読出しデータとして出力される。
込み消去電圧VPより十分小さなオン電圧VONを印加する
とともに、選択する積層膜のソース，ドレインラインS
L,DLのうちドレインラインDLに読出し電圧（書込み消去
電圧VPより十分小さな電圧）VDを印加し、ソースライン
SLの電位は０とする。なお、非選択のゲートラインGLに
はオフ電圧VOFFを印加し、非選択積層膜ののソース，ド
レインラインSL,DLの電位は０とする。このような電圧
を印加すると、選択されたゲートラインGLと選択された
ソース，ドレインラインSL,DLとの交差部にある選択メ
モリ素子Ｍに保持されているデータに応じて選択ドレイ
ンラインDLから選択ソースラインSLに電流が流れ、これ
が読出しデータとして出力される。
第６図〜第８図は上記TFTメモリアレイの製造方法を
示したもので、このTFTメモリアレイは次のような工程
で製造することができる。
示したもので、このTFTメモリアレイは次のような工程
で製造することができる。
まず、第６図（ａ）に示すように、基板11上に、下地
絶縁膜12a、ドレインラインDLとなるクロム等の金属膜1
6、半導体層13、ソースラインSLとなるクロム等の金属
膜17を順次堆積させて下層積層膜A1を形成し、続けてそ
の上に、層間絶縁膜12b、ドレインラインDLとなるクロ
ム等の金属膜16、半導体層13、ソースラインSLとなるク
ロム等の金属膜17を繰返して堆積させて中間層積層膜A2
および上層積層膜A3を形成する。
絶縁膜12a、ドレインラインDLとなるクロム等の金属膜1
6、半導体層13、ソースラインSLとなるクロム等の金属
膜17を順次堆積させて下層積層膜A1を形成し、続けてそ
の上に、層間絶縁膜12b、ドレインラインDLとなるクロ
ム等の金属膜16、半導体層13、ソースラインSLとなるク
ロム等の金属膜17を繰返して堆積させて中間層積層膜A2
および上層積層膜A3を形成する。
次に、上記各積層膜A1,A2,A3の金属膜17、半導体層1
3、金属膜16と、層間絶縁膜12bおよび下地絶縁膜12を第
６図（ｂ）および第７図に示すようにソース，ドレイン
ラインSL,DLの形状にパターニングする。
3、金属膜16と、層間絶縁膜12bおよび下地絶縁膜12を第
６図（ｂ）および第７図に示すようにソース，ドレイン
ラインSL,DLの形状にパターニングする。
次に、その上に基板11全面にわたってメモリ絶縁膜14
とゲートラインGLとなるクロム等の金属膜を順次堆積さ
せ、この金属膜とメモリ絶縁膜14とを第６図（ｃ）およ
び第８図に示すようにゲートラインGLの形状にパターニ
ングする。
とゲートラインGLとなるクロム等の金属膜を順次堆積さ
せ、この金属膜とメモリ絶縁膜14とを第６図（ｃ）およ
び第８図に示すようにゲートラインGLの形状にパターニ
ングする。
この後は、その上に基板11全面にわたって第６図
（ｄ）に示すように保護絶縁膜15を形成し、第１図〜第
４図に示したTFTメモリアレイを完成する。
（ｄ）に示すように保護絶縁膜15を形成し、第１図〜第
４図に示したTFTメモリアレイを完成する。
すなわち、上記実施例のTFTメモリアレイは、ソース
ラインSLとドレインラインDLとを半導体層13をはさんで
上下に積層した積層膜A1,A2,A3を層間絶縁膜12bを介し
て複数層（実施例では３層）に積層することにより、こ
の各積層膜A1,A2,A3のソースラインSLおよびドレインラ
インDLとこれらと交差するゲートラインGLとの交差部に
複数層（３層）にメモリ素子M1,M2,M3を構成したもので
あり、このTFTメモリアレイにおいては、上記のように
ソースラインSLとドレインラインDLとを半導体層13をは
さんで上下に積層することにより、ソースラインSLとド
レインラインDLとを１本のライン分の平面積内に設けて
いるから、メモリ素子M1,M2,M3の縦横の平面寸法は、ゲ
ートラインGLのゲート電極Ｇ部分の幅と、ソース，ドレ
インラインSL,DLのうちの一方のラインの電極部分（ソ
ース電極Ｓ部分またはドレイン電極Ｄ部分）の幅に相当
する寸法となり、したがって１つのメモリ素子が占める
平面積を大幅に小さくすることができるし、また、ソー
スラインSLとドレインラインDLとを半導体層13をはさん
で積層した上記積層膜A1,A2,A3を層間絶縁膜12bを介し
て複数層に積層しているために、同一箇所に上記積層膜
A1,A2,A3の積層数と同数の複数のメモリ素子M1,M2,M3を
形成することができるから、従来のTFTメモリアレイに
比べて大幅な高集積化をはかることができる。
ラインSLとドレインラインDLとを半導体層13をはさんで
上下に積層した積層膜A1,A2,A3を層間絶縁膜12bを介し
て複数層（実施例では３層）に積層することにより、こ
の各積層膜A1,A2,A3のソースラインSLおよびドレインラ
インDLとこれらと交差するゲートラインGLとの交差部に
複数層（３層）にメモリ素子M1,M2,M3を構成したもので
あり、このTFTメモリアレイにおいては、上記のように
ソースラインSLとドレインラインDLとを半導体層13をは
さんで上下に積層することにより、ソースラインSLとド
レインラインDLとを１本のライン分の平面積内に設けて
いるから、メモリ素子M1,M2,M3の縦横の平面寸法は、ゲ
ートラインGLのゲート電極Ｇ部分の幅と、ソース，ドレ
インラインSL,DLのうちの一方のラインの電極部分（ソ
ース電極Ｓ部分またはドレイン電極Ｄ部分）の幅に相当
する寸法となり、したがって１つのメモリ素子が占める
平面積を大幅に小さくすることができるし、また、ソー
スラインSLとドレインラインDLとを半導体層13をはさん
で積層した上記積層膜A1,A2,A3を層間絶縁膜12bを介し
て複数層に積層しているために、同一箇所に上記積層膜
A1,A2,A3の積層数と同数の複数のメモリ素子M1,M2,M3を
形成することができるから、従来のTFTメモリアレイに
比べて大幅な高集積化をはかることができる。
しかも、上記実施例では、上記各積層膜A1,A2,A3のソ
ースラインSLとドレインラインDLおよび半導体層13と、
積層膜A1,A2,A3間の層間絶縁膜12bおよび下層積層膜A1
のドレインラインDLの下の下地絶縁膜12aを全て同じパ
ターンにしているために、TFTメモリアレイの製造に際
して各積層膜A1,A2,A3のソース，ドレインラインSL,DL
と半導体層13および層間絶縁膜12bと下地絶縁膜12を一
括してパターニングすることができ、またゲートライン
GLとその下のメモリ絶縁膜14も同一のパターンとしてい
るために、このゲートラインGLとメモリ絶縁膜14も一括
してパターニングすることができるから、このTFTメモ
リアレイの製造は容易である。
ースラインSLとドレインラインDLおよび半導体層13と、
積層膜A1,A2,A3間の層間絶縁膜12bおよび下層積層膜A1
のドレインラインDLの下の下地絶縁膜12aを全て同じパ
ターンにしているために、TFTメモリアレイの製造に際
して各積層膜A1,A2,A3のソース，ドレインラインSL,DL
と半導体層13および層間絶縁膜12bと下地絶縁膜12を一
括してパターニングすることができ、またゲートライン
GLとその下のメモリ絶縁膜14も同一のパターンとしてい
るために、このゲートラインGLとメモリ絶縁膜14も一括
してパターニングすることができるから、このTFTメモ
リアレイの製造は容易である。
なお、上記実施例では、各積層膜A1,A2,A3のドレイン
ラインDLを下側に、ドレインラインDLを上側に形成して
いるが、これと逆に、ソースラインSLを下側に、ドレイ
ンラインDLを上側に形成してもよいし、また、下層積層
膜A1のソース，ドレインラインSL,DLのうち下側のライ
ンの膜厚をメモリ絶縁膜14の膜厚より十分大きくすれ
ば、上記実施例における下地絶縁膜12aをなくしても、
ゲートラインGLの立上り部分（ゲート電極Ｇ部分）を下
層積層膜A1の下側のラインの側面に対向させることがで
きる。さらに、上記実施例では、各積層膜A1,A2,A3のゲ
ートラインGLをそのゲート電極Ｇ部分と同じ幅とし、ソ
ースラインSLおよびドレインラインDLをそのソース，ド
レイン電極S,D部分と同じ幅にしているが、このゲート
ラインGLおよびソース，ドレインラインSL,DLのライン
部分の幅は電極G,S,D部分の幅と異なる幅としてもよ
い。
ラインDLを下側に、ドレインラインDLを上側に形成して
いるが、これと逆に、ソースラインSLを下側に、ドレイ
ンラインDLを上側に形成してもよいし、また、下層積層
膜A1のソース，ドレインラインSL,DLのうち下側のライ
ンの膜厚をメモリ絶縁膜14の膜厚より十分大きくすれ
ば、上記実施例における下地絶縁膜12aをなくしても、
ゲートラインGLの立上り部分（ゲート電極Ｇ部分）を下
層積層膜A1の下側のラインの側面に対向させることがで
きる。さらに、上記実施例では、各積層膜A1,A2,A3のゲ
ートラインGLをそのゲート電極Ｇ部分と同じ幅とし、ソ
ースラインSLおよびドレインラインDLをそのソース，ド
レイン電極S,D部分と同じ幅にしているが、このゲート
ラインGLおよびソース，ドレインラインSL,DLのライン
部分の幅は電極G,S,D部分の幅と異なる幅としてもよ
い。
また、上記実施例では、各積層膜A1,A2,A3のソースラ
インSLとドレインラインDLおよび半導体層13を全て同じ
パターンにしているが、これらは必ずしも同一パターン
でなくてもよく、要は、各積層膜A1,A2,A3のソース，ド
レインラインSL,DLのソース，ドレイン電極S,D部分およ
び半導体層13の側面が、これらの側面にゲートラインGL
のゲート電極Ｇ部分をメモリ絶縁膜14を介して対向させ
られる形状となっていればよいし、また上記メモリ絶縁
膜14も、必ずしもゲートラインGLと同一パターンでなく
てもよい。
インSLとドレインラインDLおよび半導体層13を全て同じ
パターンにしているが、これらは必ずしも同一パターン
でなくてもよく、要は、各積層膜A1,A2,A3のソース，ド
レインラインSL,DLのソース，ドレイン電極S,D部分およ
び半導体層13の側面が、これらの側面にゲートラインGL
のゲート電極Ｇ部分をメモリ絶縁膜14を介して対向させ
られる形状となっていればよいし、また上記メモリ絶縁
膜14も、必ずしもゲートラインGLと同一パターンでなく
てもよい。
さらに、上記実施例では、ソースラインSLとドレイン
ラインDLとを半導体層13をはさんで上下に積層した積層
膜A1,A2,A3を３層に積層しているが、この積層膜の積層
数は任意でよく、この積層膜の積層数を多くすれば、同
一箇所にさらに多数のメモリ素子を形成して集積度をさ
らに高くすることができる。
ラインDLとを半導体層13をはさんで上下に積層した積層
膜A1,A2,A3を３層に積層しているが、この積層膜の積層
数は任意でよく、この積層膜の積層数を多くすれば、同
一箇所にさらに多数のメモリ素子を形成して集積度をさ
らに高くすることができる。
本発明の半導体メモリは、絶縁基板上に、半導体層を
挟んでソース電極とドレイン電極とを積層して構成した
積層膜を複数層各積層膜間に絶縁膜を介在させて積層
し、前記複数の積層膜の側面に電荷蓄積層およびゲート
電極を設けたものであり、このように、ソース電極とド
レイン電極とを積層するのでメモリ素子の占める面積を
大幅に小さくすることができるし、また、積層膜を複数
層積層する構成であるので１つのメモリ素子が占める面
積内に複数のメモリ素子を形成することができ、従来の
半導体メモリに比べて高集積化をはかることができる。
挟んでソース電極とドレイン電極とを積層して構成した
積層膜を複数層各積層膜間に絶縁膜を介在させて積層
し、前記複数の積層膜の側面に電荷蓄積層およびゲート
電極を設けたものであり、このように、ソース電極とド
レイン電極とを積層するのでメモリ素子の占める面積を
大幅に小さくすることができるし、また、積層膜を複数
層積層する構成であるので１つのメモリ素子が占める面
積内に複数のメモリ素子を形成することができ、従来の
半導体メモリに比べて高集積化をはかることができる。
第１図〜第８図は本発明の一実施例を示したもので、第
１図は第４図のＩ−Ｉ線に沿う拡大断面図、第２図は第
４図のII−II線に沿う拡大断面図、第３図は第４図のII
I−III線に沿う拡大断面図、第４図はTFTメモリアレイ
の平面図、第５図はTFTメモリアレイの等価回路図、第
６図はTFTメモリアレイの製造工程図、第７図は第６図
（ｂ）の平面図、第８図は第６図（ｃ）の平面図であ
る。第９図および第10図は従来のTFTメモリアレイの平
面図およびその１つのメモリ素子部分の拡大断面図、第
11図は従来のTFTメモリアレイの等価回路図である。 11……基板、A1,A2,A3……積層膜、DL……ドレインレイ
ン、Ｄ……ドレイン電極、13……半導体層、SL……ソー
スライン、Ｓ……ソース電極、12a……下地絶縁膜、12b
……層間絶縁膜、14……メモリ絶縁膜、GL……ゲートラ
イン、Ｇ……ゲート電極、M1,M2,M3……メモリ素子、15
……保護絶縁膜。
１図は第４図のＩ−Ｉ線に沿う拡大断面図、第２図は第
４図のII−II線に沿う拡大断面図、第３図は第４図のII
I−III線に沿う拡大断面図、第４図はTFTメモリアレイ
の平面図、第５図はTFTメモリアレイの等価回路図、第
６図はTFTメモリアレイの製造工程図、第７図は第６図
（ｂ）の平面図、第８図は第６図（ｃ）の平面図であ
る。第９図および第10図は従来のTFTメモリアレイの平
面図およびその１つのメモリ素子部分の拡大断面図、第
11図は従来のTFTメモリアレイの等価回路図である。 11……基板、A1,A2,A3……積層膜、DL……ドレインレイ
ン、Ｄ……ドレイン電極、13……半導体層、SL……ソー
スライン、Ｓ……ソース電極、12a……下地絶縁膜、12b
……層間絶縁膜、14……メモリ絶縁膜、GL……ゲートラ
イン、Ｇ……ゲート電極、M1,M2,M3……メモリ素子、15
……保護絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 29/792 H01L 27/115 H01L 21/8247 H01L 29/786
Claims (1)
- 【請求項１】絶縁基板上に、半導体層を挟んでソース電
極とドレイン電極とを積層して構成した積層膜を複数層
積層膜間に絶縁膜を介在させて積層し、前記複数の積層
膜の側面に電荷蓄積層およびゲート電極を設けたことを
特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1220310A JP2893594B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1220310A JP2893594B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0384964A JPH0384964A (ja) | 1991-04-10 |
| JP2893594B2 true JP2893594B2 (ja) | 1999-05-24 |
Family
ID=16749140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1220310A Expired - Lifetime JP2893594B2 (ja) | 1989-08-29 | 1989-08-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893594B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001286432A1 (en) * | 2000-08-14 | 2002-02-25 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| JP4943576B2 (ja) * | 2000-10-19 | 2012-05-30 | 白土 猛英 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| KR101583717B1 (ko) * | 2009-01-13 | 2016-01-11 | 삼성전자주식회사 | 저항 메모리 장치의 제조방법 |
-
1989
- 1989-08-29 JP JP1220310A patent/JP2893594B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0384964A (ja) | 1991-04-10 |
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