KR101088487B1 - 선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 - Google Patents
선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 소자 어레이 제조방법 Download PDFInfo
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Abstract
선택소자 및 3차원 구조 저항 변화 메모리 소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 제조방법을 제공한다. 상기 소자 어레이는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 데이터선들을 구비한다. 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들(conductive pillars)이 일렬로 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 저항변화물질막이 위치한다. 상기 도전성 필라들에 선택 소자들이 각각 전기적으로 연결된다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 자세하게는 저항 변화 메모리 소자에 관한 것이다.
현재 비휘발성 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 비휘발성 메모리 소자들이 연구되고 있다. 상기 차세대 비휘발성 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기 메모리 소자(magnetic RAM; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.
상기 차세대 비휘발성 메모리 소자들 중 PRAM이 가장 먼저 상용화되었으나, 상기 PRAM은 집적도를 향상시키기 어려운 문제점에 직면하고 있다. 이에 대한 대안으로 ReRAM이 개발되고 있으나, 아직 집적도를 향상시킬 수 있는 구체적인 방안에 대해서는 연구되지 않고 있다.
본 발명이 해결하고자 하는 과제는 집적도를 향상시킬 수 있는 3차원 구조 저항 변화 메모리 소자와 선택소자를 갖는 저항 변화 메모리 소자 어레이, 전자제품 및 상기 소자 어레이 제조방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 저항 변화 메모리 소자 어레이를 제공한다. 상기 소자 어레이는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 데이터선들을 구비한다. 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들(conductive pillars)이 일렬로 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 저항변화물질막이 위치한다. 상기 도전성 필라들에 선택 소자들이 각각 전기적으로 연결된 다.
상기 선택 소자들은 선택 트랜지스터들이고, 상기 선택 트랜지스터들은 서로 평행한 복수개의 워드라인들과 상기 워드라인들에 교차하는 비트라인들의 교차지점들에 각각 위치하고, 상기 각 선택 트랜지스터의 게이트는 상기 각 워드라인에 전기적으로 접속하고, 소오스/드레인들 중 하나는 상기 각 비트라인에 전기적으로 접속하며, 소오스/드레인들 중 나머지 하나는 상기 각 도전성 필라에 전기적으로 접속할 수 있다.
상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하고 서로 평행하게 배열된 제2 방향 데이터선들을 더 포함하고, 상기 도전성 필라들은 상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 각각 위치할 수 있다.
상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 데이터선 사이에에 터널링 배리어 절연막이 위치할 수 있다.
상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자 어레이를 제공한다. 상기 소자 어레이는 기판 내에 형성된 소자분리막에 의해 정의된 활성영역을 구비한다. 상기 활성영역을 워드라인이 가로지른다. 상기 워드라인 상에 적어도 한 쌍의 제1 방향 데이터선들이 서로 평행하게 배열된다. 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 상기 워드라인의 일측부에 노 출된 활성영역에 전기적으로 접속하는 도전성 필라가 위치한다. 상기 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 저항변화물질막이 위치한다.
상기 워드라인의 타측부에 노출된 활성영역에 전기적으로 접속하고 상기 워드라인의 상부를 가로지르는 비트라인이 제공될 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항 변화 메모리 소자 어레이의 제조방법을 제공한다. 먼저, 기판 내에 소자분리막을 형성하여 활성영역을 정의한다. 상기 활성영역을 가로지르는 워드라인을 형성한다. 상기 워드라인 상에 서로 평행하게 배열된 적어도 한 쌍의 제1 방향 데이터선들을 형성한다. 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 위치하고, 상기 워드라인의 일측부에 노출된 활성영역에 전기적으로 접속하는 도전성 필라를 형성한다. 상기 도전성 필라를 형성하기 전에 상기 데이터선들의 측벽들 상에 저항변화물질막을 형성한다.
상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하는 서로 평행하게 배열된 제2 방향 데이터선들을 형성할 수 있다. 이 때, 상기 도전성 필라들은 상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 각각 형성될 수 있다.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 전자제품을 제공한다. 상기 전자제품은 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비한다. 상기 저항 변화 메모리 소자는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 데이터선들을 구비한다. 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들이 일렬로 위치한다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 저항변화물질막이 위치한다. 상기 도전성 필라들에 선택 소자들이 각각 전기적으로 연결된다.
본 발명에 따르면, 저항 변화 메모리 소자 어레이는 기판 상에 서로 평행하게 배열된 복수개의 제1 방향 데이터선들, 상기 제1 방향 데이터선들의 서로 마주보는 측벽들 사이에 복수개의 도전성 필라들, 및 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 저항변화물질막을 구비하여, 소자 집적도를 향상시킬 수 있다. 구체적으로, 하나의 도전성 필라의 양측 측벽들에 각각 중첩하는 한 쌍의 데이터선들이 형성된 경우, 한 쌍의 단위 소자들이 하나의 도전성 필라를 전극으로서 공유하여, 각 단위 소자들의 면적이 감소할 수 있고, 따라서, 저항 변화 메모리 소자의 집적도가 향상될 수 있다. 나아가, 하나의 도전성 필라의 양측 측벽들 및 다른 양측 측벽들에 각각 중첩하는 두 쌍의 데이터선들이 형성된 경우, 두 쌍의 단위 소자들이 하나의 도전성 필라를 전극으로서 공유하여, 각 단위 소자들의 면적은 더욱 감소될 수 있다.
이와 더불어서, 상기 도전성 필라들에 선택 소자들을 각각 전기적으로 연결시켜 상기 도전성 필라들에 선택적으로 전압을 인가할 수 있게 되었다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 나타낸 등가회로도(equivalent circuit diagram)이다.
도 1을 참조하면, 저항 변화 메모리 소자 어레이는 서로 평행한 복수개의 워드라인들(W/L)과 상기 워드라인들(W/L)에 교차하는 복수개의 비트라인들(B/L)을 구비한다. 상기 비트라인들(B/L) 및 상기 워드라인들(W/L)의 교차점들(cross points)에 복수개의 단위 셀들(UC)이 각각 배치된다.
상기 단위 셀(UC) 내에 구비된 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))은 그들의 일단들이 하나의 노드로 묶일 수 있는데, 상기 노드는 공통 전극(CF)일 수 있다. 상기 단위 셀(UC) 내에 구비된 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))의 타단들은 각각 한 쌍의 제1 방향 데이터선들(DV(i))과 한 쌍의 제2 방향 데이터선들(DH(i))에 접속할 수 있다. 상기 제1 방향 데이터선들(DV(i))과 상기 제2 방향 데이터선들(DH(i))은 서로 교차하도록 배치될 수 있다.
상기 공통 전극(CF)은 전도성 필라의 형태를 가질 수 있고, 상기 제1 방향 데이터선들(DV(i))과 상기 제2 방향 데이터선들(DH(i))은 i개의 층으로 형성될 수 있는데, 이 경우 상기 단위 셀(C) 내에 구비된 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4)) 또한 i개의 층으로 형성될 수 있다.
도 1은 상기 각 단위 셀(UC)에 구비된 상기 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))이 두 쌍일 경우를 예시적으로 도시한다. 그러나, 이에 한정되지 않고 각 단위 셀(UC)은 한 쌍의 단위 메모리 소자들 예를 들어 R(i, 1)과 R(i, 2)를 구비할 수도 있고, 상기 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))이 i 개의 층으로 적층될 경우 2i 쌍 즉, 4i 개의 단위 메모리 소자들을 구비할 수 있다.
상기 선택 소자(SD)는 트랜지스터일 수 있다. 이 경우에, 상기 선택 소자(SD)의 게이트는 상기 워드라인(W/L)에 전기적으로 접속한다. 상기 선택 소자(SD)의 소오스/드레인들 중 어느 하나는 상기 비트라인(B/L)에 전기적으로 접속하며, 나머지 하나는 상기 공통 전극(CF)에 전기적으로 접속한다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 선택 소자층(SDL)에 한정하여 나타낸 레이아웃도이다. 도 3은 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 메모리 소자층(MDL)에 한정하여 나타낸 레이아웃도이다. 도 4는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 사시도이다. 도 5은 도 2, 도 3 및 도 4의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면을 나타낸 단면도이다. 도 6은 도 2, 도 3 및 도 4의 절단선들 Ⅱa-Ⅱa' 및 Ⅲa-Ⅲa'를 따라 취해진 단면들을 나타낸 단면도이다.
도 2, 도 5 및 도 6을 참조하면, 기판(100) 내에 소자분리막(100a)을 형성하여 활성영역들(act)을 정의할 수 있다. 상기 활성영역들(act)은 일방향으로 서로 평행하게 형성되되, 상기 활성영역들(act)의 각 열은 복수개의 활성영역들로 구성될 수 있다. 상기 기판(100)은 반도체 기판일 수 있고, 상기 소자분리막(100a)은 STI(Shallow Trench Isolation)법을 사용하여 형성된 것일 수 있다.
상기 소자분리막(100a)이 형성된 기판(100) 상에 게이트 절연막(10)과 게이트 도전막을 차례로 형성한 후, 상기 게이트 도전막을 패터닝함으로써 워드라인들(W/L)을 형성할 수 있다. 이 때, 각 활성영역(act)의 상부를 한 쌍의 워드라인들(W/L)이 가로지를 수 있다. 상기 워드라인(W/L)을 마스크로 하여 상기 활성영역(act) 내에 도전성 불순물을 도핑함으로써, 소오스/드레인 영역들(S/D)을 형성할 수 있다.
상기 워드라인들(W/L) 상에 제1 층간절연막(20)을 형성한 후, 상기 제1 층간절연막(20) 내에 제1 콘택홀들(C1)을 형성한다. 상기 제1 콘택홀들(C1)의 각 쌍은 상기 각 활성영역(act)의 양측 단부들을 각각 노출시킨다. 상기 제1 콘택홀들(C1) 내에 전도성 물질을 채워넣어 제1 콘택 플러그들(CP1)을 형성할 수 있다.
이어어, 상기 제1 층간절연막(20) 상에 상기 제1 콘택 플러그들(CP1)에 각각 접속하는 상호접속 패턴들(interconnection pattern; IC)을 형성할 수 있다.
상기 상호접속 패턴들(IC) 상에 제2 층간절연막(30)을 형성할 수 있다. 상기 제2 층간절연막(30) 및 상기 제1 층간절연막(20) 내에 제2 콘택홀들(C2)을 형성할 수 있다. 상기 제2 콘택홀들(C2)의 각각은 상기 한 쌍의 워드라인들(W/L) 사이의 활성영역(act)을 노출시킨다. 상기 제2 콘택홀들(C2) 내에 전도성 물질을 채워넣어 제2 콘택 플러그들(CP2)을 형성할 수 있다. 이어서, 상기 제2 층간절연막(30) 상에 상기 제2 콘택 플러그들(CP2)에 접속하는 비트라인들(bitline; B/L)을 형성할 수 있다. 상기 비트라인들(B/L)은 상기 활성영역들(act)의 열들과 평행하게 형성될 수 있다.
상기 비트라인들(B/L) 상에 제3 층간절연막(40)을 형성할 수 있다.
도 3, 도 4, 도 5 및 도 6을 참조하면, 상기 제3 층간절연막(40) 상에 복수개의 제1 방향 데이터선들(DV(i), i=1)이 배치된다. 상기 제1 방향 데이터선들(DV(i), i=1)은 서로 평행하게 배치될 수 있다. 상기 제1 방향 데이터선들(DV(i), i=1) 상에 상기 제1 배선간 절연막(110_i, i=1)이 배치될 수 있다.
상기 제1 배선간 절연막(110_i, i=1) 상에 상기 제1 방향 데이터선들(DV(i), i=1)에 교차하고 서로 평행하게 배열된 제2 방향 데이터선들(DH(i), i=1)이 위치할 수 있다. 상기 제2 방향 데이터선들(DH(i), i=1) 상에 상기 제2 배선간 절연 막(120_i, i=1)이 배치될 수 있다.
상기 제1 방향 데이터선들(DV(i), i=1), 상기 제1 배선간 절연막(110_i, i=1), 상기 제2 방향 데이터선들(DH(i), i=1), 및 상기 제2 배선간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다.
상기 단위층을 복수개 적층할 수 있다. 일 예로서, 도 4, 도 5 및 도 6에 도시된 바와 같이 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)을 형성하고, 제2 단위층(Li, i=2) 상에 제3 단위층(Li, i=3)을 형성할 수 있다.
상기 각 단위층에 구비된 제1 방향 데이터선들(DV(i))은 다른 단위층에 구비된 제1 방향 데이터선들(DV(i))에 정렬 배치되고, 상기 각 단위층에 구비된 제2 방향 데이터선들(DH(i)) 또한 다른 단위층에 구비된 제2 방향 데이터선들(DH(i))에 정렬 배치될 수 있다.
상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 제3 콘택홀들(C3)을 각각 형성할 수 있다. 상기 각 제3 콘택홀(C3)은 그 측벽부에 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들을 노출시키며, 그 바닥부에 상기 상호접속 패턴(IC)을 노 출시킬 수 있다.
상기 제3 콘택홀들(C3) 내에 도전성 필라들(CF)이 각각 배치된다. 상기 각 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이, 예를 들어 상기 도전성 필라(CF)의 측벽과 이에 인접하는 상기 제1 방향 데이터선들(DV(i))의 측벽들과 상기 제2 방향 데이터선들(DH(i))의 측벽들 사이에 저항변화물질막(RCL)이 위치한다. 상기 저항변화물질막(RCL)은 상기 도전성 필라(CF)의 외주를 감싸도록 형성될 수 있다.
본 실시예에서 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))의 각각은 하나의 도전성 필라(CF), 상기 도전성 필라(CF)의 측벽과 중첩하는 하나의 데이터선(DH(i) 또는 DV(i)), 및 상기 도전성 필라(CF)의 측벽과 상기 데이터선(DH(i) 또는 DV(i)) 사이에 위치하는 저항변화물질막(RCL)을 구비한다. 상기 도전성 필라(CF)와 상기 데이터선(DH(i) 또는 DV(i)) 사이의 전압 차이에 따라 상기 저항변화물질막(RCL) 내에 도전성 경로가 형성(저저항 상태)되거나 형성된 도전성 경로가 단절(고저항 상태)되기도 한다. 이러한 도전성 경로는 상기 도전성 필라(CF)와 상기 데이터선(DH(i) 또는 DV(i))이 중첩하는 극히 작은 면적에서만 생성되므로, 복수 개의 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))이 하나의 도전성 필라(CF)를 전극으로서 공유하더라도 이들 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4)) 각각에 별 개의 데이터를 기입할 수 있고 또한 기입된 데이터들을 혼동하지 않고 읽을 수 있다.
만약, 상기 단위층이 하나만 적층된 경우 단위 셀(UC) 내에 두 쌍의 단위 메모리 소자들(R(i, 1), R(i, 2), R(i, 3), R(i, 4))이 형성될 수 있어, 저항 변화 메모리 소자의 집적도가 향상될 수 있다. 그러나, 상기 각 단위층은 상기 제2 방향 데이터선들(DH(i), i=1)과 상기 제2 배선간 절연막(120_i, i=1)을 제외한 상기 제1 방향 데이터선들(DV(i), i=1)과 상기 제1 배선간 절연막(110_i, i=1)으로 이루어질 수도 있다. 이 경우, 단위 셀(UC) 내에 한 쌍의 단위 소자들(R(i, 1), R(i, 2))이 형성될 수 있다. 이 때에도 단위 셀(UC) 내에 하나의 단위 소자가 형성된 경우보다 집적도가 향상될 수 있다.
이에 더하여, 상기 단위층이 i개의 층으로 형성되는 경우에는 소자 집적도가 더욱 향상될 수 있다.
상기 저항변화물질막(RCL)은 상기 도전성 필라(CF)의 외주를 감싸도록 형성될 수 있다. 상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3, 또는 란타노이드 산화물 막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
상기 도전성 필라(CF)의 측벽과 상기 저항변화물질막(RCL) 사이, 또는 상기 저항변화물질막(RCL)과 상기 데이터선(DH(i) 및/또는 DV(i)) 사이에 터널링 배리어 절연막(미도시)이 더 위치할 수 있다. 상기 터널링 배리어 절연막은 그 양단에 걸리는 전계가 소정전압 이상일 때 포텐셜 배리어가 변형되어 전자를 터널링시킬 수 있는 막으로, 예를 들어 약 2-5nm내외의, SiO2, Al2O3, HfO2 또는 다층의 SiO2(2-nm)/HfO2(3-nm) 스택 구조를 가질 수 있다. 이러한 터널링 배리어 절연막이 형성되는 경우에는 선택되지 않은 셀에 소정전압 미만의 전계를 가하여 누설전류를 최소화할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 저항 변화 메모리의 프로그래밍 동작의 일 예를 설명하기 위한 개략도로서, 도 1의 선택소자를 생략한 도면이다.
도 7a을 참조하면, 도전성 필라들 중 선택된 도전성 필라(CF(n,m))에 1/2Vwrite를 인가하고, 선택되지 않은 도전성 필라들(CF(n,m+1), CF(n,m+2), CF(n+1,m), CF(n+1,m+1), CF(n+1,m+2), CF(n+2,m), CF(n+2,m+1), CF(n+2,m+2))에는 그라운드 전압(OV)을 인가한다. 이는 선택된 도전성 필라에 전기적으로 연결된 스위칭 소자(도 1의 SD)를 선택적으로 온 시키고, 선택되지 않은 도전성 필라들에 전기적으로 연결된 스위칭 소자(도 1의 SD)를 오프시켜 구현할 수 있다.
데이터선들 중 선택된 데이터선(DV(i,m+1))에 -1/2Vwrite를 인가하고, 선택되지 않은 데이터선들(DV(i,m), DV(i,m+2), DV(i,m+3), DH(i,n), DH(i,n+1), DH(i,n+2), DH(i,n+3))에는 그라운드 전압을 인가한다. 그 결과, 선택된 도전성 필라(CF(n,m))와 선택된 데이터선(DV(i,m+1)) 사이의 단위 소자 즉, 목표 소자(R(i, 2))에는 Vwrite의 전계가 인가되어 상기 목표 소자(R(i, 2))에는 데이터가 프로그래밍(저저항 상태 또는 고저항 상태)된다.
반면, 선택된 도전성 필라(CF(n,m))와 선택되지 않은 데이터선들(DV(i,m), DH(i,n), DH(i,n+1)) 사이의 단위 소자들(R(i, 1), R(i, 3), R(i, 4)), 및 선택된 데이터선(DV(i,m+1))과 선택되지 않은 도전성 필라들(CF(n,m+1), CF(n+1,m), CF(n+1,m+1), CF(n+2,m), CF(n+2,m+1)) 사이의 단위 소자들에는 1/2Vwrite의 전계가 인가되어 데이터가 프로그래밍되지 않는다. 또한, 상기 단위 소자들을 제외한 나머지 단위 소자들에는 전계가 인가되지 않아 데이터가 프로그래밍되지 않는다.
이와 같이, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 목 표 소자에 선택적으로 데이터를 프로그래밍할 수 있음을 알 수 있다.
도 7b는 본 발명의 일 실시예에 따른 저항 변화 메모리의 읽기 동작의 일 예를 설명하기 위한 개략도이다.
도 7b을 참조하면, 도전성 필라들 중 선택된 도전성 필라(CF(n,m))에 1/2Vread를 인가하고, 선택되지 않은 도전성 필라들(CF(n,m+1), CF(n,m+2), CF(n+1,m), CF(n+1,m+1), CF(n+1,m+2), CF(n+2,m), CF(n+2,m+1), CF(n+2,m+2))에는 그라운드 전압을 인가한다. 이는 선택된 도전성 필라에 전기적으로 연결된 스위칭 소자(도 1의 SD)를 선택적으로 온 시키고, 선택되지 않은 도전성 필라들에 전기적으로 연결된 스위칭 소자(도 1의 SD)를 오프시켜 구현할 수 있다.
데이터선들 중 선택된 데이터선(DV(i,m+1))에 -1/2Vread를 인가하고, 선택되지 않은 데이터선들(DV(i,m), DV(i,m+2), DV(i,m+3), DH(i,n), DH(i,n+1), DH(i,n+2), DH(i,n+3))에는 그라운드 전압을 인가한다. 그 결과, 선택된 도전성 필라(CF(n,m))와 선택된 데이터선(DV(i,m+1)) 사이의 단위 메모리 소자 즉, 목표 메모리 소자(R(i, 2))에는 Vread의 전계가 인가되어, 상기 선택된 데이터선(DV(i,m+1))에 상기 목표 메모리 소자(R(i, 2))에 저장된 데이터에 해당하는 전류가 흐른다.
반면, 선택된 도전성 필라(CF(n,m))와 선택되지 않은 데이터선들(DV(i,m), DH(i,n), DH(i,n+1)) 사이의 단위 메모리 소자들(R(i, 1), R(i, 3), R(i, 4)), 및 선택된 데이터선(DV(i,m+1))과 선택되지 않은 도전성 필라들(CF(n,m+1), CF(n+1,m), CF(n+1,m+1), CF(n+2,m), CF(n+2,m+1)) 사이의 단위 메모리 소자들에는 1/2Vread의 전계가 인가된다. 또한, 상기 단위 메모리 소자들을 제외한 나머지 단위 메모리 소자들에는 전계가 인가되지 않는다.
이 때, 선택된 데이터선(DV(i,m+1))의 전류를 센싱하면 상기 목표 메모리 소자(R(i, 2))에 저장된 데이터를 읽을 수 있다.
다만, 선택된 데이터선(DV(i,m+1))에 연결되고 1/2Vread의 전계가 인가되는 다른 단위 메모리 소자들 각각에 흐르는 전류는 상기 목표 메모리 소자(R(i, 2))에 흐르는 전류에 비해 약 100 배 정도 낮은 것이 바람직하다. 이를 위해 도 3, 도 4, 도 5 및 도 6를 참조하여 설명한 바와 같이 상기 단위 메모리 소자들에 터널링 배리어 절연막을 적용할 수 있다. 부연하면, 단위 메모리 소자들에 터널링 배리어 절연막을 적용함으로써, 1/2Vread의 전계가 인가될 때에는 상기 터널링 배리어 절연막의 포텐셜 베리어로 인해 전류가 흐르지 않을 수 있는 반면, Vread의 전계가 인가될 때에는 상기 터널링 배리어 절연막의 포텐셜 베리어가 변형되어 전류가 흐를 수 있다. 그러나, 이에 한정되는 것은 아니며, 선택된 데이터선(DV(i,m+1))에 연결된 목표 메모리 소자를 비롯한 모든 단위 메모리 소자에 1/2Vread의 전계를 인가하여 선택된 데이 터선(DV(i,m+1))에 흐르는 전류 즉, 기준 전류를 측정하고, 상술한 바와 같이 상기 목표 메모리 소자(R(i, 2))에만 선택적으로 Vread의 전계를 인가하여 선택된 데이터선(DV(i,m+1))에 흐르는 전류 즉, 읽기 전류를 측정하여 상기 기준 전류와 상기 읽기 전류를 비교하는 경우에는, 단위 메모리 소자에 1/2Vread의 전계가 인가될 때와 Vread의 전계가 인가될 때의 전류값의 차이가 크지 않은 경우에도 상기 목표 메모리 소자(R(i, 2))에 저장된 데이터를 충분히 읽을 수 있다.
도 7c는 본 발명의 일 실시예에 따른 저항 변화 메모리의 소거 동작의 일 예를 설명하기 위한 개략도이다.
도 7c를 참조하면, 모든 도전성 필라에 그라운드 전압을 인가하고 모든 신호선들에 Verase를 인가하여, 모든 단위 메모리 소자들에 Verase의 전계를 인가하면 모든 단위 메모리 소자들에 기입된 데이터를 소거할 수 있다. 모든 도전성 필라에 그라운드 전압을 인가하는 것은 모든 도전성 필라들에 전기적으로 연결된 스위칭 소자를 오프시켜 구현할 수 있다.
도 8a 내지 도 8i는 도 4의 절단선들 Ⅱa-Ⅱa', Ⅱb-Ⅱb', Ⅲa-Ⅲa', 및 Ⅲb-Ⅲb'를 따라 취해진 단면들을 메모리 소자층에 한정하여 공정단계 별로 나타낸 단면도들이다.
도 4 및 도 8a를 참조하면, 기판(100)을 제공한다. 상기 기판(100) 상에 도 2, 도 5 및 도 6을 참조하여 설명한 바와 같이 선택 소자층(SDL)을 형성한다.
상기 선택 소자층(SDL) 상에 제1 데이터 도전막(105_i, i=1)을 형성한다. 상기 제1 데이터 도전막(105_i, i=1)의 두께는 1F로 설정될 수 있다. 상기 제1 데이터 도전막(105_i, i=1)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
도 4 및 도 8b를 참조하면, 상기 제1 데이터 도전막(105_i, i=1)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제1 방향 데이터선들(DV(i), i=1)을 형성한다. 상기 제1 방향 데이터선들(DV(i), i=1) 사이의 피치(pitch)는 2F(F: feature size)로 설정될 수 있다.
상기 제1 방향 데이터선들(DV(i), i=1) 상에 제1 배선간 절연막(110_i, i=1)을 형성할 수 있다. 상기 제1 배선간 절연막(110_i, i=1)은 상기 제1 방향 데이터선들(DV(i), i=1)을 콘포말(conformal)하게 덮을 수 있도록 형성할 수 있다. 또한, 상기 제1 배선간 절연막(110_i, i=1)은 상기 제1 방향 데이터선들(DV(i), i=1) 사이의 공간을 메우지 않도록, 예를 들어 약 F/5의 두께로 형성될 수 있다. 상기 제1 배선간 절연막(110_i, i=1)은 실리콘 산화막일 수 있다.
도 4 및 도 8c를 참조하면, 상기 제1 배선간 절연막(110_i, i=1) 상에 제2 데이터 도전막(115_i, i=1)을 형성한다. 상기 제2 데이터 도전막(115_i, i=1)의 두께는 상기 제1 방향 데이터선들(DV(i), i=1) 사이의 공간을 메울 수 있도록 2F로 설정될 수 있다. 상기 제2 데이터 도전막(115_i, i=1)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
이어서, 상기 제2 데이터 도전막(115_i, i=1)을 CMP(Chemical Mechanical Polishing)법 등을 사용하여 평탄화할 수 있다.
도 4 및 도 8d를 참조하면, 상기 제2 데이터 도전막(115_i, i=1)을 포토리소그라피 공정을 사용하여 패터닝하여 서로 평행한 복수개의 제2 방향 데이터선들(DH(i), i=1)을 형성할 수 있다. 상기 제2 방향 데이터선들(DH(i), i=1)은 상기 제1 방향 데이터선들(DV(i), i=1)에 교차하고 서로 평행하게 배열될 수 있다. 상기 제2 방향 데이터선들(DH(i), i=1) 사이의 피치(pitch)는 2F(F: feature size)로 설정될 수 있다.
도 4 및 도 8e를 참조하면, 상기 제2 방향 데이터선들(DH(i), i=1) 상에 이들을 덮는 제2 배선간 절연막(120_i, i=1)을 형성할 수 있다. 상기 제2 배선간 절연막(120_i, i=1)은 상기 제2 방향 데이터선들(DH(i), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다. 상기 제2 배선간 절연막(120_i, i=1)은 실리콘 산화막일 수 있다. 상기 제2 배선간 절연막(120_i, i=1)을 CMP법 등을 사용하여 평탄화할 수 있다.
상기 제1 방향 데이터선들(DV(i), i=1), 상기 제1 배선간 절연막(110_i, i=1), 상기 제2 방향 데이터선들(DH(i), i=1), 및 상기 제2 배선간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다. 그러나, 상기 각 단위층은 상기 제2 방향 데이터선들(DH(i), i=1)과 상기 제2 배선간 절연막(120_i, i=1)을 제외한 상기 제1 방향 데이터선들(DV(i), i=1)과 상기 제1 배선간 절연막(110_i, i=1)으로 이루어질 수도 있다.
도 4 및 도 8f를 참조하면, 복수개의 단위층들을 적층할 수 있다. 일 예로서, 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)을 형성하고, 제2 단위층(Li, i=2) 상에 제3 단위층(Li, i=3)을 형성할 수 있다.
도 4 및 도 8g를 참조하면, 상기 제2 배선간 절연막(120_i, i=1, 2, 3), 및 상기 제1 배선간 절연막(110_i, i=1, 2, 3) 내에 복수개의 콘택홀들(C3)을 형성한다. 상기 콘택홀들(C3)은 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 형성되어, 그 측벽부에 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들을 노출시킨다. 상기 콘택홀들(C3)은 상기 선택 소자층(SDL)의 층간 절연막들(도 4 및 도 5의 30, 40) 내에도 연장되어, 그 바닥부에 상호접속 패턴(도 4 및 도 5의 IC)을 노출시킬 수 있다.
상기 콘택홀(C3)의 직경은 하기 수학식 1을 만족할 수 있다.
상기 수학식 1에서, DMH는 콘택홀(C3)의 직경이고, a는 서로 인접하는 제1 방향 데이터선들(DV(i)) 사이의 간격이고, b는 서로 인접하는 제2 방향 데이터선들(DH(i)) 사이의 간격이다.
상기 콘택홀(C3)의 직경이 상기 수학식 1을 만족할 때, 상기 각 콘택홀(C3) 내에는 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들이 노출될 수 있다. 이와 더불어서, 상기 제1 방향 데이터선들(DV(i))과 상기 제2 방향 데이터선들(DH(i))이 만나는 모서리부와 상기 콘택홀(C3) 사이에는 절연막이 잔존하여, 상기 제1 방향 데이터선들(DV(i))과 상기 제2 방향 데이터선들(DH(i))이 서로 단락되지 않을 수 있다.
도 4 및 도 8h를 참조하면, 상기 콘택홀(C3) 내에 상기 콘택홀(C3)의 측벽을 콘포말(conformal)하게 덮는 저항변화물질막(RCL)이 형성될 수 있다. 그 결과, 상기 저항변화물질막(RCL)은 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들을 덮을 수 있다.
상기 저항변화물질막(RCL)은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 상기 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 상기 전이금속 산화물막은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3, 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 상기 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 상기 칼코게나이드막은 GeSbTe막일 수 있고, 상기 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막일 수 있다. 또한, 상기 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.
상기 저항변화물질막(RCL)은 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 사용하여 형성할 수 있다.
도 4 및 도 8i를 참조하면, 상기 저항변화물질막(RCL)으로 둘러싸인 콘택홀들(C3) 내에 복수개의 도전성 필라들(CF)이 각각 배치된다. 그 결과, 상기 각 도전성 필라(CF)의 양측 측벽들과 한 쌍의 제1 방향 데이터선들(DV(i)) 사이, 및 각 도전 성 필라(CF)의 다른 양측 측벽들에 한 쌍의 제2 방향 데이터선들(DH(i))사이에 저항변화물질막(RCL)이 위치한다.
상기 저항변화물질막(RCL)을 형성하기 전에 상기 콘택홀(C3) 내에 상기 데이터선들(DV(i), DH(i))의 측벽을 덮는 터널 배리어 절연막(미도시)을 형성하거나, 상기 도전성 필라(CF)를 형성하기 전에 상기 저항변화물질막(RCL) 상에 터널 배리어 절연막을 형성할 수 있다. 다만, 상기 저항변화물질막(RCL)의 안정성을 고려하여 상기 저항변화물질막(RCL)을 형성하기 전에 상기 터널 배리어 절연막을 형성할 수 있다.
도 9은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부파쇄 사시도이다. 도 10는 도 9의 절단선들 Ⅱa-Ⅱa', Ⅱb-Ⅱb', Ⅲa-Ⅲa', 및 Ⅲb-Ⅲb'를 따라 취해진 단면들을 메모리 소자층에 한정하여 공정단계 별로 나타낸 단면도이다. 본 실시예에 따른 저항 변화 메모리 소자 어레이 및 그의 제조방법은 후술하는 것을 제외하고는 도 4, 도 8a 내지 도 8i를 참조하여 설명한 것들과 실질적으로 유사할 수 있다.
도 9 및 도 10을 참조하면, 기판(100)을 제공한다. 상기 기판(100) 상에 도 2, 도 5 및 도 6을 참조하여 설명한 바와 같이 선택 소자층(SDL)을 형성한다.
상기 선택 소자층(SDL) 상에 서로 평행한 복수개의 제1 방향 데이터선들(DV(i), i=1)을 형성한다. 상기 제1 방향 데이터선들(DV(i), i=1) 사이의 피 치(pitch)는 1F(F: feature size)로 설정될 수 있다. 상기 제1 방향 데이터선들(DV(i), i=1)의 두께 또한 1F로 설정될 수 있다.
상기 제1 방향 데이터선들(DV(i), i=1) 상에 이들을 덮는 제1 배선간 절연막(110_i, i=1)을 형성할 수 있다. 상기 제1 배선간 절연막(110_i, i=1)은 상기 제1 방향 데이터선들(DV(i), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다. 상기 제1 배선간 절연막(110_i, i=1)은 실리콘 산화막일 수 있다.
이 후, 제1 배선간 절연막(110_i, i=1)을 평탄화할 수 있다. 상기 평탄화는 CMP(Chemical Mechinical Polishing)법을 사용하여 수행할 수 있다.
상기 평탄화된 제1 배선간 절연막(110_i, i=1) 상에 상기 제1 방향 데이터선들(DV(i), i=1)에 교차하고 서로 평행하게 배열된 제2 방향 데이터선들(DH(i), i=1)을 형성할 수 있다. 상기 제2 방향 데이터선들(DH(i), i=1) 사이의 피치(pitch)는 1F(F: feature size)로 설정될 수 있다. 상기 제2 방향 데이터선들(DH(i), i=1)의 두께 또한 1F로 설정될 수 있다.
상기 제2 방향 데이터선들(DH(i), i=1) 상에 이들을 덮는 제2 배선간 절연막(120_i, i=1)을 형성할 수 있다. 상기 제2 배선간 절연막(120_i, i=1)은 상기 제2 방향 데이터선들(DH(i), i=1) 사이의 공간을 충분히 메울 수 있을 정도의 두께, 예를 들어 2F로 설정될 수 있다.
상기 제1 방향 데이터선들(DV(i), i=1), 상기 제1 배선간 절연막(110_i, i=1), 상기 제2 방향 데이터선들(DH(i), i=1), 및 상기 제2 배선간 절연막(120_i, i=1)은 제1 단위층(Li, i=1)을 구성할 수 있다. 제1 단위층(Li, i=1) 상에 제2 단위층(Li, i=2)을 형성하고, 제2 단위층(Li, i=2) 상에 제3 단위층(Li, i=3)을 형성하여 기판 상에 복수개의 단위층들을 형성할 수 있다.
상기 제2 배선간 절연막(120_i, i=1, 2, 3), 및 상기 제1 배선간 절연막(110_i, i=1, 2, 3) 내에 복수개의 콘택홀들(C3)을 형성한다. 상기 콘택홀들(C3)은 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들로 둘러싸인 공간들 내에 형성되어, 그 측벽부에 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들을 노출시킨다. 상기 콘택홀들(C3)은 상기 선택 소자층(SDL)의 층간 절연막들(도 4 및 도 5의 30, 40) 내에도 연장되어, 그 바닥부에 상호접속 패턴(도 4 및 도 5의 IC)을 노출시킬 수 있다.
이 때, 상기 콘택홀(C3)의 직경은 하기 수학식 2를 만족할 수 있다.
상기 수학식 2에서, DMH는 콘택홀(C3)의 직경이고, a는 서로 인접하는 제1 방향 데이터선들(DV(i)) 사이의 간격이고, b는 서로 인접하는 제2 방향 데이터선들(DH(i)) 사이의 간격이다.
상기 콘택홀(C3)의 직경이 상기 수학식 2를 만족할 때, 상기 각 콘택홀(C3) 내에는 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들이 노출될 수 있다. 그러나, 상기 콘택홀(C3) 은 도 8a 내지 도 8i를 참조하여 설명한 것과는 달리 상기 제1 방향 데이터선(DV(i))과 상기 제2 방향 데이터선(DH(i))이 만나는 모서리부에 접하도록 형성될 수도 있다. 본 실시예에서는 이 경우에도 상기 제1 방향 데이터선(DV(i))과 상기 제2 방향 데이터선(DH(i))이 상기 배선간 절연막에 의해 서로 다른 층으로 충분히 분리되기 때문에, 서로 단락되지 않을 수 있다.
상기 콘택홀(C3) 내에 상기 콘택홀(C3)의 측벽을 콘포말(conformal)하게 덮는 저항변화물질막(RCL)이 형성될 수 있다. 상기 저항변화물질막(RCL)은 상기 콘택홀(C3)의 측벽 상에만 선택적으로 형성된 스페이서 형태를 가질 수 있다. 그 결과, 상기 저항변화물질막(RCL)은 상기 제1 방향 데이터선들(DV(i))의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들(DH(i))의 서로 마주보는 측벽들을 덮을 수 있다.
상기 저항변화물질막(RCL)으로 둘러싸인 콘택홀들(C3) 내에 복수개의 도전성 필라들(CF)이 각각 형성될 수 있다. 그 결과, 상기 각 도전성 필라(CF)의 양측 측벽들과 한 쌍의 제1 방향 데이터선들(DV(i)) 사이, 및 각 도전성 필라(CF)의 다른 양측 측벽들에 한 쌍의 제2 방향 데이터선들(DH(i))사이에 저항변화물질막(RCL)이 위치한다. 상기 도전성 필라들(CF)은 Pt막, Ru막, Ir막 또는 Al막일 수 있으나, 바람직하게는 Al막일 수 있다.
상기 저항변화물질막(RCL)을 형성하기 전에 상기 콘택홀들(C3) 내에 상기 데이터선들(DV(i), DH(i))의 측벽을 덮는 터널 배리어 절연막(미도시)을 형성하거나, 상기 도전성 필라(CF)를 형성하기 전에 상기 저항변화물질막(RCL) 상에 터널 배리어 절연막을 형성할 수 있다.
도 11은 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
도 11을 참조하면, 전자제품(200)은 데이터 저장 매체인 적어도 하나의 저항 변화 메모리(210), 상기 저항 변화 메모리(210)에 접속된 프로세서(220) 및 상기 프로세서(220)에 접속된 입/출력 장치(230)를 포함한다. 여기서, 상기 저항 변화 메모리(210)는 상술한 저항변화 메모리 소자 어레이들 중 어느 하나를 포함할 수 있다.
상기 프로세서(220)은 상기 저항 변화 메모리 소자(210)를 제어하는 기능을 수행할 수 있다. 또한, 상기 전자제품(200)은 상기 입/출력 장치(230)를 통해 다른 전자제품과 데이터를 교환할 수 있다. 상기 프로세서(220) 및 상기 저항 변화 메모리 소자(210) 사이의 데이터 통신과 아울러서 상기 프로세서(220) 및 상기 입/출력 장치(230) 사이의 데이터 통신은 데이터 버스 라인들을 사용하여 이루어질 수 있다.
상기 전자제품(210)은 메모리 카드 등의 데이터 저장장치, 컴퓨터 등의 정보처리장치, 디지털 카메라 또는 휴대용 전화기(cellular phone)일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 나타낸 등가회로도(equivalent circuit diagram)이다.
도 2는 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 선택 소자층에 한정하여 나타낸 레이아웃도이다.
도 3은 도 1의 등가회로도에 상응하며, 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이의 일부를 메모리 소자층에 한정하여 나타낸 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 사시도이다.
도 5은 도 2, 도 3 및 도 4의 절단선 Ⅰ-Ⅰ'를 따라 취해진 단면을 나타낸 단면도이다.
도 6은 도 2, 도 3 및 도 4의 절단선들 Ⅱa-Ⅱa' 및 Ⅲa-Ⅲa'를 따라 취해진 단면들을 나타낸 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 저항 변화 메모리의 프로그래밍 동작의 일 예를 설명하기 위한 개략도이다.
도 7b는 본 발명의 일 실시예에 따른 저항 변화 메모리의 읽기 동작의 일 예를 설명하기 위한 개략도이다.
도 7c는 본 발명의 일 실시예에 따른 저항 변화 메모리의 소거 동작의 일 예를 설명하기 위한 개략도이다.
도 8a 내지 도 8i는 도 4의 절단선들 Ⅱa-Ⅱa', Ⅱb-Ⅱb', Ⅲa-Ⅲa', 및 Ⅲb-Ⅲb'를 따라 취해진 단면들을 메모리 소자층에 한정하여 공정단계 별로 나타낸 단면도들이다.
도 9은 본 발명의 일 실시예에 따른 저항 변화 메모리 소자 어레이를 나타낸 일부파쇄 사시도이다.
도 10는 도 9의 절단선들 Ⅱa-Ⅱa', Ⅱb-Ⅱb', Ⅲa-Ⅲa', 및 Ⅲb-Ⅲb'를 따라 취해진 단면들을 메모리 소자층에 한정하여 공정단계 별로 나타낸 단면도이다.
도 11은 본 발명의 실시예들에 따른 저항 변화 메모리를 데이터 저장 매체로(data storage media) 채택하는 전자제품(electronic product)의 개략적인 블록 다이아그램이다.
Claims (15)
- 기판 상에 서로 평행하게 배열된 한 쌍의 제1 방향 데이터선들;상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하고 서로 평행하게 배열된 한 쌍의 제2 방향 데이터선들;상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간 내에 배치된 도전성 필라(conductive pillar);상기 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 위치하는 저항변화물질막; 및상기 도전성 필라에 전기적으로 연결된 선택 소자를 포함하는 저항 변화 메모리 소자 어레이.
- 제1항에 있어서,상기 선택 소자들은 선택 트랜지스터들이고,상기 선택 트랜지스터들은 서로 평행한 복수개의 워드라인들과 상기 워드라인들에 교차하는 비트라인들의 교차지점들에 각각 위치하고,상기 각 선택 트랜지스터의 게이트는 상기 각 워드라인에 전기적으로 접속하고, 소오스/드레인들 중 하나는 상기 각 비트라인에 전기적으로 접속하며, 소오스/드레인들 중 나머지 하나는 상기 각 도전성 필라에 전기적으로 접속하는 저항 변화 메모리 소자 어레이.
- 삭제
- 제1항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 데이터선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 저항 변화 메모리 소자 어레이.
- 제1항에 있어서,상기 저항변화물질막은 금속산화물막(transition metal oxide layer), PCMO(Pr1-XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막인 저항 변화 메모리 소자 어레이.
- 기판 내에 형성된 소자분리막에 의해 정의된 활성영역;상기 활성영역을 가로지르는 워드라인;상기 워드라인 상에 서로 평행하게 배열된 한 쌍의 제1 방향 데이터선들;상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하고 서로 평행하게 배열된 한 쌍의 제2 방향 데이터선들;상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간 내에 위치하고, 상기 워드라인의 일측부에 노출된 활성영역에 전기적으로 접속하는 도전성 필라; 및상기 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 위치하는 저항변화물질막을 포함하는 저항 변화 메모리 소자 어레이.
- 제6항에 있어서,상기 워드라인의 타측부에 노출된 활성영역에 전기적으로 접속하고 상기 워드라인의 상부를 가로지르는 비트라인을 더 포함하는 저항 변화 메모리 소자 어레이.
- 삭제
- 제6항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 데이터선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 저항 변화 메모리 소자 어레이.
- 기판 내에 소자분리막을 형성하여 활성영역을 정의하는 단계;상기 활성영역을 가로지르는 워드라인을 형성하는 단계;상기 워드라인 상에 서로 평행하게 배열된 적어도 한 쌍의 제1 방향 데이터선들을 형성하는 단계;상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하고 서로 평행하게 배열된 제2 방향 데이터선들을 형성하는 단계;상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간 내에 위치하고, 상기 워드라인의 일측부에 노출된 활성영역에 전기적으로 접속하는 도전성 필라를 형성하는 단계; 및상기 도전성 필라를 형성하기 전에 상기 데이터선들의 측벽들 상에 저항변화물질막을 형성하는 단계를 포함하는 저항 변화 메모리 소자의 제조방법.
- 삭제
- 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자제품에 있어서, 상기 저항 변화 메모리 소자는기판 상에 서로 평행하게 배열된 한 쌍의 제1 방향 데이터선들;상기 제1 방향 데이터선들 상에 상기 제1 방향 데이터선들에 교차하고 서로 평행하게 배열된 한 쌍의 제2 방향 데이터선들;상기 제1 방향 데이터선들의 서로 마주보는 측벽들과 상기 제2 방향 데이터선들의 서로 마주보는 측벽들로 둘러싸인 공간 내에 배치된 도전성 필라(conductive pillar);상기 도전성 필라의 측벽과 이에 인접하는 상기 데이터선의 측벽 사이에 위치하는 저항변화물질막; 및상기 도전성 필라에 전기적으로 연결된 선택 소자를 포함하는 전자제품.
- 제12항에 있어서,상기 선택 소자들은 선택 트랜지스터들이고,상기 선택 트랜지스터들은 서로 평행한 복수개의 워드라인들과 상기 워드라인들에 교차하는 비트라인들의 교차지점들에 각각 위치하고,상기 각 선택 트랜지스터의 게이트는 상기 각 워드라인에 전기적으로 접속하고, 소오스/드레인들 중 하나는 상기 각 비트라인에 전기적으로 접속하며, 소오스/드레인들 중 나머지 하나는 상기 각 도전성 필라에 전기적으로 접속하는 전자제품.
- 삭제
- 제12항에 있어서,상기 도전성 필라의 측벽과 상기 저항변화물질막 사이, 또는 상기 저항변화물질막과 상기 데이터선 사이에 위치하는 터널링 배리어 절연막을 더 포함하는 전자제품.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060024886A1 (en) | 2004-07-30 | 2006-02-02 | Richard Ferrant | MRAM storage device |
| US20060094187A1 (en) | 2001-06-28 | 2006-05-04 | Sharp Laboratories Of America, Inc. | Method of changing an electrically programmable resistance cross point memory bit |
| JP2009081251A (ja) * | 2007-09-26 | 2009-04-16 | Panasonic Corp | 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ |
-
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060094187A1 (en) | 2001-06-28 | 2006-05-04 | Sharp Laboratories Of America, Inc. | Method of changing an electrically programmable resistance cross point memory bit |
| US20060024886A1 (en) | 2004-07-30 | 2006-02-02 | Richard Ferrant | MRAM storage device |
| JP2009081251A (ja) * | 2007-09-26 | 2009-04-16 | Panasonic Corp | 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101328506B1 (ko) | 2012-06-28 | 2013-11-13 | 인텔렉추얼디스커버리 주식회사 | 하이브리드 스위칭 막을 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법 |
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