KR101041742B1 - 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 소자, 그 구동 방법 및 제조 방법에 관한 것이다.
본 발명의 실시 예들은 일 방향으로 배열된 복수의 제 1 배선과, 제 1 배선 상에 형성된 복수의 도전 패턴과, 도전 패턴 상에 형성된 가변 저항층과, 도전 패턴의 일부를 지나도록 제 1 배선과 교차되는 방향으로 배열된 복수의 제 2 배선과, 도전 패턴의 나머지 일부를 지나도록 상기 제 1 배선과 교차되는 방향으로 배열된 복수의 제 3 배선을 포함하는 가변 저항 메모리 소자를 포함한다.
본 발명의 실시 예들에 의하면, 더블 패터닝 및 사이드월 스페이서를 이용하여 1F 이하, 바람직하게는 0.1F의 미세 패턴을 형성하고, 이를 이용하여 4F2의 면적에서 복수 비트의 데이터를 저장할 수 있다.
가변 저항 메모리, 더블 패터닝, 사이드월 스페이서, 도전 패턴
Description
본 발명은 저항 변화 메모리 소자에 관한 것으로, 특히 더블 패터닝(douple patterning) 및 사이드월 스페이서(sidewall spacer)를 이용하여 미세 패턴을 형성한 저항 변화 메모리 소자, 그 제조 방법 및 구동 방법에 관한 것이다.
최근, 플래쉬 메모리 소자에 비해 소비 전력이 낮고 집적도가 높은 차세대 비휘발성 메모리 소자가 연구되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화를 이용하는 자기 변화 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
그 중에서 저항 변화 메모리 소자는 상부 전극 및 하부 전극 사이에 가변 저항 물질이 형성된 저항 변화 메모리 셀을 포함하고, 상부 전극 및 하부 전극에 인가되는 전압에 따라 가변 저항 물질의 저항이 변화하는 특성을 갖는다. 이러한 저항 메모리 소자는 제조된 후 저항 변화 메모리 셀에 상당히 높은 레벨의 필라멘트 형성 전압을 인가함으로써 가변 저항 물질 내에 필라멘트를 형성한다. 필라멘트는 상부 전극과 하부 전극 사이를 흐르는 셀 전류의 전류 경로(current path)가 된다. 필라멘트가 형성된 후 리셋 전압을 인가하여 가변 저항 물질을 리셋 상태로 만들거나, 셋 전압을 인가하여 가변 저항 물질을 셋 상태로 만들 수 있다.
이러한 저항 변화 메모리 소자는 필라멘트 형태의 스위칭 메카니즘을 가짐으로써 빠른 스위칭 특성, 안정적인 리텐션(retention) 특성 등의 장점을 가지고 있지만, 원천적으로 랜덤(random)하게 형성되는 필라멘트로 인해 안정적인 스위칭 특성의 확보가 어렵다. 그런데, 금속 팁(metal tip)을 가변 저항 물질 내에 형성하면 스위칭 특성의 균일도를 개선할 수 있다. 이를 위해 피뢰침과 유사한 날카로운 금속 팁을 가지는 저항 변화 메모리에 대해 연구가 진행되었다.
그런데, 현재 반도체 소자의 제조 공정에서 사진(lithography) 공정의 한계로 인하여 1F(feature size) 이하의 소자 구현이 어렵다. 1F란 사진 공정을 적용할 수 있는 최소 사이즈를 말한다. 예를 들어 배선의 폭 및 간격이 30nm의 소자의 경우 30nm가 1F가 되는데, 소자의 단위 면적을 계산할 때 배선의 폭 및 간격을 같이 고려하여 피치 단위로 계산하게 된다. 한편, 메모리 소자의 단위 면적이 예를 들어 30㎚×30㎚로 매우 작은 경우, 여기에 형성해야 하는 금속 팁의 크기는 이보다 작 은 10㎚ 이하이어야 한다. 또한, 기가비트(Gbit), 테라비트(Tbit)급 소자의 균일한 스위칭 특성을 확보하기 위해서는 모든 금속 팁의 크기가 아토믹 스케일(atomic scale)로 균일해야 한다. 그러나, 기존의 반도체 기술을 이용하는 경우 균일한 10㎚급의 소자를 제조하는 것은 거의 불가능하고, 금속 팁을 균일하게 형성하는 것도 거의 불가능하다.
본 발명은 1F 이하의 패턴 형성이 가능한 가변 저항 메모리 소자, 그 구동 방법 및 제조 방법을 제공한다.
본 발명은 더블 패터닝(double patternig) 및 사이드월 스페이서(sidewall spacer)를 이용하여 1F 이하의 패턴 형성이 가능한 가변 저항 메모리 소자, 그 구동 방법 및 제조 방법을 제공한다.
본 발명은 소정 면적 내에 복수의 단위 소자를 형성함으로써 소정의 면적 내에 멀티 비트의 데이터 저장이 가능한 가변 저항 메모리 소자, 그 구동 방법 및 제조 방법을 제공한다.
본 발명은 소정의 면적 내에 복수의 단위 소자가 형성된 일 소자층을 복수 적층하여 집적도를 향상시킬 수 있는 3차원 구조의 가변 저항 메모리 소자, 그 구동 방법 및 제조 방법을 제공한다.
한편, 본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있다.
본 발명의 일 양태에 따른 가변 저항 메모리 소자는 일 방향으로 배열된 복수의 제 1 배선; 상기 제 1 배선과 연결 형성된 복수의 도전 패턴; 상기 도전 패턴 상에 형성된 가변 저항층; 상기 가변 저항층 상의 상기 도전 패턴의 일부를 지나도록 상기 제 1 배선과 교차되는 방향으로 배열된 복수의 제 2 배선; 및 상기 가변 저항층 상의 상기 도전 패턴의 나머지 일부를 지나도록 상기 제 1 배선과 교차되는 방향으로 배열된 복수의 제 3 배선을 포함한다.
상기 도전 패턴은 상기 제 1 배선의 측면으로부터 상부로 돌출되며, 상기 제 1 배선의 높이보다 높게 형성되고, 상기 도전 패턴은 4F2의 면적에 복수 형성된다.
상기 도전 패턴은 상기 제 1 배선의 상부로부터 돌출되어 형성된다.
상기 가변 저항층은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1), 칼코게나이드(chalcogenide), 페로브스카이트(perovskite) 및 금속 도핑된 고체 전해질의 적어도 어느 하나로 형성된다.
상기 도전 패턴과 상기 가변 저항층 사이에 터널링 배리어가 더 형성된다.
상기 제 2 배선은 평면 방향에서 상기 제 1 배선과 예각을 이루며 연장 형성되고, 상기 제 3 배선은 평면 방향에서 상기 제 1 배선과 예각을 이루고 상기 제 2 배선과 직교하는 방향으로 연장 형성된다.
상기 제 2 배선 및 제 3 배선 사이에 마련된 절연층을 더 포함한다.
상기 제 3 배선은 상기 절연층 내에 형성된 홀 또는 트렌치를 통해 상기 도전 패턴 상의 상기 가변 저항층 상에 접하여 형성된다.
상기 제 2 배선은 상기 복수의 제 1 배선의 일 측면에 형성된 상기 도전 패턴 상을 지나도록 형성되고, 상기 제 3 배선은 상기 복수의 제 1 배선의 타 측면에 형성된 상기 도전 패턴 상을 지나도록 형성된다.
상기 복수의 제 1 배선, 도전 패턴, 가변 저항층, 제 2 배선 및 제 3 배선이 일 소자층을 이루고, 복수의 상기 소자층이 적층되어 3차원 구조를 이루며, 상기 복수의 소자층 각각의 사이에 형성된 층간 절연막을 더 포함한다.
본 발명의 다른 양태에 따른 가변 저항 메모리 소자는 일 방향으로 배열된 복수의 하부 배선; 상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선; 상기 복수의 하부 배선과 교차하고, 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및 상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함한다.
상기 가변 저항 소자는 상기 제 1 배선 상에 형성된 도전 패턴과, 상기 도전 패턴 상에 형성된 가변 저항층을 포함하고, 상기 도전 패턴은 4F2의 면적에 복수로 형성되어 4F2의 면적당 복수 비트의 프로그램이 가능하다.
본 발명의 또다른 양태에 따른 가변 저항 메모리 소자의 구동 방법은 일 방향으로 배열된 복수의 하부 배선; 상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선; 상기 복수의 하부 배선과 교차하고, 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및 상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함하고, 상기 하부중 선택된 적어도 어느 하나에 제 1 프로그램 전압을 인가하고, 상기 제 1 및 제 2 상부 배선중 선택된 적어도 어느 하나에 제 2 프로그램 전압을 인가하여 선택된 적어도 하나의 가변 저항 소자를 프로그램하며, 선택된 상기 가변 저항 소자와 연결된 상기 하부 배선에 읽기 전압을 인가하고, 상기 선택된 가변 저항 소자와 연결된 상기 제 1 또는 제 2 상부 배선에 접지 전압을 인가하여 상기 가변 저항 소자의 프로그램 상태를 읽는다.
상기 제 1 프로그램 전압은 포지티브 전압이고, 상기 제 2 프로그램 전압은 네가티브 전압이며, 상기 선택되지 않은 하부 배선과 선택되지 않은 제 1 및 제 2 상부 배선에 접지 전압을 인가한다.
상기 선택된 가변 저항 소자와 연결된 상기 제 1 상부 배선 또는 제 2 상부 배선의 전위 변화를 센싱하여 상기 가변 저항 소자의 프로그램 상태를 읽으며, 상기 선택되지 않은 가변 저항 소자와 연결된 상기 하부 배선, 제 1 및 제 2 상부 배선에는 읽기 전압보다 낮은 전압을 인가한다.
본 발명의 또다른 실시 예에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 일 방향으로 연장되는 복수의 하부 배선을 형성하는 단계; 상기 하부 배선과 연결되도록 사이드월 스페이서를 이용하여 복수의 도전 패턴을 형성하는 단계; 상기 복수의 도전 패턴 상에 가변 저항층을 형성하는 단계; 및 상기 복수의 도전 패턴 상을 지나도록 더블 패터닝을 이용하여 상기 가변 저항층 상에 복수의 상부 배선을 형성하는 단계를 포함한다.
상기 상부 배선은 상기 복수의 도전 패턴의 일부를 지나도록 상기 더블 패터닝을 이용하여 상기 가변 저항층 상에 복수의 제 1 상부 배선을 형성하는 단계; 및 상기 복수의 도전 패턴의 나머지 일부를 지나도록 상기 제 1 상부 배선과 절연되면서 직교하는 방향으로 연장하는 복수의 제 2 상부 배선을 형성하는 단계를 포함한다.
상기 복수의 도전 패턴을 형성하는 단계는, 제 1 사이드월 스페이서 공정으로 상기 하부 배선의 양 측면에 도전층 사이드월 스페이서를 형성하는 단계; 상기 도전층 사이드월 스페이서와 교차하는 제 2 사이드월 스페이서 공정으로 절연층 사이드월 스페이서를 형성하는 단계; 상기 절연층 사이드월 스페이서에 의해 노출된 도전층 사이드월 스페이서를 제거한 후 상기 절연층 사이드월 스페이서를 제거하는 단계를 포함한다.
상기 복수의 도전 패턴을 형성하는 단계는, 상기 복수의 하부 배선 상에 복수의 제 1 마스크막을 적층하고 이들 측면에 상기 도전층 사이드월 스페이서를 형성하는 단계; 상기 하부 배선과 직교하는 방향으로 복수의 제 2 마스크막을 형성한 후 그 측벽에 상기 절연층 사이드월 스페이서를 형성하는 단계; 상기 절연층 사이드월 스페이서에 의해 노출된 상기 도전층 사이드월 스페이서를 제거하는 단계; 및 상기 절연층 사이드월 스페이서, 제 1 및 제 2 마스크막을 제거하는 단계를 포함한다.
상기 도전 패턴이 일부 노출되도록 상기 기판 상에 절연층을 형성하는 단계를 더 포함한다.
상기 제 1 상부 배선을 형성하는 단계는, 상기 가변 저항층 상에 도전층 및 감광막을 형성하는 단계; 상기 감광막을 1차 노광하여 제 1 폭의 노광 영역과 제 2 폭의 비노광 영역을 형성하는 단계; 상기 감광막의 비노광 영역을 제 1 폭으로 2차 노광하는 단계; 상기 1차 및 2차 노광 영역을 현상하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계를 포함한다.
상기 제 1 상부 배선 상에 절연층을 형성한 후 상기 절연층 내에 상기 도전 패턴의 다른 일부를 개방하는 콘택홀을 형성하는 단계를 더 포함하고, 상기 제 2 상부 배선은 상기 콘택홀이 매립되도록 상기 절연층 상에 형성한다.
상기 콘택홀을 형성하는 단계는, 상기 도전 패턴의 다른 일부 상의 상기 가변 저항층이 노출되도록 상기 절연층을 식각하여 상기 콘택홀보다 큰 제 1 콘택홀을 형성하는 단계; 및 상기 제 1 콘택홀의 측면에 사이드월을 형성하는 단계를 포함한다.
상기 제 2 상부 배선을 형성하는 단계는, 상기 콘택홀이 매립되도록 상기 절연층 상에 도전층 및 감광막을 형성하는 단계; 상기 감광막을 1차 노광하여 제 1 폭의 노광 영역과 제 2 폭의 비노광 영역을 형성하는 단계; 상기 감광막의 비노광 영역을 제 1 폭으로 2차 노광하는 단계; 상기 1차 및 2차 노광 영역을 현상하여 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계를 포함한다.
상기 복수의 하부 배선은 더블 패터닝을 이용하여 형성한다.
상부 배선 상에 층간 절연막을 형성하는 단계; 및 상기 하부 배선, 도전 패 턴, 가변 저항층 및 상부 배선을 순차적으로 형성하여 소자층을 형성하는 단계를 더 포함하고, 상기 층간 절연막과 상기 소자층을 복수 적층하여 3차원 구조를 제조한다.
본 발명의 또다른 실시 예에 따른 전자 제품은 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자 제품이고, 상기 저항 변화 메모리 소자는 일 방향으로 배열된 복수의 하부 배선; 상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선; 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및 상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함한다.
본 발명의 실시 예들은 일 방향으로 연장되는 제 1 배선을 형성한 후 제 1 배선 상에 복수의 도전 패턴을 형성하고, 복수의 도전 패턴의 일부를 지나도록 복수의 제 2 배선을 형성한 후 복수의 도전 패턴의 나머지 일부를 지나도록 복수의 제 3 배선을 형성하여 일 소자층을 형성한다. 또한, 이러한 소자층을 복수 적층하여 3차원 구조의 가변 저항 메모리 소자를 제작한다. 여기서, 제 2 배선 및 제 3 배선, 더욱 바람직하게는 제 1 배선도 더블 패터닝을 이용하여 1F 이하의 폭 및 간격으로 형성할 수 있고, 도전 패턴은 사이드월 스페이서를 이용하여 바람직하게는 0.1F의 미세 패턴으로 형성할 수 있다.
본 발명의 실시 예들에 의하면, 더블 패터닝 및 사이드월 스페이서를 이용하여 1F 이하, 바람직하게는 0.1F의 미세 패턴을 형성하고, 이를 이용하여 4F2의 면적에서 복수 비트의 데이터를 저장할 수 있다.
따라서, 사진 공정의 한계를 극복하여 1F 이하의 패턴을 형성할 수 있고, 이에 따라 면적 대비 소자의 집적도를 향상시킬 수 있다.
또한, 균일한 패턴 형성이 가능하므로 스위칭 특성의 균일성을 개선할 수 있고, 이에 따라 소자의 동작 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자의 평면도이 고, 도 2는 등가 회로도이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자는 일 방향으로 연장 형성된 복수의 제 1 배선(100)과, 제 1 배선(100)의 측면에 접하여 돌출 형성된 복수의 도전 패턴(200)과, 적어도 복수의 도전 패턴(200) 상에 형성된 가변 저항층(300)과, 복수의 도전 패턴(200)의 일부를 지나도록 제 1 배선(100)과 예각을 이루고 연장 형성된 복수의 제 2 배선(400)과, 가변 저항층(300) 상부에 형성되고 복수의 도전 패턴(200)의 나머지 일부를 지나도록 제 2 배선(400)과 직교하는 방향으로 연장 형성된 복수의 제 3 배선(500)을 포함한다. 여기서, 제 1 배선(100)은 가변 저항층(300) 하부에 형성된 하부 배선이고, 제 2 및 제 3 배선(400 및 500)은 가변 저항층(300) 상부에 형성된 상부 배선이다.
복수의 제 1 배선(110, 120 및 130; 100)은 일 방향, 예를들어 가로 방향으로 연장 형성될 수 있다. 복수의 제 1 배선(100)은 각각 소정의 폭, 간격 및 두께로 형성될 수 있는데, 예를들어 1F(feature size)의 폭, 간격 및 두께로 형성될 수 있다. 1F는 사진(lithography) 공정으로 형성할 수 있는 최소 사이즈(minimum size)를 말하며, 소자에 따라 30㎚, 45㎚ 등일 수 있다. 또한, 제 1 배선(100)은 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 폴리실리콘의 적어도 어느 하나를 이용하여 형성할 수 있으며, 단일층 또는 복수의 층으로 형성할 수 있다.
복수의 도전 패턴(210, 220 및 230; 200)은 제 1 배선(100)의 측면에서 소정 의 폭 및 간격으로 돌출 형성된다. 즉, 도전 패턴(200)은 제 1 배선(100)의 길이 방향을 따라 제 1 배선(100)의 위쪽 측면 및 아래쪽 측면으로부터 돌출 형성된다. 예를들어 첫번째 제 1 배선(110)의 위쪽 측면 및 아래쪽 측면에서 복수의 도전 패턴(211 및 212)이 형성되고, 두번째 제 1 배선(120)의 위쪽 측면 및 아래쪽 측면에서 복수의 도전 패턴(221 및 222)이 형성되며, 세번째 제 1 배선(130)의 위쪽 측면 및 아래쪽 측면에서 복수의 도전 패턴(231 및 232)이 형성된다. 한편, 이러한 도전 패턴(200) 각각은 제 1 배선(100)의 폭 및 간격을 고려하여 서로 인접한 도전 패턴(200)이 서로 단락되지 않도록 형성되며, 이를 위해 예를들어 0.3F 이하의 폭, 바람직하게는 0.2F 또는 0.1F의 폭으로 형성될 수 있다. 또한, 도전 패턴(200) 사이의 간격은 도전 패턴(200)의 폭과 동일하게 하거나, 도전 패턴(200)과 상부에서 중첩되는 제 2 배선(400) 및 제 3 배선(500)의 폭 및 간격 등을 고려하여 도전 패턴(200) 사이의 간격은 도전 패턴(200)의 폭보다 넓게 형성할 수 있다. 따라서, 4F2의 면적에 적어도 네 개의 도전 패턴(200)을 형성할 수 있다. 또한, 복수의 도전 패턴(200)은 각각이 제 1 배선(100)과 제 2 배선(400) 또는 제 3 배선(500)에 인가되는 전압에 따라 각각의 데이터를 저장하는 단위 소자로 기능할 수 있다. 따라서, 4F2의 면적에 적어도 4비트의 데이터를 저장할 수 있다. 또한, 복수의 도전 패턴(200)은 제 1 배선(100)의 두께보다 두껍게 형성할 수 있다. 이러한 도전 패턴(200)은 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 폴리실 리콘의 적어도 어느 하나를 이용하여 형성할 수 있다. 또한, 도전 패턴(200)은 제 1 배선(100)과 동일 물질로 형성할 수 있다.
가변 저항층(300)은 복수의 제 1 배선(100)과 복수의 도전 패턴(200)을 포함한 전체 상부에 형성된다. 가변 저항층(300)은 제 1 배선(100)과 제 2 및 제 3 배선(400 및 500) 사이에 인가되는 전압에 따라 저항이 변화되는 물질을 이용하여 형성할 수 있다. 가변 저항층(300)은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1), 칼코게나이드(chalcogenide), 페로브스카이트(perovskite) 또는 금속 도핑된 고체 전해질을 이용할 수 있다. 금속 산화물은 SiO2, Al2O3 또는 전이 금속 산화물을 포함할 수 있고, 전이 금속 산화물은 HfO2, ZrO2, Y2O3, TiO2, NiO, Nb2O5, Ta2O5, CuO, Fe2O3 또는 란타노이드 산화물(lanthanoids oxide)을 포함할 수 있으며, 란타노이드는 란탄(La), 세륨(Ce), 프라세오디움(Pr), 네오디뮴(Nd), 사마륨(Sm), 가돌리움(Gd) 또는 디스프로슘(Dy)를 포함할 수 있다. 또한, 칼코게나이드는 GeSbTe를 포함할 수 있고, 페로브스카이트는 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3를 포함할 수 있으며, 금속 도핑된 고체 전해질은 GeSe 내에 Ag가 도핑된, 즉 AgGeSe을 포함할 수 있다. 한편, 도시되지 않았지만, 가변 저항층(300) 하부, 즉 가변 저항층(300)과 제 1 배선(100) 및 도전 패턴(200) 사이에 터널링 배리어(미도시)가 더 형성될 수 있다. 터널링 배리어는 그 양단에 걸리는 전계가 소정 전압 이상일 때 전위 장벽(potential barrier)이 변화되어 전자를 터널링시킬 수 있는 막으로, 예를 들어 약 2∼5nm 정도의 SiO2, Al2O3, HfO2 또는 SiO2/HfO2 등의 적층 구조를 가질 수 있다. 이러한 터널링 배리어가 형성되는 경우에는 선택되지 않은 셀에 소정 전압 미만의 전계를 가하여 누설 전류를 최소화할 수 있다.
복수의 제 2 배선(410 내지 470; 400)은 제 1 배선(100)과 예각, 예를들어 45°의 각도를 이루는 사선 방향으로 연장 형성되는데, 예를들어 좌측 상향으로부터 우측 하향으로 연장 형성된다. 복수의 제 2 배선(400)은 제 1 배선(100)의 상측에 형성된 도전 패턴(210)을 지나도록 형성된다. 예를들어, 두번째 제 2 배선(420)는 첫번째 제 1 배선(110)의 도전 패턴(211a), 두번째 제 1 배선(120)의 도전 패턴(221b) 및 세번째 제 1 배선 라인(130)의 도전 패턴(231c) 상을 지나도록 연장 형성된다. 즉, 제 2 배선(400)은 n번째 제 1 배선(100, n) 상의 n번째 도전 패턴(200, n)으로부터 n+1번째 제 1 배선(100, n+1) 상의 n+1 번째 도전 패턴(200, n+1), n+2 번째 제 1 배선(100, n+2) 상의 n+2번째 도전 패턴(200, n+2)을 지나도록 연장 형성된다. 이러한 복수의 제 2 배선(400)은 도전성 물질로 형성되는데, 제 1 배선(100) 및 도전 패턴(200)과 동일 물질로 형성될 수 있다. 또한, 제 2 배선(400)은 도전 패턴(200)의 폭 및 간격 등을 고려하여 소정 폭으로 형성될 수 있는데, 예를 들면 도전 패턴(200)과 동일한 폭으로 형성될 수 있다.
복수의 제 3 배선(510 내지 570; 500)은 제 1 배선(100)과 예각, 예를들어 45°의 각도를 이루고, 제 2 배선(400)과 수직을 이루는 방향으로 연장 형성되는데, 예를들어 우상향으로부터 좌하향으로 연장 형성된다. 또한, 제 3 배선(500)은 제 2 배선(400)과 연결되지 않은 도전 패턴(200)의 일부, 즉 제 1 배선(100)의 하측에 형성된 도전 패턴(212, 222 및 232) 상을 지나도록 연장 형성된다. 예를들어, 두번째 제 3 배선(520)는 첫번째 제 1 배선(110) 상의 도전 패턴(212c), 두번째 제 1 배선(120) 상의 도전 패턴(222b) 및 세번째 제 1 배선(130) 상의 도전 패턴(232a) 상을 지나도록 연장된다. 즉, 제 3 배선(500)은 n번째 제 1 배선(100, n) 상의 n+2번째 도전 패턴(200, n+2)으로부터 n+1번째 제 1 배선(100, n+1) 상의 n+1 번째 도전 패턴(200, n+1), n+2 번째 제 1 배선(100, n+2) 상의 n번째 도전 패턴(200, n)을 지나도록 연장 형성된다. 이러한 복수의 제 3 배선(500) 또한 도전성 물질로 형성되는데, 제 1 배선(100), 도전 패턴(200) 및 제 2 배선(400)과 동일 물질로 형성될 수 있다. 또한, 제 3 배선(500)은 도전 패턴(200) 및 제 2 배선(400)의 폭 및 간격 등을 고려하여 소정 폭으로 형성될 수 있는데, 예를 들면 도전 패턴(200) 및 제 2 배선(400)과 동일한 폭으로 형성될 수 있다.
상기한 바와 같이 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자는 제 1 배선(100)과 제 2 배선(400) 또는 제 3 배선(500)에 인가되는 전압에 따라 제 1 배선(100)과 도전 패턴(200)의 적어도 어느 하나와 제 2 배선(400) 및 제 3 배선(500)의 적어도 어느 하나 사이의 가변 저항층(300) 내에 도전성 경로가 형성(저저항 상태)되거나 형성된 도전성 경로가 단절(고저항 상태)된다. 예를 들어, 제 1 배선(100)에 소정 전압이 인가되고, 제 2 배선(400)의 선택된 하나에 소정 전압이 인가되면 선택된 제 1 배선(100) 및 제 2 배선(400) 사이의 도전 패턴(200)과 제 2 배선(400) 사이의 가변 저항층(300)에 도전성 경로가 생겨 1비트의 데이터를 저장하게 된다. 따라서, 도전 패턴(200) 하나는 1비트의 데이터를 저장할 수 있고, 4F2의 면적에서 적어도 네 개의 도전 패턴(200)을 형성할 수 있으므로 4F2의 면적에서 적어도 4비트의 데이터를 저장할 수 있다.
도 2는 본 발명의 제 1 실시 예에 따른 저항 메모리 소자의 등가 회로도로서 일 방향, 예를 들어 가로 방향으로 배열된 복수의 제 1 배선(D11 내지 및 D15; D10)과, 제 1 배선(D10)과 상하로 이격되고 예각을 이루는 사선 방향으로 배열된 복수의 제 2 배선(D21 내지 D24; D20)과, 제 1 배선(D10)과 상하로 이격되고 제 2 배선(D20)과 평면상에서 직교하는 방향으로 배열된 복수의 제 3 배선(D31 내지 D34; D30)이 마련되고, 인접한 각각 두 개의 제 2 배선(D20) 및 제 3 배선(D30)이 이루는 영역(A)과 제 1 배선(D10) 사이에 네 개의 단위 소자(R1, R2, R3 및 R4)가 마련된다. 이러한 본 발명의 제 1 실시 예에 따른 저항 메모리 소자는 단위 소자(R1, R2, R3 및 R4)의 선택된 적어도 어느 하나에 데이터를 프로그램시킬 수 있고, 그 데이터를 읽어내거나 소거할 수도 있다. 즉, 단위 소자(R1, R2, R3 및 R4)를 독립적으로, 또는 동시에 구동시킬 수 있다.
이러한 본 발명의 제 1 실시 예에 따른 저항 메모리 소자의 구동 방법을 도 3 내지 도 5를 이용하여 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자의 프로그램 방법을 설명하기 위한 등가 회로도로서, 선택된 일 단위 소자에 1비트의 데이터를 저장하는 예를 설명하기 위한 것이다.
도 3을 참고하면, 선택된 단위 소자(R1)와 연결된 제 1 배선(D12)에 소정 전압, 예를들어 1/2Vwrite를 인가하고, 그 외의 제 1 배선(D11, D13, D14 및 D15)에는 접지 전압(0V)을 인가한다. 그리고, 선택된 단위 소자(R1)와 연결된 제 2 배선(D22)에 소정 전압, 예를들어 -1/2Vwrite를 인가하고, 제 2 배선(D22) 이외의 나머지 제 2 배선(D21, D23 및 D24)과 제 3 배선(D31, D32, D33 및 D34)에 접지 전압(0V)를 인가한다. 이렇게 하면 선택된 단위 소자(R1)에 프로그램 전압, 즉 Vwrite의 전압이 인가된다. 따라서, 하나의 단위 소자(R1)에 데이터가 저저항 상태 또는 고저항 상태로 프로그램된다. 이때, 선택된 제 1 배선(D12)과 선택되지 않은 제 2 및 제 3 배선(D20 및 D30) 사이의 단위 소자에는 1/2Vwrite의 전계가 인가되지만, 데이터 프로그램에 필요한 전위가 되지 않아 프로그램되지 않는다. 또한, 선택되지 않은 제 1 배선(D11, D13 및 D14)과 선택되지 않은 제 2 및 제 3 배선(D20 및 D30) 사이의 나머지 단위 소자들에는 전압이 인가되지 않아 데이터가 프로그래밍되지 않는다.
또한, 이러한 방식으로 단위 소자(R2)와 연결된 제 1 배선(D12)에 소정 전압(1/2Vwrite)을 인가하고 단위 소자(R2)와 연결된 제 3 배선(D31)에만 소정 전압(- 1/2Vwrite)을 인가하면 선택된 단위 소자(R2)에 데이터가 프로그램된다. 같은 방식으로 제 1 배선(D12)에 소정 전압(1/2Vwrite)을 인가하고 제 2 배선(D23) 및 제 3 배선(D32)에 소정 전압(-1/2Vwrite)을 각각 인가하면 단위 소자(R3) 및 단위 소자(R4)에 각각 데이터가 프로그램된다.
뿐만 아니라 제 1 배선(D12)에 소정 전압(1/2Vwrite)을 인가하고 제 2 배선(D22 및 D23)과 제 3 배선(D31 및 D32)에 소정 전압(-1/2Vwrite)을 인가하면, 단위 소자(R1, R2, R3 및 R4)에 데이터를 프로그램할 수 있다.
따라서, 제 1 배선(D10)과 제 2 배선(D20) 및 제 3 배선(D30)에 인가되는 전압에 따라 적어도 하나의 단위 소자를 프로그램할 수 있다.
도 4는 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자의 읽기 동작의 일 예를 설명하기 위한 등가 회로도이다.
도 4를 참조하면, 선택된 소자(R1)가 연결된 제 1 배선(D12)에 소정의 읽기 전압, 예를들어 Vread를 인가하고, 선택된 소자(R1)가 연결되지 않은 나머지 제 1 배선(D110, D13, D14 및 D15)에는 접지 전압(0V)를 인가한다. 그리고, 선택된 소자(R1)가 연결된 제 2 배선(D22)에는 접지 전압(OV)를 인가하고, 나머지 제 2 배선(D21, D23, D24)과 제 3 배선(D30)에는 읽기 전압(Vread)과 접지 전압(OV) 사이의 전압, 예를들어 1/2Vread를 인가한다. 이렇게 하면 선택된 소자(R1)을 사이에 두고 제 1 배선(D12)과 제 2 배선(D22) 사이에 읽기 전압(Vread)의 전위차가 존재하게 된다. 이때, 선택된 소자(R1)가 저저항 상태로 프로그램된 경우 제 1 배선(D12)과 제 2 배선(D22)에는 도전 경로가 존재하고, 이에 따라 제 2 배선(D22)은 읽기 전압(Vread)의 레벨을 갖게 된다. 따라서, 선택된 소자(R1)가 저전압 상태로 프로그램된 것으로 인식하게 된다. 또한, 선택된 소자(R1)가 고저항 상태로 프로그램된 경우 제 1 배선(D12)과 제 2 배선(D22)에는 도전 경로가 존재하지 않게 되고, 이에 따라 제 2 배선(D22)은 접지 전압(0V)의 레벨을 갖게 된다.
물론, 선택된 제 1 배선(D12) 상에 형성된 복수의 단위 소자(R1, R2, R3 및 R4)의 프로그램 상태를 한꺼번에 읽기할 수도 있는데, 이 경우 제 1 배선(D12)에 읽기 전압(Vread)을 인가하고, 읽기 하고자하는 단위 소자와 연결된 모든 제 2 배선(D20) 및 제 3 배선(D30)에 접지 전압(0V)를 인가한다. 그리고, 단위 소자(R1, R2, R3 및 R4)의 저항 상태에 따른 제 2 배선(D20) 및 제 3 배선(D30)의 전압 변화를 센싱하여 단위 소자(R1, R2, R3 및 R4)를 센싱하게 된다. 즉, 제 2 배선(D20) 및 제 3 배선(D30)이 고전압 상태, 즉 읽기 전압(Vread)의 레벨을 유지하면 단위 소자(R1, R2, R3 및 R4)가 저저항 상태로 프로그램되고, 제 2 배선(D20) 및 제 3 배선(D30)이 저전압 상태, 즉 접지 전압(0V)의 레벨을 유지하면 단위 소자(R1, R2, R3 및 R4)가 저저항 상태로 프로그램된 것으로 판단하게 된다.
도 5는 본 발명의 제 1 실시 예에 따른 저항 변화 메모리의 소거 동작의 일 예를 설명하기 위한 등가 회로도이다.
도 5를 참조하면, 제 1 배선(D10)에 접지 전압(0V)를 인가하고, 제 2 배선 및 제 3 배선(D20 및 D30)에 소거 전압, 예를들어 Verase를 인가하여 모든 단위 소자들에 Verase의 전계를 인가하면 모든 단위 소자들에 기입된 데이터를 소거할 수 있다.
상기한 바와 같은 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자는 제 1 배선(100), 도전 패턴(200), 가변 저항층(300), 제 2 배선(400) 및 제 3 배선(500)이 적층되어 일 소자층이 형성되고, 이러한 소자층이 복수 적층되어 3차원 구조의 저항 변화 메모리 소자가 제조될 수 있다. 이때, 도전 패턴(200), 제 2 배선(400) 및 제 3 배선(500)은 더블 패터닝(double patterning) 및 사이드월 스페이서(sidewall spacer) 공정을 선택적으로 이용하여 1F 이하, 바람직하게는 0.1F의 폭으로 형성할 수 있는데, 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자의 제조 방법을 도면을 이용하여 더욱 구체적으로 설명하면 다음과 같다.
도 6은 본 발명의 제 1 실시 예에 따른 저항 변화 메모리 소자의 사시도로서, 복수의 소자층이 적층된 3차원 구조의 저항 변화 메모리 소자를 도시하였다. 또한, 또한, 도 7a 내지 도 7n은 도 6의 A-A' 및 B-B' 라인을 따라 절취한 상태의 공정 순서에 따른 단면도들이다.
도 6 및 도 7a를 참조하면, 소정의 구조가 형성된 기판(10)이 제공된다. 기 판(11)은 통상의 반도체 메모리 소자에 적용되는 모든 것이 가능하며, 본 발명에서는 특별히 한정하지 않으나, 예를들어 Si 기판, SiO2 기판, Si/SiO2의 다층 기판, 폴리실리콘 기판 등을 이용할 수 있다. 또한, 기판(10) 상에는 정류 소자(미도시)가 형성될 수 있다. 정류 소자는 다이오드 또는 트랜지스터를 포함할 수 있다. 다이오드는 기판(10) 내에 불순물 이온 주입 공정으로 p 불순물 영역(미도시) 및 n 불순물 영역(미도시)을 형성하여 제조할 수 있다. 또한, 트랜지스터는 기판(10) 상부에 게이트 절연막(미도시) 및 게이트 전극(미도시)을 적층 형성하고, 게이트 전극 양측의 기판(10) 내에 불순물 이온 주입 공정으로 소오스/드레인 영역(미도시)을 형성함으로써 제조할 수 있다. 또한, 정류 소자를 덮도록 기판(10) 상에 절연막(미도시)이 더 형성될 수 있다. 이러한 기판(10) 상에 도전층(100a) 및 제 1 마스크막(20)을 형성한다. 도전층(100a)은 알루미늄(Al), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 폴리실리콘의 적어도 어느 하나를 포함하는 도전층을 이용하여 형성할 수 있으며, 단일층 또는 복수의 층으로 형성할 수 있다. 또한, 제 1 마스크막(20)은 도전층(100a)과 식각률이 다르고, 이후 형성될 제 2 마스크막과 식각률이 다른 물질을 이용할 수 있는데, 예를들어 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 이용할 수 있다. 또한, 형성하고자 하는 도전 패턴의 두께를 고려하여 제 1 마스크막(20)의 두께를 조절할 수 있다.
도 6 및 도 7b를 참조하면, 제 1 마스크막(20) 상에 감광막(미도시)을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 마스크막(20) 및 도전 층(100a)을 패터닝한다. 이에 따라 제 1 배선(100)이 형성되고, 그 상부에 제 1 마스크막(20)이 패터닝되어 잔류하게 된다. 여기서, 제 1 배선(100) 및 제 1 마스크막(20)은 일 방향, 예를 들어 가로 방향으로 연장 형성되며, 예를들어 1F의 폭 및 간격으로 복수 형성될 수 있다.
도 6 및 도 7c를 참조하면, 패터닝된 제 1 마스크막(20)을 포함한 전체 상부에 도전층(미도시)을 형성한다. 도전층은 제 1 배선(100)과 동일 물질을 포함한 도전성 물질을 이용하여 형성할 수 있다. 이어서, 도전층을 전면 식각(etchback)한다. 따라서, 도전층은 적층된 제 1 배선(100) 및 제 1 마스크막(20)의 측벽에 잔류하여 제 1 사이드월 스페이서(200a)가 형성된다. 이때, 제 1 사이드월 스페이서(200a)의 폭은 도전층의 두께, 제 1 배선(100) 및 제 1 마스크막(150)의 적층 높이에 따라 달라질 수 있는데, 특히 도전층의 두께를 조절하여 예를들어 0.3F, 바람직하게는 0.1F의 폭으로 형성되도록 한다. 이는 1F의 간격을 유지하는 제 1 배선(100) 사이에 형성된 제 1 사이드월 스페이서(200a)가 서로 단락되지 않도록 하기 위함이다.
도 6 및 도 7d를 참조하면, 제 1 사이드월 스페이서(200a) 및 제 1 마스크막(20)을 포함한 전체 상부에 제 2 마스크막(30)을 형성한다. 제 2 마스크막(30)은 예를들어 제 1 마스크막(20)과 식각률이 차이나는 물질로 형성할 수 있다. 예를들어, 제 1 마스크막(20)이 실리콘 질화막으로 형성되면 제 2 마스크막(30)은 실리콘 산화막으로 형성될 수 있다. 뿐만 아니라, 제 2 마스크막(30)은 실리콘 산화막 뿐만 아니라 식각이 용이한 다양한 물질로 형성될 수 있다. 이어서, 제 2 마스크 막(30) 상에 감광막(미도시)을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 2 마스크막(30)을 패터닝한다. 이때, 제 2 마스크막(30)은 제 1 마스크막(20)과 직교하는 방향으로 잔류하며, 바람직하게는 제 1 마스크막(30)과 동일 폭 및 간격, 예를들어 1F의 폭 및 간격으로 패터닝된다.
도 6 및 도 7e를 참조하면, 전체 상부에 절연층(미도시)을 형성한 후 전면 식각하여 제 2 마스크막(30) 측벽에 제 2 사이드월 스페이서(200b)를 형성한다. 여기서, 절연층은 제 2 마스크막(30)과 식각률이 다른 물질로 형성할 수 있다. 예를들어 절연층은 제 1 마스크막(20)과 마찬가지로 실리콘 질화막으로 형성할 수 있다.
도 6 및 도 7f를 참조하면, 제 2 사이드월 스페이서(200b)를 식각 마스크로 제 2 마스크막(30)을 식각하여 제거한다. 여기서, 제 2 사이드월 스페이서(200b) 및 제 1 마스크막(20)은 제 2 마스크막(30)과 식각 선택비가 다른 물질로 형성되기 때문에 제 2 마스크막(30)이 제거될 때 제 2 사이드월 스페이서(200b) 및 제 1 마스크막(20)은 식각에 의해 손상되지 않는다. 이어서, 제 2 마스크막(30)이 제거되어 노출된 제 1 사이드월 스페이서(200a)의 일부를 식각하여 기판(10)을 노출시킨다.
도 6 및 도 7g를 참조하면, 제 2 사이드월 스페이서(200b) 및 제 1 마스크막(20)을 제거한다. 따라서 복수의 도전 패턴(200)이 완성된다. 도전 패턴(200)는 기판(10) 상으로부터 제 1 배선(100)의 측벽을 따라 형성되며, 예를들어 0.1F의 가로 및 세로 폭으로 형성되고, 적어도 0.1F 이상의 간격으로 복수 형성된다.
도 6 및 도 7h를 참조하면, 복수의 도전 패턴(200)을 포함한 전체 상부에 가변 저항층(300)을 형성한다. 가변 저항층(300)은 도전 패턴(200)의 두께보다 두껍게 형성한다. 이는 도전 패턴(200)과 그 상부의 제 2 배선(400) 또는 제 3 배선(500) 사이의 전압에 따라 가변 저항층(300)에 도전 경로가 형성되도록 하기 위함이다. 만약, 가변 저항층(300)이 도전 패턴(200)과 동일 높이로 형성되거나 도전 패턴(200)보다 낮은 두께로 형성되면, 도전 패턴(200)과 제 2 배선(400) 및 제 3 배선(500)이 단락(short)될 수 있어 소자의 동작 불량을 유발할 수 있다. 이러한 가변 저항층(300)은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막 또는 금속 도핑된 고체 전해질막을 포함하는 물질을 이용할 수 있다. 또한, 가변 저항층(300)은 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(Physical Vapor Deposition; PVD), 분자선 에피택시 증착법(Molecular Beam Epitaxy; MBE) 또는 화학기상증착법(Chemical Vapor Deposition; CVD) 등의 다양한 증착법을 이용하여 형성할 수 있다.
도 6 및 도 7i를 참조하면, 가변 저항층(300)을 포함한 전체 상부에 도전층(400a)을 형성한다. 도전층(400a)은 제 1 배선(100) 및 도전 패턴(200)과 동일 물질을 포함한 도전 물질을 이용하여 형성할 수 있다. 이어서, 도전층(400a) 상에 감광막(40)을 형성한다.
도 6 및 도 7j를 참조하면, 감광막(40)을 2회의 노광 및 현상 공정으로 패터닝한다. 즉, 감광막(40)은 예를들어 1F의 폭과 2F의 간격으로 1차 노광한 후 노광되지 않은 2F의 영역을 1F의 폭으로 2차 노광한다. 이렇게 하면 1F의 폭으로 노광된 영역과 0.5F의 폭으로 노광되지 않은 영역이 존재하게 된다. 마찬가지로, 예를들어 1F의 폭과 1.2F의 간격으로 1차 노광한 후 노광되지 않은 1.2F의 영역을 1F의 폭으로 2차 노광하면 1F의 폭으로 노광된 영역과 0.1F의 폭으로 노광되지 않은 영역이 존재하게 된다. 이러한 더블 패터닝(douple patterning) 방법으로 미세 폭의 감광막 패턴(40a)을 형성할 수 있다. 이어서, 소정의 현상액을 이용하여 1차 및 2차 노광된 영역을 현상한다. 따라서, 0.5F의 폭, 바람직하게는 0.1F의 폭을 갖는 감광막 패턴(40a)이 형성된다. 이때, 감광막 패턴(40a)은 제 1 배선(100)과 예각, 예를들어 45°의 각도를 이루면서 예를들어 좌측 상방으로부터 우측 하방으로 사선 방향으로 연장되도록 패터닝된다. 또한, 감광막 패턴(40a)은 복수의 도전 패턴(200)의 일부, 예를들어 배선(100)의 일 측면에 접하여 형성된 도전 패턴(200)을 지나도록 형성된다.
도 6 및 도 7k를 참조하면, 감광막 패턴(40a)를 식각 마스크로 이용한 식각 공정으로 도전층(400a)을 패터닝한다. 따라서, 도전 패턴(200)의 일부를 지나면서 제 1 배선(100)과 예각을 이루도록 사선 방향으로 형성된 제 2 배선(400)이 형성된다.
도 6 및 도 7l를 참조하면, 제 2 배선(400)을 포함한 전체 상부에 절연막(50)을 형성한다. 절연막(50)은 가변 저항층(300)과 식각 선택비가 큰 물질을 이 용하여 형성하는 것이 바람직한데, 예를들어 비정질 탄소막, 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 이용하여 형성할 수 있다. 이어서, 절연막(460)의 소정 영역을 식각하여 복수의 트렌치(60)을 형성한다. 복수의 트렌치(60)은 제 2 배선(400)과 직교하는 방향으로 연장되며, 제 2 배선(400)이 그 상부를 지나지 않는 도전 패턴(200) 상의 가변 저항층(300)이 노출되도록 형성한다. 이때, 트렌치(60)는 절연막(50) 상에 감광막(미도시)을 형성한 후 2회의 노광 및 현상 공정, 즉 더블 패터닝 공정으로 형성할 수 있다. 즉, 예를들어 1F의 폭과 1.2F의 간격으로 1차 노광한 후 노광되지 않은 1.2F의 영역을 1F의 폭으로 2차 노광하면 1F의 폭으로 노광된 영역과 0.1F의 폭으로 노광되지 않은 영역이 존재하게 된다. 이어서, 소정의 현상 공정으로 감광막의 노광된 영역을 제거하여 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 절연막(50)을 식각하여 복수의 트렌치(60)를 형성한다. 한편, 절연막(50)과 가변 저항층(300) 사이에 식각 정지막(미도시)을 더 형성하여 절연막(50) 식각 시 그 하부의 가변 저항층(300)이 식각에 의해 손상되지 않도록 할 수 있다. 이때, 식각 정지막은 절연막(50)과 식각 선택비가 큰 물질로 형성할 수 있는데, 예를들어 절연막(50)을 실리콘 산화막으로 형성하는 경우 식각 정지막은 실리콘 질화막으로 형성할 수 있다.
도 6 및 도 7m을 참조하면, 절연막(50) 상부에 복수의 트렌치(60)을 매립하도록 도전층(미도시)을 형성한다. 도전층 상부에 감광막(미도시)을 형성한 후 복수의 트렌치(60)를 형성하기 위한 공정과 동일한 더블 패터닝 공정으로 감광막을 패터닝한다. 이에 따라 제 2 배선(400)과 직교하는 방향으로 연장 형성된 복수의 제 3 배선(500)이 형성된다. 즉, 제 3 배선(500)은 제 1 배선(100)과 예를들어 45°의 예각을 이루면서 우측 상방으로부터 좌측 하방으로 연장되도록 형성된다. 또한, 제 3 배선(500)은 트렌치(60) 내부에 매립된 부분을 고려하여 제 2 배선(400)과 저항이 동일하도록 형성한다. 이는 제 2 배선(400)과 제 3 배선(500)의 저항을 동일하게 하여 신호 전송 속도를 동일하게 유지하기 위함이다.
이렇게 가로 방향으로 연장 형성된 복수의 제 1 배선(100)과, 제 1 배선(100)의 측면으로부터 형성된 복수의 도전 패턴(200)과, 도전 패턴(200) 상에 형성된 가변 저항층(300)과, 가변 저항층(300) 상에 형성되어 도전 패턴(200)의 일부를 지나도록 제 1 배선(100)과 예각을 이루도록 연장 형성된 제 2 배선(400)과, 제 2 배선(400)과 절연막(50)을 사이에 두고 절연되어 제 2 배선(400)과 직교하는 방향으로 연장 형성된 제 3 배선(500)으로 일 층의 소자층(1000)을 형성할 수 있다.
도 6 및 도 7n을 참조하면, 소자층(1000) 상부에 층간 절연막(600)을 형성하고, 층간 절연막(600) 상에 제 1 배선(100), 도전 패턴(200), 가변 저항층(300), 제 2 배선(400) 및 제 3 배선(500)을 적층 형성하여 복수의 소자층(2000 및 3000)을 형성한다. 이렇게 적층하여 복수의 소자층(1000, 2000 및 3000)이 적층된 가변 저항 메모리 소자가 제조된다.
상기한 바와 같이 본 발명의 제 1 실시 예는 사이드월 스페이서를 이용하여 복수의 도전 패턴(200)을 형성하고, 더블 패터닝을 이용하여 제 2 배선(400) 및 제 3 배선(500)을 형성하여 이들이 적층된 3차원 구조의 가변 저항 소자를 제조하였 다. 그러나, 사이드월 스페이서 및 더블 패터닝을 이용하여 본 발명의 제 1 실시 예의 구조 뿐만 아니라 소자의 사이즈를 줄일 수 있는 다양한 구조의 가변 저항 메모리 소자를 제조할 수 있다.
이하, 사이드월 스페이서 및 더블 패터닝을 이용하여 배선의 사이즈를 줄일 수 있는 본 발명의 다른 실시 예들에 대해 설명하면 다음과 같다.
도 8은 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 평면도이고, 도 9는 도 8의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 단면도이다. 여기서는 일 소자층의 평면도 및 단면도만을 도시하였으나, 일 소자층이 복수 적층되어 가변 저항 메모리 소자가 구성될 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자는 일 방향으로 연장 형성된 복수의 제 1 배선(100)과, 제 1 배선(100) 상의 소정 영역에 형성된 복수의 도전 패턴(200)과, 복수의 도전 패턴(200) 사이에 형성되며 복수의 도전 패턴(200)이 일부 노출되도록 형성된 절연층(250)과, 절연층(450) 및 복수의 도전 패턴(200) 상에 형성된 가변 저항층(300)과, 제 1 배선(100)과 직교하는 방향으로 형성되며 복수의 도전 패턴(200) 상을 지나도록 형성된 복수의 제 2 배선(400)을 포함한다. 여기서, 제 1 배선(100) 및 제 2 배선(400)은 더블 패터닝을 이용하여 1F 이하의 폭, 예를들어 0.5F의 폭으로 형성하고, 도전 패턴(200)은 사이드월 스페이서를 이용하여 형성할 수 있다.
이러한 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 10a 내지 도 10i는 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 도 9의 A-A' 라인 및 B-B' 라인을 절취한 상태의 공정 순으로 도시한 소자의 단면도이다.
도 10a를 참조하면, 소정의 구조가 형성된 기판(10) 상에 제 1 도전층(100a)을 형성한다. 기판(10)은 Si 기판, SiO2 기판, Si/SiO2의 다층 기판, 폴리실리콘 기판 등을 이용할 수 있다. 또한, 기판(10) 상에는 다이오드 또는 트랜지스터 등의 정류 소자(미도시)가 형성될 수 있고, 정류 소자를 덮도록 기판(10) 상에 절연막(미도시)이 더 형성될 수 있다. 정류 소자는 다이오드 또는 트랜지스터를 포함할 수 있다. 그리고, 제 1 도전층(100a)은 예를들어 알루미늄(Al), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 폴리실리콘의 적어도 어느 하나의 도전 물질을 이용하여 형성할 수 있으며, 단일층 또는 복수의 층으로 형성할 수 있다. 이어서, 제 1 도전층(100a) 상에 제 1 감광막(40)을 형성한다.
도 10b를 참조하면, 제 1 감광막(40)을 2회의 노광 및 현상 공정, 즉 더블 패터닝 공정으로 패터닝한다. 여기서, 제 1 감광막(40)은 예를들어 1F의 폭과 2F의 간격으로 1차 노광한 후 노광되지 않은 2F 영역을 1F의 폭으로 2차 노광한다. 이렇게 하면 1F의 폭으로 노광된 영역과 0.5F의 폭으로 노광되지 않은 영역이 존재하게 된다. 이어서, 소정의 현상액을 이용하여 1차 및 2차 노광된 영역을 현상한다. 따 라서, 0.5F의 폭을 갖는 제 1 감광막 패턴(40a)이 형성된다. 이때, 제 1 감광막 패턴(40a)은 일 방향, 예를들어 가로 방향으로 연장된 형태로 패터닝되며, 제 1 감광막 패턴(40a) 사이는 1F의 폭을 유지하게 된다.
도 10c를 참조하면, 제 1 감광막 패턴(40a)을 식각 마스크로 이용하여 하부의 제 1 도전층(100a)을 식각한다. 따라서, 0.5F의 폭을 가지고 1F의 간격으로 이격된 복수의 제 1 배선(100)이 형성된다. 제 1 감광막 패턴(40a)을 제거한 후 복수의 제 1 배선(100)이 형성된 기판(10) 상부에 제 1 마스크막(20)을 형성한다. 제 1 마스크막(20)은 제 1 배선(100)과 식각률이 다른 물질을 이용할 수 있는데, 예를들어 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 이용할 수 있다. 또한, 제 1 마스크막(20)은 형성하고자 하는 도전 패턴의 두께를 고려하여 두께를 조절할 수 있다. 이어서, 사진 및 식각 공정으로 제 1 마스크막(20)을 패터닝한다. 이때, 제 1 마스크막(20)은 제 1 배선(100)과 직교하는 방향, 즉 세로 방향으로 연장 형성되며, 예를들어 1F의 폭 및 간격을 유지하도록 패터닝된다.
도 10d를 참조하면, 패터닝된 제 1 마스크막(20)을 포함한 전체 상부에 도전층(미도시)을 형성한다. 도전층은 제 1 배선(100)과 동일 물질을 포함한 도전성 물질을 이용하여 형성할 수 있다. 이어서, 도전층을 전면 식각(etchback)한다. 따라서, 도전층은 제 1 마스크막(20)의 측벽에 잔류하여 제 1 사이드월 스페이서(200a)가 형성된다. 이때, 제 1 사이드월 스페이서(200a)의 폭은 도전층의 두께, 제 1 배선(100)과 제 1 마스크막(20)의 적층 높이 등에 따라 달라질 수 있는데, 예를들어 0.3F, 바람직하게는 0.1F의 폭으로 잔류하게 된다.
도 10e를 참조하면, 제 1 마스크막(20)을 제거한 후 제 1 배선(100) 상에 제 2 감광막 패턴(45)을 형성한다. 즉, 전체 상부에 제 2 감광막(미도시)을 형성한 후 제 1 배선(100) 형성 시 이용된 더블 패터닝 공정을 이용하여 제 2 감광막을 패터닝한다. 따라서, 제 2 감광막 패턴(45)은 제 1 배선(100)과 동일 형상으로 제 1 배선(100) 상에 형성된다. 이어서, 제 2 감광막 패턴(45)을 식각 마스크로 노출된 제 1 사이드월 스페이서(200a)을 식각한다. 즉, 기판(10) 상에 잔류하는 사이드월 스페이거(200a)를 제거한다.
도 10f를 참조하면, 제 2 감광막 패턴(250)을 제거한 후 제 1 마스크막(20)을 제거한다. 이에 따라 제 1 배선(100) 상에 소정 간격, 예를들어 1F의 간격을 유지하고, 0.3F 이하의 폭을 갖는 도전 패턴(200)이 형성된다.
도 10g 참조하면, 도전 패턴(200) 사이의 영역, 즉 도전 패턴(200) 사이의 기판(10) 및 제 1 배선(100) 상에 절연층(450)을 형성한다. 이때, 절연층(450)은 도전 패턴(200)의 상부 일부가 노출되도록 형성하며, 실리콘 산화막, 실리콘 질화막 등의 절연 물질을 이용할 수 있다. 이어서, 전체 상부에 가변 저항층(300)을 형성한다. 가변 저항층(300)은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1)막, 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막 또는 금속 도핑된 고체 전해질막을 포함할 수 있다. 또한, 가변 저항층(300)은 펄스 레이저 증착법(Pulsed Laser Deposition; PLD), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(Physical Vapor Deposition; PVD), 분자선 에피택시 증착법(Molecular Beam Epitaxy; MBE) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성할 수 있다.
도 10h를 참조하면, 전체 상부에 제 2 마스크막(25)을 형성한다. 이어서, 제 2 마스크막(25)을 더블 패터닝을 이용하여 제 1 마스크막(20)이 패터닝된 형상과 동일 형상으로 패터닝한다. 즉, 더블 패터닝을 이용하여 제 1 배선(100)과 직교하는 방향으로 연장되며, 도전 패턴(200)이 형성된 부분이 노출되도록 패터닝된다. 이때, 제 2 마스크막(25) 사이의 간격은 도전 패턴(200)의 폭보다 넓게 패터닝될 수 있으며, 바람직하게는 제 1 배선(100)의 폭과 동일하게, 예를들어 0.5F의 폭으로 패터닝될 수 있다. 따라서, 제 2 마스크막(25)은 제 1 배선(100)과 직교하는 방향으로 연장되며, 하부의 도전 패턴(200)이 노출되는 형상으로 형성된다. 제 2 마스크막(25)을 포함한 전체 상부에 제 2 도전층(미도시)을 형성한다. 이어서, 제 2 도전층을 전면 식각하여 제 2 마스크막의 측벽에 제 2 사이드월 스페이서(400a)를 형성한다.
10i를 참조하면, 제 2 마스크막(25)을 제거하면 하부 도전 패턴(200)과 중첩되어 제 1 배선(100)과 직교하는 방향으로 연장되는 복수의 제 2 배선(400)을 형성할 수 있다. 이렇게 하나의 소자층을 형성한 후 층간 절연막(600)을 형성하고, 복수의 소자층을 적층하여 3차원 구조의 가변 저항 메모리 소자를 제조할 수 있다.
도 11은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 평면도이고, 도 12는 도 11의 A-A' 라인을 따라 절취한 상태의 단면도로서, 복수의 소자층 이 적층된 가변 저항 메모리 소자의 일 소자층의 평면도 및 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자는 일 방향으로 연장 형성된 복수의 제 1 배선(100)과, 제 1 배선(100) 사에 형성된 복수의 도전 패턴(200)과, 도전 패턴을 포함한 전체 상부에 형성된 절연층(250)과, 절연층(250)의 소정 영역에 형성되어 도전 패턴(200)을 노출시키는 콘택홀(260)과, 콘택홀(260) 내의 도전 패턴(200) 상에 형성된 가변 저항층(300)과, 콘택홀(260)을 매립하도록 형성되며 제 1 배선(100)과 직교하는 방향으로 형성된 복수의 제 2 배선(400)을 포함한다. 또한, 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자는 제 1 배선(100) 및 제 2 배선(400)을 더블 패터닝을 이용하여 1F 이하의 폭, 바람직하게는 0.5F의 폭으로 형성할 수 있다.
이러한 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 13a 내지 도 13d는 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 13a를 참조하면, 소정의 구조가 형성된 기판(10) 상에 더블 패터닝을 이용하여 일 방향으로 연장 형성된 복수의 제 1 배선(100)을 형성한다. 즉, 기판(10) 상에 도전층(미도시) 및 감광막(미도시)을 형성하고 감광막을 2회의 노광 및 현상 공정으로 패터닝한 후 패터닝된 감광막을 식각 마스크로 도전층을 식각하여 제 1 배선(100)을 형성한다. 여기서, 감광막은 예를들어 1F의 폭과 2F의 간격으로 1차 노광한 후 노광되지 않은 2F 영역을 1F의 폭으로 2차 노광하여 1F의 폭으로 노광된 영역과 0.5F의 폭으로 노광되지 않은 영역이 존재하도록 한 후 소정의 현상액을 이용하여 1차 및 2차 노광된 영역을 현상함으로써 0.5F의 폭을 갖도록 패터닝된다. 따라서, 제 1 배선(100)은 예를들어 0.5F의 폭을 가지고 1F의 간격으로 이격되어 형성된다.
도 13b는 제 1 배선(100) 상에 복수의 도전 패턴(200)을 형성한다. 도전 패턴(200)은 사이드월 스페이서를 이용하여 형성할 수 있는데, 이를 좀더 구체적으로 설명하면 다음과 같다. 제 1 배선(100)을 포함한 기판(10) 상에 제 1 배선(100)과 직교하는 방향으로 복수의 제 1 마스크막(미도시)을 형성하고 전체 상부에 도전층(미도시)을 형성한 후 도전층을 전면 식각하여 제 1 마스크막 측벽에 사이드월 스페이서(미도시)를 형성한다. 이어서, 제 1 배선(100)과 동일한 형상으로 제 1 배선(100) 상에 제 2 마스크막(미도시)을 형성하고 제 2 마스크막에 의해 노출된 사이드월 스페이서를 식각한다. 이어서, 제 1 및 제 2 마스크막을 제거하면 제 1 배선(100) 상에 복수의 도전 패턴(200)이 형성된다.
도 13c를 참조하면, 전체 상부에 절연층(250)을 형성한 후 절연층(250)의 소정 영역을 식각하여 도전 패턴(200)을 노출시키는 제 1 콘택홀(260a)을 형성한다. 여기서, 제 1 콘택홀(260a)은 도전 패턴(200)의 폭보다 넓은 직경으로 형성된다. 이는 도전 패턴(200)이 사이드월 스페이서를 이용하여 형성되기 때문에 1F보다 작은 폭, 예를들어 0.3F 이하의 폭으로 형성되고, 제 1 콘택홀(260a)은 사진 공정의 한계로 인하여 예를들어 1F의 직경으로 형성되기 때문이다. 따라서, 인접한 제 1 콘택홀(260a)은 일부 중첩되어 형성될 수도 있다.
도 13d를 참조하면, 제 1 콘택홀(260a)을 포함한 전체 상부에 제 1 콘택홀(260a)이 완전히 매립되지 않도록 소정 두께의 제 2 절연층(미도시)을 형성한다. 이어서, 제 2 절연층을 전면 식각하여 제 1 콘택홀(260a) 측벽에 사이드월(260b)을 형성한다. 따라서, 제 1 콘택홀(260a) 내에 사이드월(260b)이 형성되어 하부로 갈수록 폭이 좁아지는 콘택홀(260)이 형성된다. 또한, 인접한 콘택홀(260)이 접촉되지 않게 된다.
도 13e를 참조하면, 콘택홀(260) 내에 가변 저항층(300)을 형성한 후 콘택홀(260)을 매립하도록 도전층을 형성하고 도전층을 패터닝하여 제 1 배선(100)과 직교하는 방향으로 연장되는 제 2 배선(400)을 형성한다. 여기서, 제 2 배선(400) 또한 더블 패터닝을 이용하여 형성할 수 있다.
상기한 본 발명의 제 3 실시 예에 따른 저항 메모리 소자의 제조 방법은 도전 패턴(200)보다 큰 직경의 제 1 콘택홀(260a)이 형성되어 인접한 제 1 콘택홀(260a)이 중첩될 수 있으나, 제 1 콘택홀(260a) 내에 사이드월(260b)이 형성되어 하부로 갈수록 폭이 좁아지는 콘택홀(260)이 형성되기 때문에 인접한 콘택홀(260)이 단락되지 않게 된다.
한편, 상기한 본 발명의 실시 예들의 특징을 일부를 각각 이용하여 본 발명의 다른 실시 예들을 구현할 수 있다. 예를들어 본 발명의 제 1 실시 예에서 제 1 배선(100)을 더블 패터닝을 이용하여 0.5F 이하의 폭을 갖도록 형성할 수도 있고, 제 1 실시 예에서 도전 패턴(200)을 포함한 전체 상부에 가변 저항층(300)을 형성하기 이전에 본 발명의 제 2 실시 예와 같이 도전 패턴(200)의 일부를 노출시키도록 절연층을 형성한 후 그 상부에 가변 저항층을 형성할 수도 있다. 또한, 제 1 실시 예에서 트렌치(60)를 형성하지 않고 제 3 실시 예의 콘택홀 형성 방법, 즉 콘택홀을 형성한 후 콘택홀 측벽에 사이드월을 형성하여 콘택홀의 사이즈를 줄이는 방법을 이용할 수도 있다.
도 14는 본 발명의 실시 예들에 따른 저항 변화 메모리 소자를 데이터 저장 매체로(data storage media) 이용하는 전자 제품(electronic product)의 개략적인 블럭도이다.
도 14를 참조하면, 전자 제품(700)은 데이터 저장 매체인 적어도 하나의 저항 변화 메모리 소자(710), 저항 변화 메모리 소자(710)에 접속된 프로세서(720) 및 프로세서(720)에 접속된 입/출력 장치(730)를 포함한다. 여기서, 저항 변화 메모리 소자(710)는 상술한 본 발명의 실시 예들에 따른 저항 변화 메모리 소자들 중 어느 하나를 포함할 수 있다.
프로세서(720)은 저항 변화 메모리 소자(710)를 제어하는 기능을 수행할 수 있다. 또한, 전자 제품(700)은 입/출력 장치(730)를 통해 다른 전자 제품과 데이터를 교환할 수 있다. 프로세서(720) 및 저항 변화 메모리 소자(710) 사이의 데이터 통신과 아울러서 프로세서(720) 및 입/출력 장치(730) 사이의 데이터 통신은 데이 터 버스 라인들을 사용하여 이루어질 수 있다.
전자 제품(710)은 메모리 카드 등의 데이터 저장 장치, 컴퓨터 등의 정보 처리 장치, 디지털 카메라 또는 휴대용 전화기(cellular phone)일 수 있다.
이러한 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 소자의 평면도.
도 2는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 소자의 등가 회로도.
도 3 내지 도 5는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 소자의 구동 방법을 설명하기 위한 등가 회로도.
도 6(a) 및 도 6(b)는 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 소자의 사시도.
도 7(a) 내지 도 7(m)은 본 발명의 제 1 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 도 6(a)의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도.
도 8은 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 평면도.
도 9(a) 및 도 9(b)는 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 단면도.
도 10(a) 내지 도 10(i)는 본 발명의 제 2 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 도 8의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도.
도 11은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 평면도.
도 12는 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 A-A' 라인을 따라 절취한 상태의 단면도.
도 13(a) 내지 도 13(d)은 본 발명의 제 3 실시 예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 도 11의 A-A' 라인을 따라 절취한 상태의 공정 순으로 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 배선 200 : 도전 패턴
300 : 가변 저항층 400 : 제 2 배선
500 : 제 3 배선
Claims (34)
- 일 방향으로 배열된 복수의 제 1 배선;상기 제 1 배선과 연결 형성된 복수의 도전 패턴;상기 도전 패턴 상에 형성된 가변 저항층;상기 가변 저항층 상의 상기 도전 패턴의 일부를 지나도록 상기 제 1 배선과 교차되는 방향으로 배열된 복수의 제 2 배선; 및상기 가변 저항층 상의 상기 도전 패턴의 나머지 일부를 지나도록 상기 제 1 배선과 교차되는 방향으로 배열된 복수의 제 3 배선을 포함하는 가변 저항 메모리 소자.
- 제 1 항에 있어서, 상기 도전 패턴은 상기 제 1 배선의 측면으로부터 상부로 돌출되며, 상기 제 1 배선의 높이보다 높게 형성된 가변 저항 메모리 소자.
- 제 2 항에 있어서, 상기 도전 패턴은 4F2의 면적에 복수 형성되는 가변 저항 메모리 소자.
- 제 1 항에 있어서, 상기 도전 패턴은 상기 제 1 배선의 상부로부터 돌출되어 형성된 가변 저항 메모리 소자.
- 제 1 항에 있어서, 상기 가변 저항층은 금속 산화물, PCMO(Pr1 - XCaXMnO3, 0<X<1), 칼코게나이드(chalcogenide), 페로브스카이트(perovskite) 및 금속 도핑된 고체 전해질의 적어도 어느 하나로 형성된 가변 저항 메모리 소자.
- 제 5 항에 있어서, 상기 도전 패턴과 상기 가변 저항층 사이에 터널링 배리어가 더 형성된 가변 저항 메모리 소자.
- 제 1 항에 있어서, 상기 제 2 배선은 평면 방향에서 상기 제 1 배선과 예각을 이루며 연장 형성된 가변 저항 메모리 소자.
- 제 7 항에 있어서, 상기 제 3 배선은 평면 방향에서 상기 제 1 배선과 예각 을 이루고, 상기 제 2 배선과 직교하는 방향으로 연장 형성된 가변 저항 메모리 소자.
- 제 8 항에 있어서, 상기 제 2 배선 및 제 3 배선 사이에 마련된 절연층을 더 포함하는 가변 저항 메모리 소자.
- 제 9 항에 있어서, 상기 제 3 배선은 상기 절연층 내에 형성된 홀 또는 트렌치를 통해 상기 도전 패턴 상의 상기 가변 저항층 상에 접하여 형성된 가변 저항 메모리 소자.
- 제 10 항에 있어서, 상기 제 2 배선은 상기 복수의 제 1 배선의 일 측면에 형성된 상기 도전 패턴 상을 지나도록 형성된 가변 저항 메모리 소자.
- 제 11 항에 있어서, 상기 제 3 배선은 상기 복수의 제 1 배선의 타 측면에 형성된 상기 도전 패턴 상을 지나도록 형성된 가변 저항 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 배선, 도전 패턴, 가변 저항층, 제 2 배선 및 제 3 배선이 일 소자층을 이루고, 복수의 상기 소자층이 적층된 가변 저항 메모리 소자.
- 제 13 항에 있어서, 상기 복수의 소자층 각각의 사이에 형성된 층간 절연막을 더 포함하는 가변 저항 메모리 소자.
- 일 방향으로 배열된 복수의 하부 배선;상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선;상기 복수의 하부 배선과 교차하고, 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함하는 가변 저항 메모리 소자.
- 제 15 항에 있어서, 상기 가변 저항 소자는 상기 제 1 배선 상에 형성된 도전 패턴과, 상기 도전 패턴 상에 형성된 가변 저항층을 포함하는 가변 저항 메모리 소자.
- 제 16 항에 있어서, 상기 도전 패턴은 4F2의 면적에 복수로 형성되어 4F2의 면적당 복수 비트의 프로그램이 가능한 가변 저항 메모리 소자.
- 일 방향으로 배열된 복수의 하부 배선;상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선;상기 복수의 하부 배선과 교차하고, 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함하고,상기 하부 배선 중 선택된 적어도 어느 하나에 제 1 프로그램 전압을 인가하고, 상기 제 1 및 제 2 상부 배선중 선택된 적어도 어느 하나에 제 2 프로그램 전압을 인가하여 선택된 적어도 하나의 가변 저항 소자를 프로그램하며,선택된 상기 가변 저항 소자와 연결된 상기 하부 배선에 읽기 전압을 인가하고, 상기 선택된 가변 저항 소자와 연결된 상기 제 1 또는 제 2 상부 배선에 접지 전압을 인가하여 상기 가변 저항 소자의 프로그램 상태를 읽는 가변 저항 메모리 소자의 구동 방법.
- 제 18 항에 있어서, 상기 제 1 프로그램 전압은 포지티브 전압이고, 상기 제 2 프로그램 전압은 네가티브 전압인 가변 저항 메모리 소자의 구동 방법.
- 제 19 항에 있어서, 상기 선택된 가변 저항 소자를 프로그램할 때 선택되지 않은 상기 하부 배선과 선택되지 않은 상기 제 1 및 제 2 상부 배선에 접지 전압을 인가하는 가변 저항 메모리 소자의 구동 방법.
- 제 18 항에 있어서, 상기 선택된 가변 저항 소자와 연결된 상기 제 1 상부 배선 또는 제 2 상부 배선의 전위 변화를 센싱하여 상기 가변 저항 소자의 프로그램 상태를 읽는 가변 저항 메모리 소자의 구동 방법.
- 제 19 항에 있어서, 상기 선택된 가변 저항 소자의 프로그램 상태를 읽을 때 선택되지 않은 상기 가변 저항 소자와 연결된 상기 하부 배선, 제 1 및 제 2 상부 배선에는 상기 읽기 전압보다 낮은 전압을 인가하는 가변 저항 메모리 소자의 구동 방법.
- 기판 상에 일 방향으로 연장되는 복수의 하부 배선을 형성하는 단계;상기 하부 배선과 연결되도록 사이드월 스페이서를 이용하여 복수의 도전 패턴을 형성하는 단계;상기 복수의 도전 패턴 상에 가변 저항층을 형성하는 단계; 및상기 복수의 도전 패턴 상을 지나도록 더블 패터닝을 이용하여 상기 가변 저항층 상에 복수의 상부 배선을 형성하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 상부 배선은 상기 복수의 도전 패턴의 일부를 지나도록 상기 더블 패터닝을 이용하여 상기 가변 저항층 상에 복수의 제 1 상부 배선을 형성하는 단계; 및상기 복수의 도전 패턴의 나머지 일부를 지나도록 상기 제 1 상부 배선과 절연되면서 직교하는 방향으로 연장하는 복수의 제 2 상부 배선을 형성하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 24 항에 있어서, 상기 복수의 도전 패턴을 형성하는 단계는,상기 복수의 하부 배선 상에 복수의 제 1 마스크막을 적층하고 이들 측면에 도전층 사이드월 스페이서를 형성하는 단계;상기 하부 배선과 직교하는 방향으로 복수의 제 2 마스크막을 형성한 후 그 측벽에 절연층 사이드월 스페이서를 형성하는 단계;상기 절연층 사이드월 스페이서를 식각 마스크로 상기 제 2 마스크막을 제거하는 단계;상기 절연층 사이드월 스페이서 및 제 1 마스크막을 식각 마스크로 노출된 상기 도전층 사이드월 스페이서를 선택적으로 제거하는 단계; 및상기 절연층 사이드월 스페이서 및 제 1 마스크막을 제거하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 25 항에 있어서, 상기 제 2 마스크막은 상기 제 1 마스크막 및 절연층 사이드월 스페이서와 식각률이 다른 물질로 형성하는 가변 저항 메모리 소자의 제조 방법.
- 제 24 항에 있어서, 상기 도전 패턴이 일부 노출되도록 상기 기판 상에 절연층을 형성하는 단계를 더 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 24 항에 있어서, 상기 제 1 상부 배선을 형성하는 단계는,상기 가변 저항층 상에 도전층 및 감광막을 형성하는 단계;상기 감광막을 1차 노광하여 제 1 폭의 노광 영역과 제 2 폭의 비노광 영역을 형성하는 단계;상기 감광막의 비노광 영역을 제 1 폭으로 2차 노광하는 단계;상기 1차 및 2차 노광 영역을 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 24 항에 있어서, 상기 제 1 상부 배선 상에 절연층을 형성한 후 상기 절연층 내에 상기 도전 패턴의 다른 일부를 개방하는 콘택홀을 형성하는 단계를 더 포함하고, 상기 제 2 상부 배선은 상기 콘택홀이 매립되도록 상기 절연층 상에 형성하는 가변 저항 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 콘택홀을 형성하는 단계는,상기 도전 패턴의 다른 일부 상의 상기 가변 저항층이 노출되도록 상기 절연층을 식각하여 상기 콘택홀보다 큰 제 1 콘택홀을 형성하는 단계; 및상기 제 1 콘택홀의 측면에 사이드월을 형성하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 30 항에 있어서, 상기 제 2 상부 배선을 형성하는 단계는,상기 콘택홀이 매립되도록 상기 절연층 상에 도전층 및 감광막을 형성하는 단계;상기 감광막을 1차 노광하여 제 1 폭의 노광 영역과 제 2 폭의 비노광 영역을 형성하는 단계;상기 감광막의 비노광 영역을 제 1 폭으로 2차 노광하는 단계;상기 1차 및 2차 노광 영역을 현상하여 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각 마스크로 상기 도전층을 식각하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 복수의 하부 배선은 더블 패터닝을 이용하여 형성하는 가변 저항 메모리 소자의 제조 방법.
- 제 23 항에 있어서, 상기 상부 배선 상에 층간 절연막을 형성하는 단계; 및상기 하부 배선, 도전 패턴, 가변 저항층 및 상부 배선을 순차적으로 형성하 여 소자층을 형성하는 단계를 더 포함하고,상기 층간 절연막과 상기 소자층을 복수 적층하여 3차원 구조를 제조하는 가변 저항 메모리 소자의 제조 방법.
- 저항 변화 메모리 소자 및 이에 접속된 프로세서를 구비하는 전자 제품이고,상기 저항 변화 메모리 소자는,일 방향으로 배열된 복수의 하부 배선;상기 복수의 하부 배선과 교차되는 방향으로 배열된 복수의 제 1 상부 배선;상기 복수의 하부 배선과 교차하고, 상기 복수의 제 1 상부 배선과 직교하는 방향으로 배열된 복수의 제 2 상부 배선; 및상기 하부 배선과 제 1 및 제 2 상부 배선 사이에 형성된 복수의 가변 저항 소자를 포함하는 전자 제품.
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