CN103390629B - 阻变存储器及其操作方法和制造方法 - Google Patents
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Abstract
提供了一种阻变存储器，包括存储阵列，所述存储阵列包括：衬底；衬底隔离层，设置在衬底上；多个叠层结构，设置在衬底隔离层上；多个梳状金属层，沿所述叠层结构的长度方向设置在衬底隔离层和所述多个叠层结构上，每个梳状金属层的梳齿夹在相邻的叠层结构之间；以及多个阻变材料层，每个阻变材料层形成在相应的一个梳状金属层与所述衬底隔离层之间以及所述相应的一个梳状金属层与所述多个叠层结构之间。还提供了该阻变存储器的操作方法和制造方法。
Description
技术领域
本公开涉及存储器件，更具体地涉及阻变存储器及其操作方法和制造方法。
背景技术
目前，微电子工业的发展推动着存储器技术的不断进步，提高集成密度和降低生产成本是存储器产业追求的目标。非挥发性存储器具有在无电源供应时仍能保持数据信息的优点，在信息存储领域具有非常重要的地位。
采用阻变材料的新型非挥发性存储器具有高速度(＜1ns)、低操作电压(＜1.5V)，高存储密度、易于集成等优点，是下一代半导体存储器的强有力竞争者。这种阻变存储器一般具有M-I-M(Metal-Insulator-Metal，金属-绝缘体-金属)结构，即在两个金属电极之间夹有阻变材料层。阻变材料可以表现出两个稳定的状态，即高阻态和低阻态。由高阻态到低阻态的转变通常称为编程或者置位(SET)操作，由低阻态到高阻态的转变通常称为擦除或者复位(RESET)操作。
阻变存储器包括按行和列排列的多个阻变存储单元的阵列。按照存储单元的基本配置，可以将阻变存储器分为1T-1R或1D-1R两种。在1T-1R配置的阻变存储器中，每一个存储单元由一个选通晶体管和一个阻变元件组成。通过控制选定存储单元的选通晶体管，可以向指定的存储单元写入或从其擦除数据。在1D-1R配置的阻变存储器中，每一个存储单元由一个二极管和一个阻变元件组成。由于二极管占用的芯片面积(footprint)小于晶体管的芯片面积，因此，1D-1R配置的阻变存储器可以实现高存储密度。在1D-1R配置的阻变存储器中，二极管用于防止旁路的串扰影响。在阻变存储器的每一行和每一列上分别连接选通晶体管。通过控制选定行和列的选通晶体管，可以向指定的存储单元写入或擦除 数据。二极管应当设计成提供足够的驱动电流以确保电阻态的转变。
为了进一步提高存储密度，可以采用三维集成的阻变存储器。通过在衬底上垂直堆叠多层的阻变存储器件，可以成倍地提高存储密度而没有显著增加芯片面积和增加制造成本。然而，采用1T-1R配置或1D-1R配置的阻变存储器由于晶体管或二极管的存在难以三维集成。通常，二极管的工作电流与其芯片面积成正比。在二极管的尺寸缩小之后，二极管可能难以提供足够大的驱动电流。
发明内容
本公开提供了阻变存储器及其操作方法和制造方法。
根据本公开的一个方面提供了一种阻变存储器，包括存储阵列，所述存储阵列包括：衬底；衬底隔离层，设置在衬底上；多个叠层结构，设置在衬底隔离层上；多个梳状金属层，沿所述叠层结构的长度方向设置在衬底隔离层和所述多个叠层结构上，每个梳状金属层的梳齿夹在相邻的叠层结构之间；以及多个阻变材料层，每个阻变材料层形成在相应的一个梳状金属层与所述衬底隔离层之间以及所述相应的一个梳状金属层与所述多个叠层结构之间。
根据本公开的另一方面提供了一种操作如上所述的阻变存储器的方法，其中，所述阻变存储器包括多个存储单元，每个存储单元包括叠层结构中的一个金属层、相应的一个梳状金属层和二者之间的阻变材料层，所述方法包括：通过向选定的存储单元施加擦除电压、写入电压或读取电压，来分别实现擦除、写入或读取操作。
根据本公开的另一方面提供了一种制造阻变存储器的方法，包括：在衬底上形成衬底隔离层；在衬底隔离层上交替形成多个金属层和多个隔离层；以衬底隔离层作为停止层，刻蚀所述多个金属层和多个隔离层，以形成平行排列的多个叠层结构；在所述多个叠层结构和衬底隔离层上淀积阻变材料；在阻变材料层上形成另一金属层；以衬底隔离层和所述多个叠层结构作为停止层，蚀刻所述另一金属层和所述阻变材料，以形成多个梳状金属层和相应的多个阻变材料层。
根据本公开实现了存储单元阵列的三维高密度集成，显著提高了集 成密度。根据本公开的垂直存储单元结构可以避免二极管在尺寸缩小后出现的提供电路能力不足的问题。根据本公开的制造方法，通过两次光刻就可以实现多层的存储阵列结构，显著降低了制造成本，非常适合大规模生产。根据本公开的读写方法克服了一般三维阵列的难以随机读写的问题。
附图说明
图1示意性示出了根据本公开实施例的示例性阻变存储器的存储阵列的结构示意图。
图2示意性示出了根据本公开实施例的阻变存储器的示意图。
图3示意性示出了根据本公开实施例对图2所示的阻变存储器进行擦/写操作的示意图。
图4示出了根据本公开实施例对图2所示的阻变存储器进行读取操作的示意图。
图5示出了根据本公开实施例的阻变存储器制造方法。
具体实施方式
以下将参照附图更详细地描述本公开。在下文的描述中，无论是否显示在不同实施例中，类似的部件采用相同或类似的附图标记表示。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。
在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
图1示出了根据本公开实施例的示例性阻变存储器的存储阵列100的结构示意图。如图1所示，该存储阵列100包括衬底101。在衬底101上形成衬底隔离层102。在衬底隔离层102上形成平行排列的多个叠层结构103-1、103-2和103-3。可以根据实际需要设置比图1所示更多或更少的叠层结构。每个叠层结构包括交替堆叠的金属层104-1、104-2和 104-3和隔离层105-1、105-2和105-3。可以根据需要设置比图1所示更多或更少的金属层和隔离层。在衬底隔离层102和叠层结构103-1、103-2和103-3上，沿叠层结构的长度方向形成平行排列的多个梳状金属层106-1、106-2和106-3，所述多个梳状金属层的长度方向与叠层结构的长度方向垂直，每个梳状金属层的梳齿夹在相邻的叠层结构之间。在每个梳状金属层与相应的叠层结构之间夹有阻变材料层107-1、107-2和107-3。可以根据需要设置比图1所示更多或更少的阻变材料层。
根据本公开的实施例，存储阵列100可以包括多个存储单元。如图1所示，每个存储单元可以包括叠层结构中的一个金属层、相应的一个梳状金属层以及二者之间的阻变材料层。例如，如图1中的由虚线包围的部分所示，示例性存储单元201可以包括金属层104-2、梳状金属层106-1，以及二者之间的阻变材料层107-1。因此，图1所示的存储阵列共包括3*3*3＝27个存储单元。
根据本公开的实施例，衬底101的材料可以是Si，Ge或III-V族化合物(如SiC、砷化镓、砷化铟、磷化铟等)。衬底隔离层102的材料可以是SiO2或Si4N3，厚度可以是10-300nm。叠层结构103-1、103-2和103-3中的每个金属层104-1、104-2和104-3的材料可以是TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种，厚度可以是5-100nm。叠层结构103-1、103-2和103-3中的每个隔离层105-1、105-2和105-3的材料可以是SiO2或Si4N3，厚度可以是10-300nm。叠层结构103-1、103-2和103-3的宽度可以是10-100nm。梳状金属层106-1、106-2和106-3的材料可以是TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种。每个梳状金属层106-1、106-2和106-3沿垂直于衬底表面的高度H可以是50-2000nm，沿叠层结构长度方向的厚度T可以是5-100nm。
根据本公开的实施例，阻变材料层的厚度可以是4-50nm。阻变材料层107-1、107-2和107-3可以仅包括阻变材料，也可以包括一层阻变材料和一层具有整流特性的材料。阻变材料可以是由选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、Al2O3、CeO2、La2O3、Gd2O3及其任意组合构成的组中的一种。具有整流特性的材料可以是掺杂多晶硅或者其他氧化物半导体，如CuO或ZnO。
图2示意性示出了根据本公开实施例的阻变存储器200的示意图。如图2所示，该阻变存储器200包括2*2*3＝12个存储单元，在图中以黑色圆点示出。这些存储单元例如可以对应于图1中的叠层结构103-1和103-2与梳状金属层106-1和106-2以及相应的阻变材料层107-1和107-2形成的阻变单元。在图2中，为了清楚起见仅示出了12个存储单元，但是可以根据需要设置更多或更少的存储单元。阻变存储器200还包括字线WL1和WL2以及位线BL1、BL2和BL3。将字线WL1和WL2分别通过字线选通晶体管WT1、WT2与相应的存储单元相连接。位线BL1通过位线选通晶体管BT1-1、BT1-2与相应的存储单元相连接。位线BL2通过位线选通晶体管BT2-1、BT2-2与相应的存储单元相连接。位线BL3通过位线选通晶体管BT3-1、BT3-2与相应的存储单元相连接。与不同位线相连的位线选通晶体管的栅极连接到相应的选择线。如图2所示，位线选通晶体管BT1-1、BT2-1、BT3-1的栅极连接到选择线SL1，位线选通晶体管BT1-2、BT2-2、BT3-2的栅极连接到选择线SL2。为了说明方便，基于连接的字线选通晶体管和位线选通晶体管的编号分别对阻变存储器200中的存储单元编号，即，连接到字线选通晶体管WT1和位线选通晶体管BT1-1的存储单元记为SC111，连接到字线选通晶体管WT1和位线选通晶体管BT1-2的存储单元记为SC112，以此类推。相应地，连接到字线选通晶体管WT2和位线选通晶体管BT3-2的存储单元记为SC232。这样，可以把阻变存储器中的存储单元依次编号为SC111、SC112、SC121、SC122、SC131、SC132、SC211、SC212、SC221、SC222、SC231、SC232。图2中以虚线圆圈示出了一个示例性存储单元SC221。
根据本公开的实施例，每个存储单元例如可以具有与图1所示的存储单元201相同的结构。为了简明起见，仅针对与图2有关的图1部分进行说明。但是，基于本公开的教导，可以根据需要对图1的其余部分进行类似的设置。根据本公开的实施例，图1所示的每个梳状金属层可以作为一条字线引出并与一个字线选通晶体管连接。例如，梳状金属层106-1可以作为字线WL1引出，并与字线选通晶体管WT1相连接。梳状金属层106-2可以作为字线WL1引出，并与字线选通晶体管WT2相 连接。图1所示的每个叠层结构中的每个金属层可以在一端与一个位线选通晶体管连接，与相对于衬底表面具有相同高度的金属层相连接的多个位线选通晶体管的源极与同一条位线相连接。例如，与叠层结构103-1中的金属层104-1相连的位线选通晶体管BT1-1的源极和与叠层结构103-2中与金属层104-1处于相同高度的金属层相连的位线选通晶体管BT1-2的源极连接到位线BL1。与叠层结构103-1中的金属层104-2相连的位线选通晶体管BT和与叠层结构103-2中与金属层104-2处于相同高度的金属层相连的位线选通晶体管的源极连接到位线BL2。与叠层结构103-1中的金属层104-3相连的位线选通晶体管BT和与叠层结构103-2中与金属层104-3处于相同高度的金属层相连的位线选通晶体管的源极连接到位线BL3。与同一叠层结构中的金属层相连的位线选通晶体管的栅极可以连接到同一条选择线。例如，与叠层结构103-1中的金属层104-1、104-2、104-3相连的位线选通晶体管BT1-1、BT2-1、BT3-1可以连接到选择性SL1。与叠层结构103-2中的三个金属层相连的位线选通晶体管BT1-2、BT2-2、BT3-2可以连接到选择线SL2。
下面结合图3和图4描述根据本公开实施例的操作如图2所示的阻变存储器的方法。对阻变存储器的操作包括擦/写过程和读过程。
图3示意性示出了根据本公开实施例对图2所示的阻变存储器进行擦/写操作的示意图。阻变存储器的擦除过程是指把器件RESET到高阻态，而写入过程是指把器件SET到低阻态。RESET和SET过程除了所需施加的电压不同以外，没有其他区别。图3示出了擦/写过程中各条字线和位线上施加电压的情况。如图3所示，通过选择字线、位线和选择线来选择要擦/写的存储单元，在选中的存储单元上施加擦除(或者写入)所需的电压值，来对该器件进行擦除(或者写入)。对未选中的存储单元施加的电压不超过擦除(或者写入)所需电压值的一半，通过选择合适的阻变材料，使存储单元在半擦写电压下不会发生被意外擦/写的情况，该阵列就可以正确的擦/写任何一个选中的存储单元，并且不影响其他所有存储单元的状态。例如，如图3所示，如果要对存储单元SC221进行擦/写操作，则对与存储单元SC221相连接的字线WL2施加擦/写电压Vreset/Vset、将位线BL2接地(GND)，并对选择线SL1施加开启电压Von。 这样，在存储单元SC221上施加擦除操作所需的电压Vreset或写入操作所需的电压Vset，从而实现擦/写操作。对于其他存储单元，在与其相连的字线WL1上施加小于擦/写电压Vreset/Vset一半的电压，同时将与其相连的位线和选择线浮置(F)，使得这些存储单元两端被施加上的电压都不超过擦除(或者写入)所需电压值的一半，从而不对其进行擦/写操作。根据本公开的擦/写方法，每个存储单元都可以被独立地、随机地访问，而且不需要在每个存储单元上串联二极管，可避免旁路干扰的问题。
图4示出了根据本公开实施例对图2所示的阻变存储器进行读取操作的示意图。阻变存储器的读取过程是向要读取的存储单元施加读取电压，通过与该存储单元串联的检测放大器测量通过该存储单元的电流。基于测量的电流判断该存储单元是处于高阻态还是低阻态，以确定该存储单元存储的数据值。如图4所示，在进行读取操作时，将所有的位线BL1～BL3接地。选择一条选择线(在本示例中，SL1)并施加位线选通晶体管所需的开启电压Von，将选择线SL1控制的所有位线选通晶体管开启。同时，选择一条字线(在本示例中，WL2)，施加读取电压Vread，其他字线接地(GND)。这样，与选中的选择线SL1与选中字线WL2之间的所有存储单元SC211、SC221、SC231上都被施加了读取电压Vread，而没有被选中的存储单元上则没有施加电压。每条位线与一个检测放大器连接，可以读取通过对应的选中存储单元上的电流，以确定存储单元中存储的数据值。如图4所示，位线BL1、BL2和BL3分别与检测放大器SA1、SA2和SA3相连。检测放大器SA1、SA2和SA3分别检测通过存储单元SC211、SC221和SC231的电流以确定其中存储的数据值。根据本公开的读取方法可以同时读取多个存储单元存储的数据值，从而提高读取的效率。
下面结合图5描述根据本公开实施例的阻变存储器制造方法。如图5的部分(a)所示，在衬底101上通过沉积或热氧化形成衬底隔离层102。衬底101的材料可以是Si，Ge或III-V族化合物(如SiC、砷化镓、砷化铟、磷化铟等)。隔离层102的材料可以是SiO2或Si4N3，厚度可以是10-300nm。然后，连续交替淀积金属层和隔离层104-1、105-1、104-2、105-2、104-3和105-3。每层金属层的厚度可以是5-100nm，材料可以 是TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir、Ni中的任意一种。每层隔离层的厚度可以是5-300nm，材料可以是SiO2或Si4N3。图5中只示意性地示出了交替的3个金属层和隔离层，但是可以根据实际需要设置更多层。然后，利用光刻刻蚀技术对交替的金属层和隔离层104-1、105-1、104-2、105-2、104-3和105-3进行刻蚀，所述刻蚀停止于衬底隔离层102。通过刻蚀形成3个叠层结构103-1、103-2和103-3。每个叠层结构的宽度可以是5-100nm。然后，在叠层结构和衬底隔离层上沉积阻变材料层107。可以利用原子层沉积(ALD)来形成阻变材料层。阻变材料层的厚度可以是4-50nm，并且可以仅包括具有阻变特性的材料(例如金属氧化物)，也可以既包括具有阻变特性的材料又包括具有整流特性的材料。具有阻变特性的材料可以是由选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、Al2O3、CeO2、La2O3、Gd2O3及其任意组合构成的组中的一种。具有整流特性的材料可以是掺杂多晶硅和或者其他氧化物半导体，如CuO或ZnO。然后在该结构上淀积金属层106。可以利用物理气相沉积(PVD)来形成金属层106。金属层106沿垂直于衬底表面的尺寸可以是50-1000nm，材料可以是TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir、Ni中的任意一种。利用光刻技术或刻蚀技术，以衬底隔离层所述多个叠层结构为停止层刻蚀金属层106和阻变材料层，形成梳状金属层106-1、106-2和106-3和相应的阻变材料层107-1、107-2、107-3。梳状金属层106-1、106-2和106-3的长度方向与叠层结构103-1、103-2和103-3的长度方向垂直。每个梳状金属层106-1、106-2和106-3沿叠层结构长度方向的尺寸可以是10-100nm。这样就形成了如图2所示存储阵列100。接下来，制备字线、位线、选择线、字线选通晶体管、位线选通晶体管等，以及引线、钝化、封装等后续半导体加工的常规工艺，以形成根据本公开实施例的阻变存储器。
以下描述根据本公开实施例制造存储阵列的一个具体示例。该示例可以包括以下步骤：
1.在硅衬底上热氧化厚度为10-300nm的SiO2层作为衬底隔离层。
2.在上述结构上面利用物理气相沉积(PVD)的方法沉积5- 100nm的TiN层。
3.在上述结构上面利用化学气相沉积(CVD)的方法沉积5-300nm的SiO2层。
4.重复步骤2和3多次以形成TiN层和SiO2层的叠层。
5.使用衬底隔离层作为停止层，用光刻和刻蚀技术对上述叠层进行刻蚀，得到宽度为5-100nm的多个叠层结构。
6.在上述结构上利用原子层沉积(ALD)的方法沉积阻变材料层HfO2，厚度为4-50nm。
7.在上述结构上利用物理气相沉积PVD的方法沉积TiN金属层，厚度为50-2000nm。
8.利用光刻和刻蚀技术刻蚀TiN金属层，得到多个宽度为10-100nm的梳状金属层。
9.制备选通晶体管，以及引线、钝化、封装等后续半导体加工的常规工艺。
尽管参考本公开特定示例实施例示出和描述了本公开，然而本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的前提下，可以对本公开进行各种形式和细节上的改变。本公开的范围不限于上述示例，本公开的精神应由所附权利要求和其等同物共同确定。
Claims (16)
1.一种阻变存储器，包括存储阵列，所述存储阵列包括：
衬底；
衬底隔离层，设置在衬底上；
多个叠层结构，设置在衬底隔离层上；
多个梳状金属层，沿所述叠层结构的长度方向设置在衬底隔离层和所述多个叠层结构上，每个梳状金属层的梳齿夹在相邻的叠层结构之间，所述梳状金属层包括实心柱状的梳齿和连接每个梳齿的顶部的横梁；多个阻变材料层，每个阻变材料层形成在相应的一个梳状金属层与所述衬底隔离层之间以及所述相应的一个梳状金属层与所述多个叠层结构之间；
多条字线，通过将所述多个梳状金属层分别经由一个字线选通晶体管引出来形成所述多条字线；
多条位线，每个叠层结构中的每个金属层在一端与一个位线选通晶体管连接，与相对于衬底表面具有相同高度的金属层相连接的多个位线选通晶体管的源极连接到一条相应的位线；以及
多条选择线，与同一叠层结构中的金属层相连的位线选通晶体管的栅极连接到一条相应的选择线。
2.根据权利要求1所述的阻变存储器，其中，每个叠层结构包括交替堆叠的金属层和隔离层。
3.根据权利要求1所述的阻变存储器，其中，所述多个梳状金属层的长度方向与叠层结构的长度方向交叉。
4.根据权利要求1所述的阻变存储器，其中，阻变材料层仅包括阻变材料，或包括一层阻变材料和一层具有整流特性的材料。
5.根据权利要求1所述的阻变存储器，其中，衬底隔离层包括SiO2或Si4N3，衬底隔离层的厚度是10-300nm。
6.根据权利要求1所述的阻变存储器，其中：
叠层结构中的每个金属层包括TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种，所述每个金属层的厚度是5-100nm；以及
叠层结构中的每个隔离层包括SiO2或Si4N3，所述每个隔离层的厚度是5-300nm。
7.根据权利要求1所述的阻变存储器，其中：
梳状金属层包括TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种；以及
每个梳状金属层沿垂直于衬底表面的高度是50-2000nm，沿叠层结构的长度方向的厚度是5-100nm。
8.根据权利要求4所述的阻变存储器，其中：
阻变材料层的厚度是4-50nm；
阻变材料包括选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、Al2O3、CeO2、La2O3、Gd2O3及其任意组合构成的组中的一种；以及
具有整流特性的材料包括掺杂多晶硅或者其他氧化物半导体。
9.一种操作根据权利要求1所述的阻变存储器的方法，其中，所述阻变存储器包括：
多个存储单元，每个存储单元包括叠层结构中的一个金属层、相应的一个梳状金属层和二者之间的阻变材料层，所述梳状金属层包括实心柱状的梳齿和连接每个梳齿的顶部的横梁；
多条字线，连接到同一梳状金属层的存储单元经由一个字线选通晶体管连接到一条相应的字线；
多条位线，与相对于衬底表面具有相同高度的存储单元相连接的多个位线选通晶体管的源极连接到一条相应的位线；以及
多条选择线，与同一叠层结构中的存储单元相连的位线选通晶体管的栅极连接到一条相应的选择线，
所述方法包括：
通过选择字线、位线和选择线来选择存储单元；以及
通过向选定的存储单元施加擦除电压、写入电压或读取电压，来分别实现擦除、写入或读取操作。
10.根据权利要求9所述的方法，通过选择字线、位线和选择线来选择存储单元包括：
在进行擦除操作时：针对要选择的存储单元，对字线施加擦除电压，将位线接地，并对选择线施加开启电压；以及对于其他存储单元，在字线施加小于擦除电压一半的电压，同时位线和选择线浮置；
在进行写入操作时：针对要选择的存储单元，对字线施加写入电压，将位线接地，并对选择线施加开启电压；以及对于其他存储单元，在字线施加小于写入电压一半的电压，同时位线和选择线浮置；以及
在进行读取操作时，将所有的位线接地，对与要读取的存储单元相关联的选择线施加开启电压，对与要读取的存储单元相关联的字线施加读取电压，将其他字线接地。
11.一种制造阻变存储器的方法，包括：
在衬底上形成衬底隔离层；
在衬底隔离层上交替形成多个金属层和多个隔离层；
以衬底隔离层作为停止层，刻蚀所述多个金属层和多个隔离层，以形成平行排列的多个叠层结构；
在所述多个叠层结构和衬底隔离层上淀积阻变材料；
在阻变材料层上形成另一金属层；
以衬底隔离层和所述多个叠层结构作为停止层，蚀刻所述另一金属层和所述阻变材料，以形成多个梳状金属层和相应的多个阻变材料层，所述梳状金属层包括实心柱状的梳齿和连接每个梳齿的顶部的横梁；
形成多条字线，通过将所述多个梳状金属层分别经由一个字线选通晶体管引出来形成所述多条字线；
形成多条位线，每个叠层结构中的每个金属层在一端与一个位线选通晶体管连接，与相对于衬底表面具有相同高度的金属层相连接的多个位线选通晶体管的源极连接到一条相应的位线；以及
形成多条选择线，与同一叠层结构中的金属层相连的位线选通晶体管的栅极连接到一条相应的选择线。
12.根据权利要求11所述的方法，还包括：
淀积并刻蚀具有整流特性的材料，从而所述多个阻变材料层中包括所述整流特性的材料。
13.根据权利要求11所述的方法，其中，衬底隔离层包括SiO2或Si4N3，衬底隔离层的厚度是10-300nm。
14.根据权利要求11所述的方法，其中：
叠层结构中的每个金属层包括TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种，所述每个金属层的厚度是5-100nm；以及
叠层结构中的每个隔离层包括SiO2或Si4N3，所述每个隔离层的厚度是5-300nm。
15.根据权利要求11所述的方法，其中：
梳状金属层包括TiN、TaN、Pt、Au、W、Cu、Al、Ti、Ir和Ni中的任意一种；以及
每个梳状金属层沿垂直于衬底表面的高度是50-2000nm，沿叠层结构的长度方向的厚度是5-100nm。
16.根据权利要求12所述的方法，其中：
阻变材料层的厚度是4-50nm；
阻变材料包括选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、Al2O3、CeO2、La2O3、Gd2O3及其任意组合构成的组中的一种；以及
具有整流特性的材料包括掺杂多晶硅或者其他氧化物半导体。
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