CN109962161A - 基于内置非线性rram的3d垂直交叉阵列及其制备方法 - Google Patents
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Abstract
本发明属于半导体技术领域，具体涉及一种基于内置非线性RRAM的3D垂直交叉阵列及其制备方法。该阵列包括带有隔离层的衬底，衬底上设置有由第一金属电极层和多层介质层交替堆叠的叠层结构，叠层结构上有间隔排列的条状垂直沟槽；沿条状垂直沟槽的垂直交叉方向有间隔排列的阻变介质层，阻变介质层在未刻蚀的叠层结构表面以及条状垂直内壁和底部均匀连续形成；阻变介质层上有第二电极层；与阻变介质层方向一致的叠层结构两侧边缘通过垂直刻蚀，形成裸露的第一电极。本发明采用内置非线性RRAM，解决了垂直RRAM难以集成1S1R结构的问题，从而避免潜行电流。适用于大规模三维集成存储器，具有高密度、制备工艺简单、成本低等优点。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种基于内置非线性RRAM的3D垂直交叉阵列及其制备方法。
背景技术
阻变存储器(RRAM)是半导体器件很重要的组成部分，具有结构简单、可高密度集成、制备 温度低、与CMOS后端兼容、高速度操作、低功耗等优点而成为下一代存储器强有力的竞争者。
RRAM器件一般有着金属-绝缘体-金属的三明治结构，在特定的电压/电流激励下，其阻值可以在高阻态和低阻态之间相互转换。在面向高密度存储应用时，阻变存储器往往采用十字交叉阵列结构以达到最大的存储密度。
传统平面交叉阵列采用平面层层堆叠的结构，大多存在潜行电流的问题。为了避免潜行电流，这种结构需要采用单独的选择器器件与每个存储器单元集成的方式，但这种方式使得在制备过程中，光刻步骤繁琐，制备工艺复杂，生产成本较高。而垂直RRAM交叉阵列工艺简单，但难以通过集成选择器的1S1R的结构避免潜行电流。
因此，开发一种工艺简单，能够有效避免通过集成选择器的1S1R结构导致的潜行电流是实现交叉阵列高密度存储急需解决的一个问题。
发明内容
为了解决上述问题，本发明提供的一种基于内置非线性RRAM的3D垂直交叉阵列及其制备方法，通过在垂直方向实现交叉结构，避免多步光刻，最大限度地降低了制造成本。同时，为了解决垂直RRAM难以集成1S1R结构的问题，通过内置非线性器件的方式避免潜行电流。
本发明提供的基于内置非线性RRAM的3D垂直交叉阵列，包括：衬底，设置于所述衬底上的衬底隔离层，所述衬底隔离层上设置有由多层第一金属电极层和多层介质层交替堆叠形成的叠层结构，所述叠层结构上通过刻蚀形成间隔排列的条状垂直沟槽；沿所述条状垂直沟槽的垂直交叉方向设置有间隔排列的阻变介质层，所述阻变介质层在未刻蚀的叠层结构表面以及所述条状垂直内壁和底部均匀连续形成；所述阻变介质层上设置有的第二电极层；所述阻变介质层为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；与所述阻变介质层方向一致的所述叠层结构两侧边缘通过垂直刻蚀，使第一金属电极层裸露，形成裸露的第一电极。
优选地，所述叠层结构由设置于所述衬底上的三层第一金属电极层和三层介质层交替堆叠而成；第一金属电极层的材料选自Ti或Ta；所述介质层的材料选自SiO2或Si3N4；所述第一金属电极层的厚度为40nm～100nm，所述介质层的厚度为70nm～200nm。
更优选地，所述第一金属电极层的厚度为70nm，所述介质层的厚度为100nm。
优选地，所述过渡金属氧化物层的材料选自HfO2、ZrO2、Ta2O5、Al2O3中的任意一种；所述氧化物半导体层的材料为CuGeS；所述过渡金属氧化物层的厚度为10nm～30nm；所述氧化物半导体层的厚度为20nm～50nm。
更优选地，所述过渡金属氧化物层为HfO2；所述氧化物半导体层为CuGeS；所述过渡金属氧化物层的厚度为10nm；所述氧化物半导体层的厚度为20nm。
优选地，所述第二电极层的材料选自W、Ni或Pt，厚度为50nm～100nm。
更优选地，所述第二电极层的材料为W，厚度为70nm。
优选地，所述衬底为硅衬底，所述衬底的厚度为100nm~300nm。
本发明提供的上述基于内置非线性RRAM的3D垂直交叉阵列的制备方法，具体步骤如下：
S1：在预先设有衬底隔离层的衬底上交替层叠沉积第一金属电极层和介质层，形成叠层结构；
S2：在所述叠层结构上进行垂直光刻，得到间隔排列的条状垂直沟槽；
S3：沿所述间隔排列的条状垂直沟槽的垂直交叉方向通过光刻和溅射法制备间隔排列的阻变介质层，所述阻变介质层为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；所述阻变介质层在未刻蚀的叠层结构表面以及所述垂直沟槽内壁和底部连续形成；
S4：采用物理气相沉积法在所述阻变介质层上制备覆盖所述阻变介质层的第二电极层；
S5：与所述阻变介质层方向一致的所述叠层结构两侧边缘通过垂直光刻刻蚀第一金属电极层和介质层，使每层的金属电极裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
进一步，优选地：
步骤S1中，选择厚度为100nm~300nm的氧化硅片作为衬底，衬底上预先设置有衬底隔离层，使用物理气相沉积法和等离子体增强化学气相沉积法在所述衬底隔离层上交替层叠Ti层和SiO2层，形成Ti/SiO2叠层结构，所述Ti/SiO2叠层结构共计三层；
所述Ti层厚度为40nm～100nm，所述SiO2介质层的厚度为70nm～200nm。
步骤S2中，在所述Ti/SiO2叠层结构上制备光刻胶层，通过掩膜板预留出间隔排列的条状图形，利用干法刻蚀对Ti/SiO2叠层结构进行垂直光刻，分别刻蚀SiO2层和Ti层直至衬底隔离层，得到间隔排列的条状垂直沟槽，并去除光刻胶。
步骤S3中，沿所述条状垂直沟槽的垂直交叉方向通过光刻掩膜制作阻变介质层的预留图形，采用物理气相沉积法在预留图形内依次制作过渡金属氧化物层和覆盖所述过渡金属氧化物层的氧化物半导体层，形成阻变介质层；
所述过渡金属氧化物的厚度为10nm～30nm；所述氧化物半导体层的厚度为20nm～50nm。
步骤S4中，采用物理气相沉积法在所述阻变介质层上制备覆盖所述阻变介质层的第二电极层，所述第二电极层5的厚度为50nm～100nm。
步骤S5中，与所述阻变介质层方向一致的所述叠层结构两侧边缘利用光刻胶掩膜和干法刻蚀对Ti层和SiO2层进行垂直光刻，使每一层的金属电极裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
与现有技术相比，本发明提供的基于内置非线性RRAM的3D垂直交叉阵列，取代传统Crossbar阵列结构，解决了传统平面交叉阵列需要多次光刻的问题，有利于简化工艺与降低成本，实现3D高密度存储。采用内置非线性RRAM解决了垂直RRAM难以集成1S1R结构的问题，从而避免潜行电流。该结构适用于大规模三维集成存储器，具有高密度、制备工艺简单、成本低等优点。
附图说明
图1为本发明实施例提供的器件结构示意图。
图2-图7为本发明实施例提供的器件结构的制备工艺流程图。
具体实施方式
下面结合具体实施例对本发明进行详细说明，但不应理解为本发明的限制。下列实施例中未注明具体条件的试验方法，通常按照常规条件操作，由于不涉及发明点，故不对其步骤进行详细描述。
本发明提供了一种基于内置非线性RRAM的3D垂直交叉阵列，具体如图1所示，包括衬底1，设置于衬底1上的衬底隔离层2，衬底隔离层2上设置有由多层第一金属电极层301和多层介质层302交替堆叠形成的叠层结构3，叠层结构3上通过刻蚀形成间隔排列的条状垂直沟槽6；沿条状垂直沟槽6的垂直交叉方向设置有间隔排列的阻变介质层4，阻变介质层4在未刻蚀的叠层结构3表面以及条状垂直内壁和底部均匀连续形成；阻变介质层4上设置有的第二电极层5；阻变介质层为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；与阻变介质层4方向一致的叠层结构3两侧边缘通过垂直刻蚀，使第一金属电极层301裸露，形成裸露的第一电极，从而形成3D垂直交叉阵列。
进一步的，上述叠层结构3由设置于衬底1上的三层第一金属电极层301和三层介质层302交替堆叠而成；第一金属电极层301的材料可以选择Ti 或Ta，优选的，厚度为40nm～100nm；更优选的，厚度为70nm；之所以选用Ti、Ta的原因是在垂直光刻时方便刻蚀。介质层302的材料选择SiO2或Si3N4；优选的，厚度为70nm～200nm；更优选的，厚度为100nm。
优选的，上述3D垂直交叉阵列中过渡金属氧化物层的材料可以选择HfO2、ZrO2、Ta2O5、Al2O3中的任意一种，氧化物半导体层的材料为CuGeS。更优选的阻变介质层4为HfO2/CuGeS叠层结构，优选的，HfO2的厚度为10nm～30nm；CuGeS的厚度为20nm～50nm；更优选的，HfO2/CuGeS总厚度以30nm为最佳，即HfO2的厚度为10nm，CuGeS的厚度为20nm。
上述第二电极层5的材料可以是W、Ni、Pt中的任意一种，优选的，厚度为50nm～100nm，更优选的，厚度为70nm。需要进一步说明的是，上述衬底1既可以是硅衬底也可以是玻璃衬底，衬底1的厚度为100nm~300nm。
基于相同的发明构思，本发明还提供了上述3D垂直交叉阵列的制备方法，下面结合图2-图7，上述3D垂直交叉阵列的具体制备过程如下：
S1：在预先设有衬底隔离层2的衬底1上交替层叠沉积第一金属电极层301和介质层302，形成叠层结构3；
S2：在叠层结构3上进行垂直光刻，直至衬底隔离层2，得到间隔排列的条状垂直沟槽6；
S3：沿间隔排列的条状垂直沟槽6的垂直交叉方向通过光刻和溅射法制备间隔排列的阻变介质层4，阻变介质层4为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；阻变介质层4在未刻蚀的叠层结构3表面以及垂直沟槽内壁和底部连续形成；
S4：采用物理气相沉积法在所述阻变介质层4上制备覆盖阻变介质层4的第二电极层5；
S5：与阻变介质层4方向一致的叠层结构3两侧边缘通过垂直光刻刻蚀第一金属电极层301和介质层302，使每层的金属电极裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
下面就以具体的示例为本发明的技术方案进行详细的描述。
以衬底（100nm）/Ti/SiO2叠层(510nm）/HfO2(10nm)/CuGeS(20nm)/W(70nm)结构为内置非线性RRAM的3D垂直交叉阵列为例。
该3D垂直交叉阵列包括衬底1，设置于衬底1上的衬底隔离层2，衬底隔离层2上设置有由3层厚度为70nm的Ti层301和3层厚度为100nm的SiO2层302交替堆叠形成的Ti/SiO2叠层结构，Ti/SiO2叠层结构上通过刻蚀形成间隔排列的条状垂直沟槽6；沿条状垂直沟槽6的垂直交叉方向设置有间隔排列的阻变介质层4，阻变介质层4在未刻蚀的叠层结构3表面以及条状垂直内壁和底部均匀连续形成；阻变介质层4上设置有厚度为70nm的第二电极层5 W电极；阻变介质层为由厚度为10nm的HfO2层和厚度为20nm的CuGeS层组成的叠层结构（HfO2/CuGeS叠层介质）；与阻变介质层4方向一致的Ti/SiO2叠层结构两侧边缘通过垂直刻蚀，形成阶梯状，使每层的Ti层均裸露，形成裸露的第一电极，从而形成3D垂直交叉阵列。
上述阵列的具体制备过程如下：
S1：选择尺寸在4英寸，厚度为100nm的氧化硅片作为衬底1，使用物理气相沉积法和等离子体增强化学气相沉积法在衬底1上交替层叠Ti层和SiO2层，Ti层厚度为70nm，所述SiO2介质层的厚度为100nm形成Ti/SiO2叠层结构，该Ti/SiO2叠层结构共计三层；
S2：在上述Ti/SiO2叠层结构上制备光刻胶层，通过掩膜板预留出间隔排列的条状图形，利用干法刻蚀对Ti/SiO2叠层结构进行垂直光刻，分别刻蚀SiO2层和Ti层，其中，在刻蚀SiO2层时，采用CF4为刻蚀气体，流量80sccm，射频功率 500 W，在刻蚀Ti层时，采用Ar为刻蚀气体，流量50sccm，射频功率100W。利用上述干法刻蚀方法得到间隔排列的条状垂直沟槽，并去除光刻胶；
S3：沿条状垂直沟槽的垂直交叉方向旋涂光刻胶，通过光刻掩膜制作阻变介质层4的预留图形，采用物理气相沉积法在预留图形内依次制作厚度为10nm的HfO2层和覆盖HfO2层的厚度为20nm的CuGeS层，形成阻变介质层4，即HfO2/CuGeS叠层介质；
S4：采用物理气相沉积法在阻变介质层4上制备覆盖阻变介质层4的第二电极层5，即W电极，该第二电极层5的厚度为70nm；采用liftoff工艺，将图形剥离，留下预留图形的HfO2/CuGeS叠层介质和第二电极层5；
S5：在上述Ti/SiO2叠层结构外周边缘利用光刻胶掩膜和干法刻蚀对Ti层和SiO2层进行垂直光刻，使Ti层裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
上述S5中，在刻蚀SiO2层时，可采用CF4为刻蚀气体，流量80sccm，射频功率500 W；在刻蚀Ti层时，可采用Ar为刻蚀气体，流量50sccm，射频功率100W，上述形成的裸露电极便于扎针测试。
上述实施例提供的内置非线性RRAM的3D垂直交叉阵列，克服了平面交叉阵列需要多次光刻的问题，大大简化了工艺、降低成本，所制得RRAM很好的实现了3D高密度存储。该3D垂直交叉阵列很好的解决了垂直RRAM难以集成1S1R结构的问题，在低电压情况下不开启，因此小电压的情况下不会读取到低阻，故可以很好避免潜行电流问题。
需要说明的是，当本发明给出数值范围时，应理解，除非本发明另有说明，每个数值范围的两个端点以及两个端点之间任何一个数值均可选用。为了防止赘述，本发明的描述了优选的实施例及效果，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
Claims (10)
1.一种基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，包括衬底（1），设置于所述衬底（1）上的衬底隔离层（2），所述衬底隔离层（2）上设置有由多层第一金属电极层（301）和多层介质层（302）交替堆叠形成的叠层结构（3），所述叠层结构（3）上通过刻蚀形成间隔排列的条状垂直沟槽（6）；沿所述条状垂直沟槽（6）的垂直交叉方向设置有间隔排列的阻变介质层（4），所述阻变介质层（4）在未刻蚀的叠层结构（3）表面以及所述条状垂直内壁和底部均匀连续形成；所述阻变介质层（4）上设置有第二电极层（5）；
所述阻变介质层（4）为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；与所述阻变介质层（4）方向一致的所述叠层结构（3）两侧边缘通过垂直刻蚀，使第一金属电极层（301）裸露，形成裸露的第一电极。
2.根据权利要求1所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述叠层结构（3）由设置于所述衬底（1）上的三层第一金属电极层（301）和三层介质层（302）交替堆叠而成；
第一金属电极层（301）的材料选自Ti 或Ta；所述介质层（302）的材料选自SiO2或Si3N4；
所述第一金属电极层（301）的厚度为40nm～100nm，所述介质层（302）的厚度为70nm～200nm。
3.根据权利要求2所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述第一金属电极层（301）的厚度为70nm，所述介质层（302）的厚度为100nm。
4.根据权利要求1所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述过渡金属氧化物层的材料选自HfO2、ZrO2、Ta2O5、Al2O3中的任意一种；所述氧化物半导体层的材料为CuGeS；
所述过渡金属氧化物层的厚度为10nm～30nm；所述氧化物半导体层的厚度为20nm～50nm。
5.根据权利要求4所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述过渡金属氧化物层为HfO2；所述氧化物半导体层为CuGeS；所述过渡金属氧化物层的厚度为10nm；所述氧化物半导体层的厚度为20nm。
6.根据权利要求1所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述第二电极层（5）的材料选自W、Ni或Pt，厚度为50nm～100nm。
7.根据权利要求6所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述第二电极层（5）的材料为W，厚度为70nm。
8.根据权利要求1所述的基于内置非线性RRAM的3D垂直交叉阵列，其特征在于，所述衬底（1）为硅衬底或玻璃衬底，所述衬底（1）的厚度为100nm~300nm。
9.一种如权利要求1所述的基于内置非线性RRAM的3D垂直交叉阵列的制备方法，其特征在于，具体步骤如下：
S1：在预先设有衬底隔离层（2）的衬底（1）上交替层叠沉积第一金属电极层（301）和介质层（302），形成叠层结构（3）；
S2：在所述叠层结构（3）上进行垂直光刻，直至衬底隔离层（2），得到间隔排列的条状垂直沟槽（6）；
S3：沿所述间隔排列的条状垂直沟槽（6）的垂直交叉方向通过光刻和溅射法制备间隔排列的阻变介质层（4），所述阻变介质层（4）为由过渡金属氧化物层和氧化物半导体层组成的叠层结构；所述阻变介质层（4）在未刻蚀的叠层结构（3）表面以及所述垂直沟槽内壁和底部连续形成；
S4：采用物理气相沉积法在所述阻变介质层（4）上制备覆盖所述阻变介质层（4）的第二电极层（5）；
S5：与所述阻变介质层（4）方向一致的所述叠层结构（3）两侧边缘通过垂直光刻刻蚀第一金属电极层（301）和介质层（302），使每层的金属电极裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
10.根据权利要求9所述的制备方法，其特征在于：
步骤S1中，选择厚度为100nm~300nm的氧化硅片作为衬底（1），衬底（1）上预先设置有衬底隔离层（2），使用物理气相沉积法和等离子体增强化学气相沉积法在所述衬底隔离层（2）上交替层叠Ti层和SiO2层，形成Ti/SiO2叠层结构，所述Ti/SiO2叠层结构共计三层；
所述Ti层厚度为40nm～100nm，所述SiO2介质层的厚度为70nm～200nm；
步骤S2中，在所述Ti/SiO2叠层结构上制备光刻胶层，通过掩膜板预留出间隔排列的条状图形，利用干法刻蚀对Ti/SiO2叠层结构进行垂直光刻，分别刻蚀SiO2层和Ti层直至衬底隔离层（2），得到间隔排列的条状垂直沟槽（6），并去除光刻胶；
步骤S3种，沿所述条状垂直沟槽（6）的垂直交叉方向通过光刻掩膜制作阻变介质层（4）的预留图形，采用物理气相沉积法在预留图形内依次制作过渡金属氧化物层和覆盖所述过渡金属氧化物层的氧化物半导体层，形成阻变介质层（4）；
所述过渡金属氧化物的厚度为10nm～30nm；所述氧化物半导体层的厚度为20nm～50nm；
步骤S4中，采用物理气相沉积法在所述阻变介质层（4）上制备覆盖所述阻变介质层（4）的第二电极层（5），所述第二电极层（5）的厚度为50nm～100nm；
步骤S5中，与所述阻变介质层（4）方向一致的所述叠层结构（3）两侧边缘利用光刻胶掩膜和干法刻蚀对Ti层和SiO2层进行垂直光刻，使每一层的金属电极裸露，形成裸露电极，最终形成阻变存储器的3D垂直交叉阵列结构。
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