TWI473262B - 電阻式記憶體結構及其製作方法 - Google Patents

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Chun Cheng Chen
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Description

電阻式記憶體結構及其製作方法
本發明係有關於記憶體技術領域，特別是有關於一種改良的電阻式記憶體(RRAM)結構及陣列，其具有側壁型(spacer)電阻轉換層及上電極，並能達到2F2 記憶胞最小尺寸。本發明另揭露其製作方法。
電阻切換式(resistive switching)隨機存取記憶體或稱為電阻式記憶體(RRAM)，由於具備低電壓、高速度、元件微縮、非揮發性與低成本等優勢，廣泛吸引各界的研究來取代快閃記憶體成為下一世代奈米微縮非揮發性記憶體。
電阻式記憶體係利用電阻轉換層在兩個穩定阻態之間的電子切換(可以是電流或電壓誘發)進行操作，其記憶胞通常與二極體(diode)上、下堆疊設置在一半導體柱狀結構中，字元線與位元線則分別通過半導體柱體結構的上、下端，構成交叉點(cross-point)記憶體單元。當元件被施以正電壓，藉由形成在電阻轉換層中的導電絲(conduction filament,CF)，可使元件進入低阻態(low resistance state,LRS)，而當施以負偏壓時，導電絲崩離，使元件進入高阻態(high resistance state,HRS)，為使元件能穩定運作，必須確保有一定數量的導電絲能夠形成。
已知，元件操作時，導電絲形成的數量與電阻轉換層-電極的接觸面積大小正相關。然而，隨著記憶胞的尺寸越做越小，操作時形 成在電阻轉換層的導電絲數量變異或偏差將明顯導致元件可靠度問題。於是，該技術領域亟需一種改良的電阻式記憶體結構及其製作方法，可以解決上述先前技藝之問題與缺點，而進一步達到記憶體元件微縮之目的。
根據本發明一實施例，本發明提供一種電阻式記憶體單元，包含有至少一位元線，沿著第一方向延伸；至少一字元線，設於一基底上，且沿著一第二方向延伸，與該位元線交叉；一硬遮罩層，直接位於該字元線上並且夾置於該字元線與該位元線之間；一第一記憶胞，設於該字元線的第一側壁上，該第一記憶胞包含有一第一側壁型電阻轉換層、一第一上電極，覆蓋該第一側壁型電阻轉換層以及該硬遮罩層的第一側壁，其中該字元線的第一側壁係與該硬遮罩層的第一側壁共平面，以及一第一二極體元件電耦合至該第一上電極；以及一第二記憶胞，設於該字元線的第二側壁上，該第二記憶胞包含有一第二側壁型電阻轉換層、一第二上電極，覆蓋該第二側壁型電阻轉換層以及該硬遮罩層的第二側壁，其中該字元線的第二側壁係與該硬遮罩層的第二側壁共平面，以及一第二二極體元件電耦合至該第二上電極。
根據本發明另一實施例，本發明提供一種電阻式記憶體的製作方法，包含有：提供一基底；於該基底上形成複數條字元線；於各字元線的一側壁上形成一側壁型電阻轉換層；於該側壁型電阻轉換層上形成一上電極；以及於該上電極表面形成一二極體元件。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
於下文中，係加以陳述本發明之具體實施方式，該些具體實施方式可參考相對應的圖式，俾使該些圖式構成實施方式之一部分。同時也藉由說明，揭露本發明可據以施行之方式。於下文中，將清楚地描述該些實施例之細節，俾使該技術領域中具有通常技術者可據以實施本發明。在不違背於本發明宗旨之前提下，相關之具體實施例亦可被加以施行，且對於其結構上、邏輯上以及電性上所做之改變仍屬本發明所涵蓋之範疇。
請參閱第1圖及第2圖，其中第1圖為依據本發明一實施例所繪示的電阻式記憶體陣列的佈局部分示意圖，第2圖為沿著第1圖中切線I-I’所視的剖面示意圖。如第1圖及第2圖所示，電阻式記憶體陣列1包含有複數條沿著第一方向(例如參考座標x軸)延伸的位元線104，例如，位元線BL0~BL3，以及複數條沿著第二方向(例如參考座標y軸)的字元線102，例如，字元線WL0~WL2，第一方向可以與第二方向正交垂直，使字元線102與位元線104交叉，而在各個字元線102與位元線104的交叉點處構成記憶單元10。
根據本發明實施例，沿著第二方向延伸的字元線102係形成在一基底101表面，其間距(pitch)為2F，其中F代表製程最小尺寸或線寬。根據本發明實施例，字元線102可以包含有金屬，例如氮化鈦 (TiN)，但不限於此。在各字元線102上可以另有一硬遮罩層103，例如，氮化矽。沿著第一方向延伸的位元線104即藉由硬遮罩層103與沿著第二方向延伸的字元線102電性絕緣。
根據本發明實施例，在各個字元線102與位元線104的交叉點處的記憶單元10包含有兩個記憶胞110a及110b，分別位於字元線102(例如字元線WL1)的左、右兩側的側壁上，其中，記憶胞110a包含側壁型(spacer)電阻轉換層120a及上電極130a，記憶胞110b包含側壁型電阻轉換層120b及上電極130b，而在字元線各邊側壁上構成雙側壁子(dual spacer)組態，字元線102則作為下電極。也因此，本發明能夠達到2F2 記憶胞最小尺寸。
根據本發明實施例，側壁型電阻轉換層120a、120b與字元線102直接接觸，而上電極130a、130b分別與側壁型電阻轉換層120a、120b直接接觸。應當注意的是，側壁型電阻轉換層120a、120b必須完全覆蓋字元線102全部的側壁表面，並且向上延伸至硬遮罩層103較佳，如此確保上電極130a、130b與字元線102不會直接接觸。
在第1圖中，根據本發明實施例，例示的側壁型電阻轉換層120a、120b是連續的、不斷開的，與字元線102一樣沿著第二方向延伸，而上電極130a、130b則是斷開的、不連續的。然而，在另一實施例中，側壁型電阻轉換層120a、120b亦可以是斷開的、不連續的。
根據本發明實施例，側壁型電阻轉換層120a、120b可以包含有HfO2 ，但不限於此。當然，側壁型電阻轉換層120a、120b亦可以是其他電阻轉換材料，例如，ZrO2 、TiO2 、Cux O、Al2 O3 等等，在此 不一一列舉。根據本發明實施例，上電極130a、130b可以包含TiN，但不限於此。應當注意的是，上電極130a、130b的材料的選擇需考慮適當的金屬功函數，以於字元線102的左、右兩側分別構成NP二極體及PN二極體。
如第2圖所示，根據本發明實施例，記憶胞110a另包含有NP二極體元件140a電耦合至上電極130a，記憶胞110b另包含有PN二極體元件140b電耦合至上電極130b。根據本發明實施例，NP二極體元件140a及PN二極體元件140b可以是金屬隧穿氧化(metal-tunnel oxide)二極體、金屬二極體或金屬氧化物(metal oxide)二極體等。
舉例來說，第16圖及第17圖中分別例示含有金屬二極體及金屬氧化物二極體結構的電阻式記憶體。在第16圖中，在字元線WL1左側形成硼-鋁(B-Al)金屬442a，而在字元線WL1右側形成磷-鋁(P-Al)金屬442b。在第17圖中，在字元線WL1左側形成氧化鈦(TiO)542a及氧化鎳(NiO)541a之複合金屬氧化物，構成NP型金屬氧化物二極體，而在字元線WL1右側形成氧化鎳(NiO)542b及氧化鈦(TiO)541b之複合金屬氧化物，構成PN型金屬氧化物二極體。
在第2圖中，例示的是金屬隧穿氧化二極體結構，其中，NP二極體元件140a包含有覆蓋上電極130a的隧穿氧化層141以及鉑(Pt)金屬層142a，PN二極體元件140b包含有覆蓋上電極130b的隧穿氧化層141以及鉿(Hf)金屬層142b，其中隧穿氧化層141、鉑金屬層142a、鉿金屬層142b均順應的覆蓋於字元線102之間的凹槽中，並且覆蓋部分的基底101表面。根據本發明實施例，隧穿氧化層141 的厚度約為6nm左右，但不限於此。在鉑金屬層142a、鉿金屬層142b上則設有一接觸層170，例如鎢(W)，填滿字元線102之間的凹槽，而接觸層170再與位元線104(例如位元線BL0)電連接。
第3圖例示本發明實施例電阻式記憶體陣列的電路示意圖。舉例來說，在第3圖中，記憶單元10包含有兩個記憶胞110a及110b，分別藉由NP二極體元件140a及PN二極體元件140b電耦合至位元線104，例如位元線BL0(以虛線表示)，而在另一端，記憶胞110a及110b的側壁型電阻轉換層120a、120b直接電耦合至字元線102，例如字元線WL1。由第3圖可看出，電耦合至位元線104的NP二極體元件140a及PN二極體元件140b為倒置(inverted)組態，此亦為本發明實施例的主要技術特徵之一。然而，本發明並非以此為限，在其他實施例中，亦可採用兩邊均為同向，而非倒置的二極體。
第4圖為記憶單元10的透視示意圖。本發明的另一技術特徵在於達到2F2 記憶胞最小尺寸，這是因為將兩個記憶胞110a及110b，分別形成於字元線102的左、右兩側的側壁上，此外，隨著製程微縮，記憶單元10越來越微小化，但是可以藉由調整字元線102的厚度Z，而達到所要的記憶胞有效面積A=F×Z。如前所述，元件操作時，導電絲形成的數量與電阻轉換層-電極的接觸面積A大小正相關，本發明可藉由調整字元線102的厚度Z，避免導電絲數量變異，解決了元件可靠度問題。
第5A圖及第5B圖例示第3圖中的電阻式記憶體陣列的操作方法。舉例來說，如第5A圖所示，如欲寫入字元線WL0與位元線BL2交叉處的記憶單元10’的右邊記憶胞110b’，可以施加1.5V電 壓給字元線WL0，施加0V電壓給位元線BL2，如此對PN二極體元件140b’形成順向偏壓而導通電流，對NP二極體元件140a’則不會導通。其他字元線則施以0.7V電壓，其他位元線則施以0.7V電壓。如第5B圖所示，如欲寫入字元線WL0與位元線BL2交叉處的記憶單元10’的左邊記憶胞110a’，可以施加0V電壓給字元線WL0，施加1.5V電壓給位元線BL2，如此對NP二極體元件140a’形成順向偏壓而導通電流，對PN二極體元件140b’則不會導通。同樣的，其他字元線則施以0.7V電壓，其他位元線則施以0.7V電壓。當然，上述所舉電壓值僅為例示。
以下，將藉由第6圖至第15圖詳細說明本發明電阻式記憶體的製程步驟。
如第6圖所示，首先提供一基底101，例如是一半導體基材或者是覆蓋在一半導體基材(圖未示)上的一金屬層間介電層，又例如該金屬層間介電層下方包含已在前段製程步驟中製作在半導體基材(圖未示)上之周邊電路(圖未示)。接著，依序沈積字元線層102’及硬遮罩層103’，然後於硬遮罩層103’上形成圖案化光阻層210，可以是間距(pitch)為2F，且線寬(line width,L)：線距(space,S)為1：1(L：S=1：1)的密集線條圖案。
如第7圖所示，接著利用蝕刻方式，修掉部分的圖案化光阻層210的厚度，如此，藉由縮小線寬L，使線距S增加變寬。如第8圖及第8A圖，再以乾蝕刻製程蝕刻未被光阻層210覆蓋的硬遮罩層103’及字元線層102’，形成複數條字元線102，例如，字元線WL0~WL2，然後，去除光阻層210並且保留各該字元線上方之硬 遮罩103。
如第9圖所示，接著在字元線102以及硬遮罩103的各邊側壁上依序形成側壁型電阻轉換層120a、120b以及上電極130a、130b。形成側壁型電阻轉換層120a、120b以及上電極130a、130b的方法可利用沈積及自動對準(self-aligned)蝕刻方式，其細節為業界所熟知，不再贅述。側壁型電阻轉換層120a、120b可以包含有HfO2 、ZrO2 、TiO2 、Cux O、Al2 O3 等等。上電極130a、130b可以包含TiN，但不限於此。
如第10圖所示，接著形成圖案化光阻層220，其為沿著x軸方向延伸的線條圖案，與先前形成的字元線102交叉，用來定義出記憶胞位置。如第11圖所示，利用圖案化光阻層220作為蝕刻硬遮罩，進行乾蝕刻製程，去除掉未被圖案化光阻層220覆蓋的上電極130a、130b，如此定義出分別位於字元線102的左、右兩側的側壁上的記憶胞110a及110b。此時，側壁型電阻轉換層120a、120b可以不被切斷，而仍是沿著y軸方向連續的延伸。
接著，進行二極體元件的製作，如第12圖及第12A圖所示，例如，先在字元線102間的溝槽內填滿介電材料302，然後，形成圖案化光阻層230，具有複數個開口230a，顯露出奇數行的字元線102間的溝槽內的部分介電材料302，再經由開口230a去除介電材料302，然後形成隧穿氧化層141。
如第13圖所示，接著於奇數行的字元線102間的溝槽內依序形成鉑金屬層142a以及接觸層170(例如是一鎢金屬層)，並利用平坦化製程，例如，化學機械研磨法，去除多餘的鉑金屬層142a以及接 觸層170。
然後，如第14圖所示，利用類似第12圖、第12A圖及第13圖所描述的步驟，於偶數行的字元線102間的溝槽內依序形成隧穿氧化層141、鉿金屬層142b以及接觸層170，並利用平坦化製程，例如，化學機械研磨法，去除多餘的鉿金屬層142b以及接觸層170。如第15圖所示，最後形成複數條與字元線交叉的位元線104，並且鉑金屬層142a與鉿金屬層142b係藉由接觸層170電連接位元線104。
上述實施例係於字元線102左、右兩側之側壁分別形成一鉑金屬層142a與一鉿金屬層142b，以構成兩個倒置組態之二極體，因此設置於字元線兩側之記憶胞可獨立操作。然而，於本發明其他實施例中，字元線左、右兩側之側壁可形成一相同材料之金屬層，以構成兩個相同的二極體(例如是兩個NP二極體或是兩個PN二極體)，因此設置於字元線兩側之記憶胞需同時進行操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧電阻式記憶體陣列
10‧‧‧記憶單元
10’‧‧‧記憶單元
101‧‧‧基底
102‧‧‧字元線
102’‧‧‧字元線層
103‧‧‧硬遮罩層
103’‧‧‧硬遮罩層
104‧‧‧位元線
110a、110b‧‧‧記憶胞
110a’‧‧‧左邊記憶胞
110b’‧‧‧右邊記憶胞
120a、120b‧‧‧側壁型電阻轉換層
130a、130b‧‧‧上電極
140a‧‧‧NP二極體元件
140b‧‧‧PN二極體元件
141‧‧‧隧穿氧化層
142a‧‧‧鉑金屬層
142b‧‧‧鉿金屬層
170‧‧‧接觸層
210、220、230‧‧‧圖案化光阻層
230a‧‧‧開口
302‧‧‧介電材料
442a‧‧‧硼-鋁金屬
442b‧‧‧磷-鋁金屬
541a‧‧‧氧化鈦
542a‧‧‧氧化鎳
541b‧‧‧氧化鎳
542b‧‧‧氧化鈦
WL0~WL2‧‧‧字元線
BL0~BL3‧‧‧位元線
所附圖式係提供本發明更進一步的了解，並納入並構成本說明書的一部分。圖式與說明書內容一同闡述之本發明實施例係有助於解釋本發明的原理原則。在圖式中：第1圖為依據本發明實施例所繪示的電阻式記憶體陣列的佈局部分示意圖； 第2圖為沿著第1圖中切線I-I’所視的剖面示意圖；第3圖例示本發明實施例電阻式記憶體陣列的電路示意圖；第4圖為本發明實施例電阻式記憶體的記憶單元的透視示意圖；第5A圖及第5B圖例示第3圖中的電阻式記憶體陣列的操作方法；第6圖至第15圖為依據本發明實施例所繪示的電阻式記憶體的製程步驟示意圖；以及第16圖及第17圖中分別例示含有金屬二極體及金屬氧化物二極體結構的電阻式記憶體。
應當注意的是，所有的圖式皆為概略性的。為方便和在圖紙上清晰起見，圖式之相對尺寸和部分元件比例係以誇大或縮小規模呈現。相同的標號一般係用來於不同的實施例中指示相對應或類似的元件。
101‧‧‧基底
102‧‧‧字元線
103‧‧‧硬遮罩層
104‧‧‧位元線
120a、120b‧‧‧側壁型電阻轉換層
130a、130b‧‧‧上電極
140a‧‧‧NP二極體元件
140b‧‧‧PN二極體元件
141‧‧‧隧穿氧化層
142a‧‧‧鉑金屬層
142b‧‧‧鉿金屬層
170‧‧‧接觸層
WL0~WL2‧‧‧字元線
BL0‧‧‧位元線

Claims (20)

  1. 一種電阻式記憶體單元，設於一基底上，包含有：至少一位元線，沿著第一方向延伸；至少一字元線，且沿著一第二方向延伸，與該位元線交叉；一硬遮罩層，直接位於該字元線上並且夾置於該字元線與該位元線之間；一第一記憶胞，設於該字元線的第一側壁上，該第一記憶胞包含有：一第一側壁型電阻轉換層；一第一上電極，覆蓋該第一側壁型電阻轉換層以及該硬遮罩層的第一側壁，其中該字元線的第一側壁係與該硬遮罩層的第一側壁共平面；以及一第一二極體元件電耦合至該第一上電極；以及一第二記憶胞，設於該字元線的第二側壁上，該第二記憶胞包含有：一第二側壁型電阻轉換層；一第二上電極，覆蓋該第二側壁型電阻轉換層以及該硬遮罩層的第二側壁，其中該字元線的第二側壁係與該硬遮罩層的第二側壁共平面；以及一第二二極體元件電耦合至該第二上電極。
  2. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該第一二極體元件與該第二二極體元件係藉由一接觸層共同電耦合至該位元 線。
  3. 如申請專利範圍第2項所述之電阻式記憶體單元，其中該第一二極體元件為NP二極體元件，該第二二極體元件為PN二極體元件，其中該NP二極體元件的N極藉由該接觸層電連接至該位元線，該PN二極體元件的P極藉由該接觸層電連接至該位元線。
  4. 如申請專利範圍第2項所述之電阻式記憶體單元，其中該第一以及該第二二極體元件均為NP二極體元件，並且該NP二極體元件的N極藉由該接觸層電連接至該位元線。
  5. 如申請專利範圍第2項所述之電阻式記憶體單元，其中該第一以及該第二二極體元件均為PN二極體元件，並且該PN二極體元件的P極藉由該接觸層電連接至該位元線。
  6. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該第一二極體元件與該第二二極體元件係包含有金屬隧穿氧化二極體、金屬二極體或金屬氧化物二極體。
  7. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該第一以及該第二側壁型電阻轉換層包含有HfO2 、ZrO2 、TiO2 、Cux O、Al2 O3 。
  8. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該第一上 電極及該第二上電極係包含TiN。
  9. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該硬遮罩層包含有氮化矽。
  10. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該第一方向垂直於該第二方向。
  11. 如申請專利範圍第1項所述之電阻式記憶體單元，其中該基底包含有一介電層，且該電阻式記憶體單元係直接形成在該介電層上。
  12. 一種電阻式記憶體的製作方法，包含有：提供一基底；於該基底上形成複數條沿第一方向延伸之字元線，並且各字元線之間包含有一溝槽；於各字元線的一側壁上依序形成一側壁型電阻轉換層以及一上電極材料層；於該基底上形成複數條沿第二方向延伸之線條圖案光阻層，並且該第二方向係於該第一方向交叉；進行一蝕刻製程，去除未被該光阻層覆蓋的部分上電極材料層以於該側壁型電阻轉換層上形成複數個上電極；以及於各該上電極表面形成一二極體元件。
  13. 如申請專利範圍第12項所述之電阻式記憶體的製作方法，其中於該上電極表面形成該二極體元件包含有以下步驟：於該上電極表面形成一隧穿氧化層；以及於該隧穿氧化層上形成一金屬層。
  14. 如申請專利範圍第13項所述之電阻式記憶體的製作方法，其中該隧穿氧化層的厚度約為6nm。
  15. 如申請專利範圍第13項所述之電阻式記憶體的製作方法，其中該上電極為氮化鈦，該金屬層為鉑金屬層。
  16. 如申請專利範圍第15項所述之電阻式記憶體的製作方法，其中該上電極為氮化鈦，該金屬層為鉿金屬層。
  17. 如申請專利範圍第12項所述之電阻式記憶體的製作方法，其中於該上電極表面形成該二極體元件包含有以下步驟：形成一介電材料填滿各字元線之間的溝槽；去除奇數行溝槽內的部分該介電材料，以形成複數個第一開口暴露該等上電極；於暴露之該等上電極表面依序形成一隧穿氧化層以及一第一金屬層；去除偶數行溝槽內的部分該介電材料，以形成複數個第二開口暴露該等上電極；以及 於暴露之該等上電極表面依序形成該隧穿氧化層以及一第二金屬層。
  18. 如申請專利範圍第17項所述之電阻式記憶體的製作方法，其中該上電極為氮化鈦，該第一金屬層為鉑金屬層，該第二金屬層為鉿金屬層。
  19. 如申請專利範圍第12項所述之電阻式記憶體的製作方法，其中形成該二極體元件後，包含有以下步驟：於該各該字元線之間的溝槽內形成一接觸層；以及於該接觸層上方形成複數條沿該第二方向延伸之位元線。
  20. 如申請專利範圍第19項所述之電阻式記憶體的製作方法，其中該接觸層包含有鎢金屬。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739174B (zh) * 2018-10-23 2021-09-11 台灣積體電路製造股份有限公司 記憶胞及其製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150132952A (ko) * 2014-05-19 2015-11-27 에스케이하이닉스 주식회사 전자 장치
CN105990366B (zh) * 2015-02-26 2018-08-24 旺宏电子股份有限公司 存储器结构
CN105322026B (zh) * 2015-09-30 2018-08-24 天津职业技术师范大学 一种NiO:Ag/TiOx异质pn结二极管
CN105140304A (zh) * 2015-09-30 2015-12-09 天津职业技术师范大学 一种NiO:Na/TiOx异质pn结二极管
CN105118868A (zh) * 2015-09-30 2015-12-02 天津职业技术师范大学 一种NiO:Cu/TiOx异质pn结二极管
CN105304725B (zh) * 2015-09-30 2018-06-22 天津职业技术师范大学 一种NiO:Al/TiOx异质pn结二极管
US10916697B2 (en) 2018-06-29 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of manufacturing the same
US11489118B2 (en) 2019-03-04 2022-11-01 International Business Machines Corporation Reliable resistive random access memory
US20230065317A1 (en) * 2021-08-24 2023-03-02 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090321878A1 (en) * 2008-06-26 2009-12-31 Koo June-Mo Non-volatile memory device and method of fabricating the same
US20110085368A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
US20120181498A1 (en) * 2011-01-17 2012-07-19 Snu R&Db Foundation Vertical nonvolatile memory device and method for fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090080751A (ko) 2008-01-22 2009-07-27 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP2011040483A (ja) * 2009-08-07 2011-02-24 Toshiba Corp 抵抗変化メモリ
JP2011199197A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体記憶装置
KR101811308B1 (ko) * 2010-11-10 2017-12-27 삼성전자주식회사 저항 변화 체를 갖는 비 휘발성 메모리 소자 및 그 제조방법
US8570786B2 (en) * 2011-07-07 2013-10-29 Kabushiki Kaisha Toshiba Memory device and fabricating method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090321878A1 (en) * 2008-06-26 2009-12-31 Koo June-Mo Non-volatile memory device and method of fabricating the same
US20110085368A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same
US20120181498A1 (en) * 2011-01-17 2012-07-19 Snu R&Db Foundation Vertical nonvolatile memory device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739174B (zh) * 2018-10-23 2021-09-11 台灣積體電路製造股份有限公司 記憶胞及其製造方法

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