KR101209003B1 - 3차원 구조의 메모리 소자를 제조하는 방법 및 장치 - Google Patents

3차원 구조의 메모리 소자를 제조하는 방법 및 장치 Download PDF

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Abstract

본 발명의 일 실시예에 의하면, 수직 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함한다.

Description

3차원 구조의 메모리 소자를 제조하는 방법 및 장치{METHOD AND APPARATUS FOR MANUFACTURING MEMORY DEVICE HAVING 3 DIMENSIONAL STRUCTURE}
본 발명은 메모리 소자를 제조하는 방법 및 장치에 관한 것으로, 더욱 상세하게는 3차원 구조의 메모리 소자를 제조하는 방법 및 장치에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 메모리 소자의 부피를 줄이면서 그 집적도를 높일 필요가 있으며, 이러한 점에서, 종래의 평면형 구조 대신에 3차원 구조를 갖는 메모리 소자가 고려되고 있다.
본 발명의 목적은 메모리 소자의 부피를 줄일 수 있는 메모리 소자를 제조하는 방법 및 장치를 제공하는 데 있다.
본 발명의 다른 목적은 3차원 구조의 메모리 소자를 효율적으로 제조할 수 있는 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 복수의 박막을 증착하는 공정에서 박막의 응력 차이로 인해 발생하는 기판의 변형을 방지할 수 있는 메모리 소자를 제조하는 방법 및 장치를 제공하는 데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부한 도면으로부터 보다 명확해질 것이다.
본 발명의 일 실시예에 의하면, 3차원 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함한다.
상기 절연층 및 상기 희생층은 상기 에천트에 대해 식각 선택비(etch selectivity)를 가지며, 상기 희생층의 식각률은 상기 절연층의 식각률에 비해 5배 내지 300배일 수 있다.
상기 에천트는 HF 또는 BOE 중 어느 하나를 포함할 수 있다.
상기 절연층을 적층하는 단계는 에틸계열의 가스를 공급하는 단계를 더 포함하며, 상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)일 수 있다.
상기 절연층을 적층하는 단계는 메틸계열의 가스를 공급하는 단계를 더 포함하며, 상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)일 수 있다.
상기 기판의 온도는 300 내지 790도를 유지하며, 상기 기판의 공정압력은 10 mTorr 내지 250 Torr를 유지할 수 있다.
상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 서로 다른 두께를 가질 수 있다.
상기 절연층 및 희생층을 교대로 적층하는 단계는 에지링을 이용하여 상기 기판의 에지부를 가압하는 단계를 더 포함할 수 있다.
상기 기판의 에지부는 상기 기판의 에지로부터 0.5 ㎜ 내지 3 ㎜ 내측에 해당할 수 있다.
상기 에지링은 세라믹 재질일 수 있다.
본 발명의 다른 실시예에 의하면, 3차원 구조의 메모리 소자를 제조하는 방법은 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계; 상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀을 채우는 패턴을 형성하는 단계; 상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 그리고 상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되, 상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하며, 상기 희생층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 보론(boron) 또는 인(phosphorus)이 주입된 제2 실리콘 산화막을 증착하는 단계를 포함한다.
본 발명의 일 실시예에 의하면, 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치는 기판에 대한 공정이 이루어지는 챔버; 상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 그리고 상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 디클로로실란(SiCl2H2)을 공급하는 샤워헤드를 포함한다.
본 발명의 다른 실시예에 의하면, 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치는 기판에 대한 공정이 이루어지는 챔버; 상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 그리고 상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하며, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하는 샤워헤드를 포함한다.
본 발명의 실시예들에 의하면 메모리 소자를 3차원 구조로 형성함으로써 메모리 소자의 부피를 줄일 수 있다. 또한, 기판 상에 형성된 절연층과 희생층을 교대로 적층형성한 후, 반도체 트랜지스터의 채널로 이용되는 폴리실리콘 박막과 같은 패턴에 의해 절연층을 지지한 상태에서 희생층을 효과적으로 제거할 수 있다. 또한, 복수의 박막을 증착하는 공정에서 박막의 응력 차이로 인해 발생하는 기판의 변형을 방지할 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 메모리 소자의 제조방법을 보여주는 개략적인 단면도이다.
도 7은 에틸 계열의 가스의 공급량과 증착된 박막의 식각률의 관계를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 반도체 제조장치를 개략적으로 나타내는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 소자 제조장치를 개략적으로 나타내는 도면이다.
도 10은 도 9에 도시한 에지링을 개략적으로 나타내는 사시도이다.
도 11 및 도 12는 도 9에 도시한 에지링의 동작을 나타내는 도면이다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도 1 내지 도 12를 참고하여 더욱 상세히 설명한다. 본 발명의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 본 실시예들은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 상세하게 설명하기 위해서 제공되는 것이다. 따라서 도면에 나타난 각 요소의 형상은 보다 분명한 설명을 강조하기 위하여 과장될 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 메모리 소자의 제조방법을 보여주는 개략적인 단면도이다. 이하 도 1 내지 도 6을 참고하여 메모리 소자의 제조방법을 설명하기로 한다.
먼저, 도 1에 도시한 바와 같이, 기판(105)이 제공될 수 있다. 기판(105)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(105)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수 있다.
다음으로, 기판(105)의 상부에 불순물들을 주입하여 불순물 영역(110)을 한정할 수 있다. 이어서 기판(105) 상에 절연층들(115) 및 희생층들(120)을 교대로 적층할 수 있다. 절연층들(115)과 희생층들(120)은 8×8이나 18×18, 또는 n×n의 다중층을 이룰 수 있다. 본 실시예에서는 절연층(115)이 먼저 적층되고, 희생층(120)이 나중에 적층되는 것으로 설명하고 있으나, 필요에 따라 절연층(115)과 희생층(120)의 적층 순서는 바뀔 수 있다.
절연층(115)은 실리콘산화막(Silicon Dioxide, SiO2)일 수 있으며, 기판(105) 상에 공급된 실란(SiH4)과 산화질소(N2O)를 반응시켜 형성될 수 있다. 실란(SiH4)은 Si2H6, Si3H8, Si4H10 등으로 대체될 수 있다. 마찬가지로, 희생층(120)은 실리콘산화막일 수 있으며, 기판(105) 상에 공급된 디클로로실란(SiCl2H2)(DCS)과 산화질소(N2O)를 반응시켜 형성될 수 있다. 또한, 본 실시예와 달리, 희생층(120)은 기판(105) 상에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 형성된 실리콘산화막일 수 있으며, 이 경우, 실리콘 산화막 상에 보론(boron) 또는 인(phosphorus)(보론과 인이 동시에 주입가능)이 주입될 수 있다.
다음, 도 2에 도시한 바와 같이, 절연층들(115) 및 희생층들(120)을 식각하여 복수의 관통홀들(125)을 형성할 수 있으며, 관통홀들(125)은 절연층들(115) 및 희생층들(120)을 관통한다. 관통홀들(125)은 공지된 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다. 이어서, 이미 공지된 반도체 트랜지스터를 형성하기 위한 채널 형성 공정(또는 폴리실리콘 박막을 형성하는 공정)을 통해 관통홀들(125)을 채우도록 패턴들(130)을 형성할 수 있다. 이때, 패턴들(130)은 속이 비어 있는 원통 형상일 수 있으며, 마찬가지로, 패턴들(130)은 절연층들(115) 및 희생층들(120)을 관통한다. 예를 들어, 패턴들(130)은 다결정 구조로 형성하거나 또는 단결정 구조의 에피택셜층과 같은 박막 형상일 수도 있다.
다음, 도 3에 도시한 바와 같이, 패턴들(130) 사이의 절연층들(115) 및 희생층들(120)을 식각하여 개구들(135)을 형성할 수 있다. 개구들(135)은 포토리소그래피 및 식각 기술을 이용하여 형성할 수 있다.
다음, 도 4에 도시한 바와 같이, 희생층들(120)을 제거할 수 있다. 앞서 설명한 바와 같이, 절연층(115)은 실란에 의해 형성된 실리콘산화막이며, 희생층(120)은 디클로로실란에 의해 형성된 실리콘산화막이거나 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 형성되어 보론(boron) 또는 인(phosphorus)(보론과 인이 동시에 주입가능)이 주입된 실리콘산화막일 수 있다. 아래는 실란에 의해 형성된 실리콘산화막과 디클로로실란에 의해 형성된 실리콘산화막이 가지는 특성을 나타낸다.
Film (As Dep)
E/R(HF)
100:1
(A/sec)
Silane-SiO2 8.8
DCS-SiO2 223
위 표에 나타낸 바와 같이, 희생층(120)은 절연층(115)에 대해서 식각 선택비(etch selectivity)를 가지며, 희생층(120)의 식각률은 절연층(115)의 식각률에 비해 20배 가량의 크기를 가진다. 따라서, 절연층(115)과 희생층(120)이 동일한 시간 동안 에천트에 노출되었을 때, 식각된 희생층(120)의 크기는 식각된 절연층(115)의 크기에 20배 이상이며, 절연층(115)의 식각된 정도는 매우 작다. 디클로로실란에 의해 형성된 실리콘산화막과 같이 Cl기를 가지는 실리콘산화막은 증착 박막의 밀도가 상대적으로 낮아 높은 식각률을 나타낸다.
위와 같은 원리를 이용하여 희생층(120)을 제거할 수 있다. 등방성 식각을 이용하여 에천트를 개구들(135)로부터 절연층들(115) 사이로 침투시킬 수 있으며, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch)을 포함할 수 있다. 에천트는 HF 또는 BOE(buffered oxide etch) 중 어느 하나를 포함할 수 있다. 이에 따라, 절연층들(115) 사이의 희생층들(120)이 제거되어 개구들(135)과 연결된 터널들(140)이 형성될 수 있다. 터널들(140)에 의해서 패턴들(130)의 측벽들이 노출될 수 있다.
다음, 도 5에 도시한 바와 같이, 개구들(도 8의 135) 및 터널들(도 8의 140)에 의해서 노출된 절연층들(115) 및 패턴들(130)의 측벽들 상에 스토리지 매체들(150)을 형성할 수 있다. 스토리지 매체들(150)은 터널링 절연층(142), 전하 저장층(144) 및 블로킹 절연층(146)을 순차로 형성할 수 있다. 이어서 스토리지 매체들(150) 상에 도전층(155)을 형성할 수 있다. 예를 들어, 스토리지 매체들(150) 및 도전층(155)은 모서리 도포성이 높은 화학기상증착 또는 도금법을 이용하여 형성할 수 있다.
다음, 도 6에 도시한 바와 같이, 개구들(도 4의 135)에 의해서 노출된 도전층(도 5의 155)을 선택적으로 식각하여 접지 선택 게이트 전극들(162), 제어 게이트 전극들(164) 및 스트링 선택 게이트 전극들(166)을 형성할 수 있다.
한편, 본 실시예와 달리, 에틸계열의 가스(예를 들어, C2H4) 또는 메틸계열의 가스(예를 들어, CH3)가 실란(SiH4)과 함께 공급될 수 있으며, 이로 인해 절연층(115)은 SiCO(Silicon Carbon Oxide) 박막일 수 있다. SiCO 박막으로 이루어진 절연층(115)은 앞서 설명한 디클로로실란에 의해 형성된 희생층(120)에 비해 더욱 큰 식각 선택비를 가지므로, 희생층(120)의 제거시 함께 손상되는 절연층(115)의 양을 최소화할 수 있다. 도 7은 에틸 계열의 가스의 공급량과 증착된 박막의 식각률의 관계를 나타내는 그래프이다. 도 7에 도시한 바와 같이, 에틸 계열의 가스가 공급됨에 따라, 증착된 박막의 식각률은 감소하는 것을 알 수 있으며, 이를 통해 희생층(120)과의 식각 선택비를 요구에 따라 조절할 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 제조장치를 개략적으로 나타내는 도면이다. 도 8에 도시한 바와 같이, 반도체 제조장치(10)는 소스가스 또는 반응가스가 도입되기 위한 도입부(12)를 가지며, 소스가스 또는 반응가스는 도입부(12)를 통해 도입되며, 샤워헤드(13)를 통해 챔버(11)의 내부에 분사된다. 공정진행시 실란 또는 디클로로실란은 1-1000 sccm 공급될 수 있으며, 반응가스(예를 들어, N2O)는 100-50000 sccm 공급될 수 있다. 한편, 앞서 설명한 바와 같이, 에틸계열의 가스(예를 들어, C2H4) 또는 메틸계열의 가스(예를 들어, CH3)가 공급될 경우, 50 내지 10000 sccm 공급될 수 있다.
공정의 대상이 되는 기판(100)은 히터(14)의 상부에 놓여지며, 히터(14)는 히터지지대(16)에 의해 지지된다. 히터(14)는 공정진행 중 기판의 온도를 300 내지 790도로 유지할 수 있으며, 이때 챔버(11) 내부의 압력은 10 mTorr 내지 250 Torr를 유지할 수 있다. 공정이 완료된 기판(100)은 배출부(17)를 통해 외부로 배출된다.
도 9는 본 발명의 다른 실시예에 따른 메모리 소자 제조장치를 개략적으로 나타내는 도면이며, 도 10은 도 9에 도시한 에지링을 개략적으로 나타내는 사시도이다. 이하에서는 도 8과 구별되는 부분에 대해서만 설명하기로 하며, 생략된 설명은 도 8에 대한 설명으로 대체될 수 있다.
도 9에 도시한 바와 같이, 메모리 소자 제조장치(210)는 챔버(211)의 내부에 설치된 기판지지대(214)를 구비하며, 기판지지대(214)는 지지대(216)에 의해 지지된다. 후술하는 바와 같이, 기판지지대(214)는 별도의 구동부(도시안함)에 의해 지지대(216)와 함께 승강하며, 이로 인해, 기판(215)이 챔버(211)의 내부를 출입할 수 있는 해제위치(도 9에 도시)와 기판(215)에 대한 공정이 이루어지는 공정위치(도 11에 도시)로 전환된다.
기판(215)은 챔버(211)의 측벽에 형성된 배출부(217)를 통해 챔버(211)의 내부를 출입하며, 배출부(217)를 통해 챔버(211)의 내부로 이동한 기판(215)은 기판지지대(214)의 상부에 위치한다. 기판지지대(214)는 기판(215)에 비해 큰 직경을 가지며, 기판(215)은 기판지지대(214)의 중앙에 위치한다. 이때, 기판(215)은 기판지지대(214)를 관통하는 리프트핀(220)에 의해 지지되며, 기판지지대(214)로부터 상승이격된 상태를 유지한다. 또한, 샤워헤드(213)는 기판지지대(214)의 상부에 설치되며, 소스가스 또는 반응가스는 샤워헤드(213)를 통해 챔버(211)의 내부에 분사된다.
한편, 챔버(211)는 베큠 가이드(vacuum guide)(212) 및 에지링(230)을 더 포함한다. 베큠 가이드(212)는 원통 형상으로 챔버(211)의 내부에 설치된다. 도 10에 도시한 바와 같이, 에지링(230)은 챔버(211)의 내부형상과 대응되는 링 형상이며, 에지링(230)은 지지부(232), 수평지지부(234), 수직지지부(236), 그리고 가압면(238a)을 가지는 가압부(238)를 구비한다. 에지링(230)은 기판지지대(214)와 샤워헤드(213) 사이에 위치하여 베큠 가이드(212)의 내측벽으로부터 돌출된 고정돌기(212a) 상에 놓여진다. 도 9에 도시한 바와 같이, 기판지지대(214)가 해제위치에 위치할 때 에지링(230)은 고정돌기(212a) 상에 위치하며, 후술하는 바와 같이, 기판지지대(214)가 공정위치로 전환될 때 에지링(230)은 고정돌기(212a)로부터 이탈하여 기판지지대(214)의 상부에 놓여진다.
도 11 및 도 12는 도 9에 도시한 에지링의 동작을 나타내는 도면이다. 앞서 설명한 바와 같이, 기판지지대(214)는 구동부(도시안함)에 의해 지지대(216)와 함께 승강하며, 이로 인해, 해제위치 및 공정위치로 전환될 수 있다.
도 12에 도시한 바와 같이, 수평지지부(234)는 지지부(232)로부터 챔버(211)의 측벽을 향해 연장되며, 수직지지부(236)는 지지부(232)로부터 하부를 향해 연장된다. 가압부(238)는 지지부(232)로부터 챔버(211)의 내측을 향해 하향경사지도록 연장된다.
도 9에 도시한 바와 같이, 기판지지대(214)가 해제위치에 있을 때, 에지링(230)은 수평지지부(234) 및 수직지지부(236)에 의해 고정돌기(212a) 상에 위치할 수 있으며, 수평지지부(234)는 고정돌기(212a)의 상면과 접하고 수직지지부(236)는 고정돌기(212a)의 측면과 접한다. 이때, 지지부(232) 및 가압부(238)는 챔버(211)의 내측을 향해 돌출된 상태를 유지한다.
도 11에 도시한 바와 같이, 기판지지대(214)가 공정위치로 전환될 때, 기판지지대(214)는 기판(215)의 외측에 위치하는 링 형상의 에지부를 이용하여 에지링(230)을 들어 올리게 되며, 이로 인해, 에지링(230)은 고정돌기(212a)로부터 이탈되어 상승한다. 이때, 도 12에 도시한 바와 같이, 지지부(232)는 기판지지대(214)의 에지부와 인접하며, 가압부(238)는 기판지지대(214)에 놓여진 기판(215)의 에지부와 접촉하여 기판(215)의 에지부를 가압한다. 즉, 에지링(230)은 기판지지대(214)에 놓여진 상태에서 자중에 의해 기판(215)의 에지부를 가압하며, 가압부(238)는 기판(215)의 에지부와 접촉하는 가압면(238a)을 가진다.
앞서 도 1을 통해 설명한 바와 같이, 기판 상에 서로 다른 실리콘 산화막을 교대로 적층할 경우, 공정으로 인해 두 개의 실리콘 산화막 사이에 응력의 차이가 발생하며, 이로 인해, 기판의 변형(warpage, 휨 또는 뒤틀림)이 발생한다. 이와 같은 기판의 변형으로 인해 기판의 에지부는 기판지지대로부터 이격되며, 기판은 기판의 센터부가 오목한 'U'자 형상으로 변형된다. 이는 기판 내의 온도분포(기판의 센터와 에지 사이에) 등에 영향을 미치므로, 공정균일도(예를 들어, 증착률)에 큰 영향을 미친다. 실제, 위와 같은 공정을 마친 이후, 기판의 에지부에서 측정된 증착률이 기판의 센터부에서 측정된 증착률에 비해 현저히 낮음을 알 수 있었다. 따라서, 기판의 에지부가 기판지지대로부터 이격되어 기판이 변형되는 현상을 방지하기 위하여 에지링(230)의 가압부(238)를 이용하여 기판(215)의 에지부를 가압할 수 있다.
한편, 도 12에 도시한 바와 같이, 에지링(230)의 가압부(238)에 의해 가압되는 기판(215)의 에지부의 폭(w)은 기판(215)의 에지로부터 0.5 ㎜ 내지 3 ㎜ 가량내측일 수 있으며, 이 부분은 실제 반도체 공정에서 반도체 소자로 사용하지 않는 부분이므로, 반도체 소자의 수율에 영향을 미치지 않는다. 또한, 앞서 설명한 가압면(238a)은 에지부와 대응되는 폭(w)을 가질 수 있다.
도 12에 도시한 바와 같이, 에지링(230)은 가압부(238)만으로 기판지지대(214) 상에 지지된 상태를 유지할 수 있으며, 지지부(232)는 기판지지대(214)의 에지부로부터 이격된 상태(d)를 유지할 수 있다. 이 경우, 에지링(230)의 전체 무게가 가압부(238)의 가압면(238a)을 통해 기판(215)의 에지부에 전달되므로, 에지링(230)의 무게를 최소화하고도 높은 압력을 기판(215)의 에지부에 전달할 수 있다. 이와 같은 원리는 압력의 크기가 접촉면적의 크기에 반비례한다는 사실로부터 이해될 수 있다.
본 발명을 바람직한 실시예들을 통하여 상세하게 설명하였으나, 이와 다른 형태의 실시예들도 가능하다. 그러므로, 이하에 기재된 청구항들의 기술적 사상과 범위는 바람직한 실시예들에 한정되지 않는다.
105 : 기판
115 : 절연층
120 : 희생층
130 : 패턴

Claims (14)

  1. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하고,
    상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 절연층의 상기 제1 실리콘 산화막 및 상기 희생층의 상기 제2 실리콘 산화막은 상기 에천트에 대해 식각 선택비(etch selectivity)를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  2. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스와 에틸계열의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하고,
    상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)이고,
    상기 절연층의 상기 제1 실리콘 산화막 및 상기 희생층의 상기 제2 실리콘 산화막은 상기 에천트에 대해 식각 선택비를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  3. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스와 메틸계열의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하고,
    상기 희생층을 적층하는 단계는 상기 기판에 디클로로실란(SiCl2H2)을 공급하여 제2 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 제1 실리콘 산화막은 SiCO(Silicon Carbon Oxide)이고,
    상기 절연층의 상기 제1 실리콘 산화막 및 상기 희생층의 상기 제2 실리콘 산화막은 상기 에천트에 대해 식각 선택비를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생층의 식각률은 상기 절연층의 식각률에 비해 5배 내지 300배인 것을 특징으로 하는 3차원 구조의메모리 소자를 제조하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 에천트는 HF 또는 BOE 중 어느 하나를 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판의 온도는 300 내지 790도를 유지하며,
    상기 기판의 공정압력은 10 mTorr 내지 250 Torr를 유지하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 실리콘 산화막과 상기 제2 실리콘 산화막은 서로 다른 두께를 가지는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연층 및 희생층을 교대로 적층하는 단계는 에지링을 이용하여 상기 기판의 에지부를 가압하는 단계를 더 포함하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  9. 제8항에 있어서,
    상기 기판의 에지부는 상기 기판의 에지로부터 0.5 ㎜ 내지 3 ㎜ 내측에 해당하는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  10. 제8항에 있어서,
    상기 에지링은 세라믹 재질인 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  11. 3차원 구조의 메모리 소자를 제조하는 방법에 있어서,
    기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀을 채우는 패턴을 형성하는 단계;
    상기 절연층 및 상기 희생층을 관통하는 개구를 형성하는 단계; 및
    상기 개구를 통해 에천트를 공급하여 상기 희생층을 제거하는 단계를 포함하되,
    상기 절연층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 제1 실리콘 산화막을 증착하는 단계를 포함하고,
    상기 희생층을 적층하는 단계는 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하여 보론(boron) 또는 인(phosphorus)이 주입된 제2 실리콘 산화막을 증착하는 단계를 포함하며,
    상기 절연층의 상기 제1 실리콘 산화막 및 상기 희생층의 상기 제2 실리콘 산화막은 상기 에천트에 대해 식각 선택비(etch selectivity)를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자를 제조하는 방법.
  12. 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치에 있어서,
    기판에 대한 공정이 이루어지는 챔버;
    상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 및
    상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하고, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 디클로로실란(SiCl2H2)을 공급하는 샤워헤드를 포함하며,
    상기 절연층 및 상기 희생층은 에천트에 대해 식각 선택비(etch selectivity)를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자 제조장치.
  13. 기판 상에 하나 이상의 절연층 및 하나 이상의 희생층을 교대로 적층하여 3차원 구조의 메모리 소자를 제조하는 장치에 있어서,
    기판에 대한 공정이 이루어지는 챔버;
    상기 챔버 내에 설치되어 상기 기판이 놓여지는 기판지지대; 및
    상기 기판 상에 상기 절연층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10을 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하고, 상기 기판 상에 상기 희생층을 적층할 때 상기 기판에 SiH4, Si2H6, Si3H8, Si4H10, 디클로로실란(SiCl2H2)을 포함하는 군으로부터 선택된 하나 이상의 가스와 B2H6, PH3를 포함하는 군으로부터 선택된 하나 이상의 가스를 공급하는 샤워헤드를 포함하며,
    상기 절연층 및 상기 희생층은 에천트에 대해 식각 선택비(etch selectivity)를 갖는 것을 특징으로 하는 3차원 구조의 메모리 소자 제조장치.
  14. 제12항 또는 제13항에 있어서,
    상기 샤워헤드는, 상기 절연층을 적층할 때 상기 기판에 에틸계열의 가스 또는 메틸계열의 가스를 더 공급하는 것을 특징으로 하는 3차원 구조의 메모리 소자 제조장치.
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