JP5705990B2 - ３次元構造のメモリ素子を製造する方法 - Google Patents

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Description

本発明は，メモリ素子を製造する方法及び装置に関し，さらに詳しくは３次元構造のメモリ素子を製造する方法及び装置に関する。
電子製品は，その体積がますます小さくなる一方，高容量のデータ処理を必要としている。そのため，このような電子製品に使用されるメモリ素子の体積を減らすとともに，その集積度を高める必要があり，このような点から，従来の平面型構造の代わりに３次元構造を有するメモリ素子が検討されている。
本発明の目的は，メモリ素子の体積を減らすことができるメモリ素子を製造する方法及び装置を提供することにある。
本発明の他の目的は，３次元構造のメモリ素子を効率的に製造できる方法及び装置を提供することにある。
本発明のさらに他の目的は，複数の薄膜を蒸着する工程で薄膜の応力差によって生じる基板の変形を防止できるメモリ素子を製造する方法及び装置を提供することにある。
本発明のさらに他の目的は，次の詳細な説明と添付図面によって明確になる。
本発明の一実施形態による３次元構造のメモリ素子を製造する方法は，基板上に１つ以上の絶縁層及び１つ以上の犠牲層を交互に積層するステップ；前記絶縁層及び前記犠牲層を貫通する貫通孔を形成するステップ；前記貫通孔を埋めるパターンを形成するステップ；前記絶縁層及び前記犠牲層を貫通する開口を形成するステップ；及び前記開口を介してエッチャントを供給して前記犠牲層を除去するステップを含み，前記絶縁層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10を含む群から選択された１つ以上のガスとエチル系及びメチル系のガスを含む群から選択された１以上のガスを供給して第１シリコン酸化膜を蒸着するステップを含み，前記犠牲層を積層するステップは，前記基板にジクロロシラン（ＳｉＣｌ2Ｈ2）を供給して第２シリコン酸化膜を蒸着するステップを含み，前記第１シリコン酸化膜は，ＳｉＣＯ(Silicon Carbon Oxide)であり，前記絶縁層の前記第１シリコン酸化膜及び前記犠牲層の前記第２シリコン酸化膜は，前記エッチャントに対してエッチング選択比(etch selectivity)を有し，前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて大きい。
前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて５倍乃至３００倍以上であることができる。
前記エッチャントは，ＨＦ又はＢＯＥのうちいずれか１つを含むことができる。
前記基板の温度は，３００乃至７９０℃を維持し，前記基板の工程圧力は，１０mTorr乃至２５０Torrを維持できる。
前記第１シリコン酸化膜と前記第２シリコン酸化膜は，互いに異なる厚さを有しても良い。
前記絶縁層及び犠牲層を交互に積層するステップは，エッジリングを用いて前記基板のエッジ部を加圧するステップをさらに含むことができる。
前記基板のエッジ部は，前記基板のエッジから約０．５mm乃至３mmの範囲で前記基板の内側に一致させることができる。
前記エッジリングは，セラミック材料から形成しても良い。
本発明の他の実施形態による３次元構造のメモリ素子を製造する方法は，基板上に１つ以上の絶縁層及び１つ以上の犠牲層を交互に積層するステップ；前記絶縁層及び前記犠牲層を貫通する貫通孔を形成するステップ；前記貫通孔を埋めるパターンを形成するステップ；前記絶縁層及び前記犠牲層を貫通する開口を形成するステップ；及び前記開口を介してエッチャントを供給して前記犠牲層を除去するステップを含み，前記絶縁層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10を含む群から選択された１つ以上のガスとエチル系及びメチル系のガスを含む群から選択された１以上のガスを供給して第１シリコン酸化膜を蒸着するステップを含み，前記犠牲層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10，ジクロロシラン（ＳｉＣｌ2Ｈ2）を含む群から選択された１つ以上のガスとＢ2Ｈ6，ＰＨ3を含む群から選択された１つ以上のガスを供給してホウ素（boron）又は燐(phosphorus)が注入された第２シリコン酸化膜を蒸着するステップを含み，前記絶縁層の前記第１シリコン酸化膜及び前記犠牲層の前記第２シリコン酸化膜は，前記エッチャントに対してエッチング選択比(etch selectivity)を有し，前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて大きい。
本発明の実施形態によれば，メモリ素子を３次元構造に形成することによってメモリ素子の体積を減らすことができる。また，基板上に形成された絶縁層と犠牲層を交互に積層形成した後，半導体トランジスタのチャネルに用いられるポリシリコン薄膜のようなパターンによって絶縁層を支持した状態で犠牲層を効果的に除去できる。また，複数の薄膜を蒸着する工程で薄膜の応力差によって生じる基板の変形を防止できる。
本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。 エチル系のガスの供給量と蒸着された薄膜のエッチング率との関係を示すグラフである。 本発明の一実施形態による半導体製造装置を概略的に示す図である。 本発明の他の実施形態によるメモリ素子製造装置を概略的に示す図である。 図９に示すエッジリングを概略的に示す斜視図である。 図９に示すエッジリングの動作を示す図である。 図９に示すエッジリングの動作を示す図である。
図１乃至図６は，本発明の一実施形態によるメモリ素子の製造方法を示す概略的な断面図である。以下，図１乃至図６を参照してメモリ素子の製造方法を説明する。
まず，図１に示すように，基板１０５が提供され得る。基板１０５は，半導体物質，例えばIV族半導体，III−V族化合物半導体，又はII−VI族酸化物半導体を含むことができる。例えば，IV族半導体は，シリコン，ゲルマニウム又はシリコン−ゲルマニウムを含むことができる。基板１０５は，バルクウエハ又はエピタキシャル層に提供され得る。
次に，基板１０５の上部に不純物を注入して不純物領域１１０を限定できる。次に，基板１０５上に絶縁層１１５及び犠牲層１２０を交互に積層できる。絶縁層１１５と犠牲層１２０は，８×８や１８×１８，又はｎ×ｎの多重層をなすことができる。本実施形態では絶縁層１１５が先に積層され，犠牲層１２０が後で積層されるものとして説明しているが，必要に応じて絶縁層１１５と犠牲層１２０の積層順序は，変えることができる。
絶縁層１１５は，シリコン酸化膜(Silicon Dioxide，ＳｉＯ2)であっても良く，基板１０５上に供給されたシラン（ＳｉＨ4）と酸化窒素（Ｎ2Ｏ）を反応させて形成され得る。シラン（ＳｉＨ4）は，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10などに代替され得る。同様に，犠牲層１２０は，シリコン酸化膜であっても良く，基板１０５上に供給されたジクロロシラン（ＳｉＣｌ2Ｈ2：ＤＣＳ）と酸化窒素（Ｎ2Ｏ）を反応させて形成され得る。また，本実施形態とは異なり，犠牲層１２０は，基板１０５上にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10，ジクロロシラン（ＳｉＣｌ2Ｈ2）を含む群から選択された１つ以上のガスとＢ2Ｈ6，ＰＨ3を含む群から選択された１つ以上のガスを供給して形成されたシリコン酸化膜であっても良く，この場合，シリコン酸化膜上にホウ素(boron)又は燐(phosphorus)（又はホウ素及び燐を同時に注入可能）が注入し得る。
次に，図２に示すように，絶縁層１１５及び犠牲層１２０をエッチングして複数の貫通孔１２５を形成することができ，貫通孔１２５は，絶縁層１１５及び犠牲層１２０を貫通する。貫通孔１２５は，公知のフォトリソグラフィ及びエッチング技術を利用して形成できる。次に，既に公知の半導体トランジスタを形成するためのチャネル形成工程（又はポリシリコン薄膜を形成する工程）を介して貫通孔１２５を埋めるようにパターン１３０を形成できる。この時，パターン１３０は，中空の円筒状であっても良く，同様に，パターン１３０は，絶縁層１１５及び犠牲層１２０を貫通する。例えば，パターン１３０は，多結晶構造に形成しても良く，又は，単結晶構造のエピタキシャル層のような薄膜形状であっても良い。
次に，図３に示すように，パターン１３０の間の絶縁層１１５及び犠牲層１２０をエッチングして開口１３５を形成できる。開口１３５は，フォトリソグラフィ及びエッチング技術を利用して形成できる。
次に，図４に示すように，犠牲層１２０を除去できる。上述のように，絶縁層１１５は，シランによって形成されたシリコン酸化膜で，犠牲層１２０は，ジクロロシランによって形成されたシリコン酸化膜であるか，又は，ＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10，ジクロロシラン（ＳｉＣｌ2Ｈ2）を含む群から選択された１つ以上のガスとＢ2Ｈ6，ＰＨ3を含む群から選択された１つ以上のガスを供給して形成されたホウ素(boron)又は燐(phosphorus)（又はホウ素及び燐を同時に注入可能）が注入されたシリコン酸化膜であっても良い。以下，シランによって形成されたシリコン酸化膜とジクロロシランによって形成されたシリコン酸化膜が有する特性を表す。
Figure 0005705990
上記表１に示すように，犠牲層１２０は，絶縁層１１５に対してエッチング選択比(etch selectivity)を有し，犠牲層１２０のエッチング率は，絶縁層１１５のエッチング率に比べて２０倍程の大きさを有する。したがって，絶縁層１１５と犠牲層１２０が同じ時間の間エッチャントに露出された時，エッチングされた犠牲層１２０の大きさは，エッチングされた絶縁層１１５の大きさの２０倍以上で，絶縁層１１５のエッチング程度は，非常に小さい。ジクロロシランによって形成したシリコン酸化膜のようにＣｌ基を有するシリコン酸化膜は，蒸着薄膜の密度が相対的に低く高いエッチング率を表す。
上述の原理を利用して犠牲層１２０を除去できる。等方性エッチングを用いてエッチャントを開口１３５から絶縁層１１５の間に侵入させることができ，等方性エッチングは，ウェットエッチング又は化学的ドライエッチング(chemical dry etch)を含むことができる。エッチャントは，ＨＦ又はＢＯＥ(buffered oxide etch)のうちいずれか１つを含むことができる。これにより，絶縁層１１５の間の犠牲層１２０が除去されて開口１３５と連結されたトンネル１４０が形成され得る。トンネル１４０によってパターン１３０の側壁が露出され得る。
次に，図５に示すように，開口（図４の１３５）及びトンネル（図４の１４０）によって露出された絶縁層１１５及びパターン１３０の側壁上にストレージ媒体１５０を形成できる。ストレージ媒体１５０は，トンネル絶縁層１４２，電荷貯蔵層１４４及びブロック絶縁層１４６を順に形成できる。次に，ストレージ媒体１５０上に導電層１５５を形成できる。例えば，ストレージ媒体１５０及び導電層１５５は，ステップカバレッジの高い化学気相蒸着又はめっき法を用いて形成できる。
次に，図６に示すように，開口（図４の１３５）によって露出された導電層（図５の１５５）を選択的にエッチングして接地選択ゲート電極１６２，制御ゲート電極１６４及びストリング選択ゲート電極１６６を形成できる。
一方，本実施形態とは異なり，エチル系のガス（例えば，Ｃ2Ｈ4）又はメチル系のガス（例えば，ＣＨ3）がシラン（ＳｉＨ4）と共に供給されることができ，それにより，絶縁層１１５は，ＳｉＣＯ(Silicon Carbon Oxide)薄膜であっても良い。
ＳｉＣＯ薄膜からなる絶縁層１１５は，上述のジクロロシランによって形成された犠牲層１２０に比べてさらに大きいエッチング選択比を有するため，犠牲層１２０の除去時に，共に損傷される絶縁層１１５の量を最小化できる。図７は，エチル系のガスの供給量と蒸着された薄膜のエッチング率との関係を示すグラフである。図７に示すように，エチル系のガスが供給されることによって，蒸着された薄膜のエッチング率は減少することがわかり，これにより犠牲層１２０とのエッチング選択比を要求に応じて調節できる。
図８は，本発明の一実施形態による半導体製造装置を概略的に示す図である。図８に示すように，半導体製造装置１０は，ソースガス又は反応ガスが導入されるための導入部１２を有し，ソースガス又は反応ガスは，導入部１２を介して導入され，シャワーヘッド１３を介してチャンバ１１の内部に噴射される。工程進行時，シラン又はジクロロシランは，１〜１０００sccm供給されることができ，反応ガス（例えば，Ｎ2Ｏ）は，１００〜５００００sccm供給されることができる。一方，上述のように，エチル系のガス（例えば，Ｃ2Ｈ4）又はメチル系のガス（例えば，ＣＨ3）が供給される場合，５０乃至１００００sccm供給されることができる。
工程の対象となる基板１００は，ヒータ１４の上部に載置され，ヒータ１４は，ヒータ支持台１６によって支持される。ヒータ１４は，工程進行中に基板の温度を３００乃至７９０℃に維持でき，この時，チャンバ１１内部の圧力は，１０mTorr乃至２５０Torrを維持できる。工程が完了した基板１００は，排出部１７を介して外部に排出される。
図９は，本発明の他の実施形態によるメモリ素子製造装置を概略的に示す図で，図１０は，図９に示すエッジリングを概略的に示す斜視図である。以下，図８と区別される部分のみについて説明を行い，省略された説明は，図８の説明に代替され得る。
図９に示すように，メモリ素子製造装置２１０は，チャンバ２１１の内部に設けられた基板支持台２１４を備え，基板支持台２１４は，支持台２１６によって支持される。後述のように，基板支持台２１４は，別途の駆動部（図示せず）によって支持台２１６とともに昇降し，これによって，基板２１５がチャンバ２１１の内部を出入できる解除位置（図９に図示）と基板２１５に対する工程が行われる工程位置（図１１に図示）に切り替えられる。
基板２１５は，チャンバ２１１の側壁に形成された排出部２１７を介してチャンバ２１１の内部を出入し，排出部２１７を介してチャンバ２１１の内部に移動した基板２１５は，基板支持台２１４の上部に位置する。基板支持台２１４は，基板２１５に比べて大きな直径を有し，基板２１５は，基板支持台２１４の中央に位置する。この時，基板２１５は，基板支持台２１４を貫通するリフトピン２２０によって支持され，基板支持台２１４から上昇離隔された状態を維持する。また，シャワーヘッド２１３は，基板支持台２１４の上部に設けられ，ソースガス又は反応ガスは，シャワーヘッド２１３を介してチャンバ２１１の内部に噴射される。
一方，チャンバ２１１は，バキュームガイド(vacuum guide)２１２及びエッジリング２３０をさらに含む。バキュームガイド２１２は，円筒状で，チャンバ２１１の内部に設けられる。図１０に示すように，エッジリング２３０は，チャンバ２１１の内部形状に対応するリング形状で，エッジリング２３０は，支持部２３２，水平支持部２３４，垂直支持部２３６及び加圧面２３８ａを有する加圧部２３８を備える。エッジリング２３０は，基板支持台２１４とシャワーヘッド２１３の間に位置してバキュームガイド２１２の内側壁から突出した固定突起２１２ａ上に置かれる。図９に示すように，基板支持台２１４が解除位置に位置する時，エッジリング２３０は，固定突起２１２ａ上に位置し，後述のように，基板支持台２１４が工程位置に切り替えられる時，エッジリング２３０は，固定突起２１２ａから離脱して基板支持台２１４の上部に置かれる。
図１１及び図１２は，図９に示すエッジリングの動作を示す図である。上述のように，基板支持台２１４は，駆動部（図示せず）によって支持台２１６とともに昇降し，これによって，解除位置及び工程位置に切り替えられることができる。
図１２に示すように，水平支持部２３４は，支持部２３２からチャンバ２１１の側壁に向かって延長され，垂直支持部２３６は，支持部２３２から下部に向かって延長される。加圧部２３８は，支持部２３２からチャンバ２１１の内側に向かって下向きに傾斜して延長される。
図９に示すように，基板支持台２１４が解除位置にある時，エッジリング２３０は，水平支持部２３４及び垂直支持部２３６によって固定突起２１２ａ上に位置することができ，水平支持部２３４は，固定突起２１２ａの上面と接して垂直支持部２３６は，固定突起２１２ａの側面と接する。この時，支持部２３２及び加圧部２３８は，チャンバ２１１の内側に向かって突出した状態を維持する。
図１１に示すように，基板支持台２１４が工程位置に切り替えられる時，基板支持台２１４は，基板２１５の外側に位置するリング形状のエッジ部を用いてエッジリング２３０を持ち上げ，これにより，エッジリング２３０は，固定突起２１２ａから離脱して上昇する。この時，図１２に示すように，支持部２３２は，基板支持台２１４のエッジ部と隣接し，加圧部２３８は，基板支持台２１４に載置された基板２１５のエッジ部と接触して基板２１５のエッジ部を加圧する。すなわち，エッジリング２３０は，基板支持台２１４に置かれた状態で自重によって基板２１５のエッジ部を加圧し，加圧部２３８は，基板２１５のエッジ部と接触する加圧面２３８ａを有する。
以上，図１を参照して説明したように，基板上に互いに異なるシリコン酸化膜を交互に積層する場合，工程によって２つのシリコン酸化膜の間に応力の差が発生し，これにより，基板の変形（warpage，反り又は歪み）が発生する。このような基板の変形によって基板のエッジ部は，基板支持台から離隔され，基板は基板のセンタ部が凹状の「Ｕ」字形状に変形される。これは基板内の温度分布（基板のセンタとエッジの間に）などに影響を及ぼすため，工程均一度（例えば，蒸着率）に大きな影響を及ぼす。実際，上述の工程を終えた後，基板のエッジ部で測定された蒸着率が基板のセンタ部で測定された蒸着率に比べて顕著に低いことが認められた。したがって，基板のエッジ部が基板支持台から離隔して基板が変形される現象を防止するためにエッジリング２３０の加圧部２３８を用いて基板２１５のエッジ部を加圧できる。
一方，図１２に示すように，エッジリング２３０の加圧部２３８によって加圧される基板２１５のエッジ部の幅ｗは，基板２１５のエッジから０．５mm乃至３mm程度内側であることができ，この部分は実際の半導体工程において半導体素子に使用しない部分であるため，半導体素子の収率に影響を及ぼさない。また，上述の加圧面２３８ａは，エッジ部に対応する幅ｗを有しても良い。
図１２に示すように，エッジリング２３０は，加圧部２３８だけで基板支持台２１４上に支持された状態を維持することができ，支持部２３２は，基板支持台２１４のエッジ部から離隔された状態ｄを維持できる。この場合，エッジリング２３０の全体重さが加圧部２３８の加圧面２３８ａを介して基板２１５のエッジ部に伝達されるため，エッジリング２３０の重さを最小化しても高い圧力を基板２１５のエッジ部に伝達できる。このような原理は，圧力の大きさが接触面積の大きさに反比例するという事実から理解され得る。
本発明は，様々な形態のメモリ素子を製造する方法及び装置に応用され得る。

Claims (8)

  1. ３次元構造のメモリ素子を製造する方法において，
    基板上に１つ以上の絶縁層及び１つ以上の犠牲層を交互に積層するステップ；
    前記絶縁層及び前記犠牲層を貫通する貫通孔を形成するステップ；
    前記貫通孔を埋めるパターンを形成するステップ；
    前記絶縁層及び前記犠牲層を貫通する開口を形成するステップ；及び
    前記開口を介してエッチャントを供給して前記犠牲層を除去するステップを含み，
    前記絶縁層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10を含む群から選択された１つ以上のガスとエチル系のガスを供給して第１シリコン酸化膜を蒸着するステップを含み，
    前記犠牲層を積層するステップは，前記基板にジクロロシラン（ＳｉＣｌ2Ｈ2）を供給して第２シリコン酸化膜を蒸着するステップを含み，
    前記第１シリコン酸化膜は，ＳｉＣＯ(Silicon Carbon Oxide)であり，
    前記エッチャントは，ＨＦ又はＢＯＥのうちいずれか１つを含み，
    前記絶縁層の前記第１シリコン酸化膜及び前記犠牲層の前記第２シリコン酸化膜は，前記エッチャントに対してエッチング選択比(etch selectivity)を有し，
    前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて大きいことを特徴とする３次元構造のメモリ素子を製造する方法。
  2. ３次元構造のメモリ素子を製造する方法において，
    基板上に１つ以上の絶縁層及び１つ以上の犠牲層を交互に積層するステップ；
    前記絶縁層及び前記犠牲層を貫通する貫通孔を形成するステップ；
    前記貫通孔を埋めるパターンを形成するステップ；
    前記絶縁層及び前記犠牲層を貫通する開口を形成するステップ；及び
    前記開口を介してエッチャントを供給して前記犠牲層を除去するステップを含み，
    前記絶縁層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10を含む群から選択された１つ以上のガスとエチル系及びメチル系のガスを含む群から選択された１以上のガスを供給して第１シリコン酸化膜を蒸着するステップを含み，
    前記犠牲層を積層するステップは，前記基板にジクロロシラン（ＳｉＣｌ2Ｈ2）を供給して第２シリコン酸化膜を蒸着するステップを含み，
    前記第１シリコン酸化膜は，ＳｉＣＯ(Silicon Carbon Oxide)であり，
    前記絶縁層の前記第１シリコン酸化膜及び前記犠牲層の前記第２シリコン酸化膜は，前記エッチャントに対してエッチング選択比(etch selectivity)を有し，
    前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて大きいことを特徴とする３次元構造のメモリ素子を製造する方法。
  3. 前記基板の温度は，３００乃至７９０℃を維持し，
    前記基板の工程圧力は，１０mTorr乃至２５０Torrを維持することを特徴とする請求項１又は２記載の３次元構造のメモリ素子を製造する方法。
  4. 前記第１シリコン酸化膜と前記第２シリコン酸化膜は，互いに異なる厚さを有することを特徴とする請求項１又は２記載の３次元構造のメモリ素子を製造する方法。
  5. 前記絶縁層及び犠牲層を交互に積層するステップは，エッジリングを用いて前記基板のエッジ部を加圧するステップをさらに含むことを特徴とする請求項１又は２記載の３次元構造のメモリ素子を製造する方法。
  6. 前記基板のエッジ部は，前記基板のエッジから約０．５mm乃至３mmの範囲で前記基板の内側に対して一致させることを特徴とする請求項５記載の３次元構造のメモリ素子を製造する方法。
  7. 前記エッジリングは，セラミック材料であることを特徴とする請求項５又は６記載の３次元構造のメモリ素子を製造する方法。
  8. ３次元構造のメモリ素子を製造する方法において，
    基板上に１つ以上の絶縁層及び１つ以上の犠牲層を交互に積層するステップ；
    前記絶縁層及び前記犠牲層を貫通する貫通孔を形成するステップ；
    前記貫通孔を埋めるパターンを形成するステップ；
    前記絶縁層及び前記犠牲層を貫通する開口を形成するステップ；及び
    前記開口を介してエッチャントを供給して前記犠牲層を除去するステップを含み，
    前記絶縁層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10を含む群から選択された１つ以上のガスとエチル系及びメチル系のガスを含む群から選択された１以上のガスを供給して第１シリコン酸化膜を蒸着するステップを含み，
    前記犠牲層を積層するステップは，前記基板にＳｉＨ4，Ｓｉ2Ｈ6，Ｓｉ3Ｈ8，Ｓｉ4Ｈ10，ジクロロシラン（ＳｉＣｌ2Ｈ2）を含む群から選択された１つ以上のガスとＢ2Ｈ6，ＰＨ3を含む群から選択された１つ以上のガスを供給してホウ素(boron)又は燐(phosphorus)が注入された第２シリコン酸化膜を蒸着するステップを含み，
    前記第１シリコン酸化膜は，ＳｉＣＯ(Silicon Carbon Oxide)であり，
    前記絶縁層の前記第１シリコン酸化膜及び前記犠牲層の前記第２シリコン酸化膜は，前記エッチャントに対してエッチング選択比(etch selectivity)を有し，
    前記犠牲層のエッチング率は，前記絶縁層のエッチング率に比べて大きいことを特徴とする３次元構造のメモリ素子を製造する方法。
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Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US9267739B2 (en) 2012-07-18 2016-02-23 Applied Materials, Inc. Pedestal with multi-zone temperature control and multiple purge capabilities
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) * 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
TW201413780A (zh) * 2012-09-24 2014-04-01 Eugene Technology Co Ltd 煙氣移除設備及基板處理設備
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
KR101603971B1 (ko) * 2014-07-30 2016-03-17 피에스케이 주식회사 기판 처리 장치 및 기판 처리 방법
CN105448924B (zh) * 2014-08-28 2018-08-10 旺宏电子股份有限公司 具低介电常数绝缘材料的三维存储器装置及其制造方法
JP6347548B2 (ja) 2014-09-08 2018-06-27 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9881805B2 (en) 2015-03-02 2018-01-30 Applied Materials, Inc. Silicon selective removal
DE102015208852A1 (de) * 2015-05-13 2016-11-17 Nanoscribe Gmbh Verfahren zum Herstellen einer dreidimensionalen Struktur
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
JP6479698B2 (ja) * 2016-02-18 2019-03-06 東芝メモリ株式会社 半導体製造装置および半導体装置の製造方法
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
JP6419762B2 (ja) * 2016-09-06 2018-11-07 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10062579B2 (en) 2016-10-07 2018-08-28 Applied Materials, Inc. Selective SiN lateral recess
US9947549B1 (en) 2016-10-10 2018-04-17 Applied Materials, Inc. Cobalt-containing material removal
US9768034B1 (en) 2016-11-11 2017-09-19 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
CN107799531B (zh) * 2017-11-16 2018-12-14 长江存储科技有限责任公司 一种3d nand存储器等级层堆栈制造方法
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI766433B (zh) 2018-02-28 2022-06-01 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
CN112599416B (zh) * 2020-12-15 2021-10-15 长江存储科技有限责任公司 一种3d nand存储器件的制造方法
CN115884600A (zh) * 2021-09-28 2023-03-31 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023153203A1 (ja) * 2022-02-08 2023-08-17 東京エレクトロン株式会社 基板処理方法および基板処理装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304248A (en) * 1990-12-05 1994-04-19 Applied Materials, Inc. Passive shield for CVD wafer processing which provides frontside edge exclusion and prevents backside depositions
US5653479A (en) * 1996-02-02 1997-08-05 Vlsi Technology, Inc. Vacuum seal for a ball junction
US5766994A (en) * 1997-04-11 1998-06-16 Vanguard International Semiconductor Corporation Dynamic random access memory fabrication method having stacked capacitors with increased capacitance
US6015735A (en) * 1998-01-13 2000-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a multi-anchor DRAM capacitor and capacitor formed
US6566278B1 (en) * 2000-08-24 2003-05-20 Applied Materials Inc. Method for densification of CVD carbon-doped silicon oxide films through UV irradiation
JP2003069010A (ja) * 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
US7125812B2 (en) * 2002-01-15 2006-10-24 Tokyo Electron Limited CVD method and device for forming silicon-containing insulation film
KR20040103648A (ko) * 2003-05-30 2004-12-09 삼성전자주식회사 반도체 기판지지 척 및 박막 증착 장치
KR100546395B1 (ko) * 2003-11-17 2006-01-26 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
JP4715207B2 (ja) * 2004-01-13 2011-07-06 東京エレクトロン株式会社 半導体装置の製造方法及び成膜システム
JP4664688B2 (ja) * 2005-01-14 2011-04-06 東芝メモリシステムズ株式会社 工業製品の製造方法
JP2007035775A (ja) * 2005-07-25 2007-02-08 Hitachi Kokusai Electric Inc 基板処理装置
JP2006203252A (ja) * 2006-04-10 2006-08-03 Fujitsu Ltd 半導体装置
JP2008166374A (ja) * 2006-12-27 2008-07-17 Sharp Corp 絶縁膜形成方法
KR20080105525A (ko) * 2007-05-31 2008-12-04 주성엔지니어링(주) 실리콘을 포함한 박막 형성방법
JP4643617B2 (ja) * 2007-06-26 2011-03-02 株式会社東芝 不揮発性半導体記憶装置
JP2009054972A (ja) * 2007-08-29 2009-03-12 Elpida Memory Inc 半導体装置の製造方法
US7745350B2 (en) * 2007-09-07 2010-06-29 Applied Materials, Inc. Impurity control in HDP-CVD DEP/ETCH/DEP processes
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
CN102820222A (zh) * 2008-02-19 2012-12-12 东京毅力科创株式会社 成膜方法
JP2009229502A (ja) * 2008-03-19 2009-10-08 Sony Corp 表示装置、および、その製造方法
US8148763B2 (en) * 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
KR20100059655A (ko) 2008-11-25 2010-06-04 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
US20100155818A1 (en) * 2008-12-24 2010-06-24 Heung-Jae Cho Vertical channel type nonvolatile memory device and method for fabricating the same
KR101200488B1 (ko) * 2008-12-24 2012-11-12 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101573697B1 (ko) * 2009-02-11 2015-12-02 삼성전자주식회사 수직 폴딩 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2010205904A (ja) * 2009-03-03 2010-09-16 Toshiba Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

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