KR101200488B1 - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 수직채널형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 복수층의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수층의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 및 상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 포함한다. 본 기술에 따르면, 터널절연막의 막질을 향상시킬 수 있다. 또한, 적어도 두개의 스트링이 하나의 채널을 공유하도록 형성함으로써, 수직채널형 비휘발성 메모리 소자의 집적도를 향상시킬 수 있다.
수직채널, 비휘발성 메모리 소자

Description

수직채널형 비휘발성 메모리 소자 및 그 제조 방법{VERTICAL CHANNEL TYPE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
메모리 소자는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 나누어진다. 휘발성 메모리 소자는 전원공급 차단시 데이터가 소멸되는 메모리 소자로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 플래시 메모리 소자가 이에 속한다.
특히, 전하트랩형 비휘발성 메모리 소자는 기판 상에 형성된 터널절연막, 전하트랩막, 전하차단막 및 콘트롤 게이트 전극으로 이루어지며, 상기 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩하여 데이터를 저장하게 된다.
그러나, 종래 기술에 따른 평판형 비휘발성 메모리 소자의 경우, 메모리 소 자의 집적도 향상에 한계가 있다. 따라서, 최근에는 기판으로부터 수직으로 스트링을 배열하는 수직채널형 비휘발성 메모리 소자가 제안되고 있다. 여기서, 수직채널형 비휘발성 메모리 소자는 기판상에 하부 선택 트랜지스터, 복수의 메모리 셀 및 상부 선택 트랜지스터가 차례로 적층된 구조로, 기판으로부터 수직으로 배열되는 스트링을 통해 메모리 소자의 집적도를 향상시킬 수 있다.
이하, 도면을 참조하여 종래기술에 따른 수직채널형 비휘발성 메모리 소자제조 방법을 상세히 살펴보도록 한다.
도 1a 내지 도 1d는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위하여 본 명세서에서는 하부 선택 트랜지스터와 상부 선택 트랜지스터의 형성 단계는 생략하고, 복수의 메모리 셀을 형성하는 단계를 중심으로 설명하도록 하겠다. 특히, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다.
도 1a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물이 형성된 기판(10) 상에 복수층의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여 기판(10)을 노출시키는 복수의 콘택홀(C)을 형성한다.
도 1b에 도시된 바와 같이, 콘택홀(C) 내벽에 전하차단막(13)을 형성한다. 여기서, 전하차단막(13)은 전하가 전하트랩막(14)을 통과하여 게이트 전극 방향으 로 이동하는 것을 방지하는 역할을 한다.
이어서, 전하차단막(13) 상에 전하트랩막(14)을 형성한다. 여기서, 전하트랩막(14)은 깊은 준위 트랩 사이트에 전하를 트랩하며, 실질적인 데이터 저장소로서의 역할을 하게 된다. 또한, 전하트랩막(14)은 일반적으로 질화막으로 이루어진다.
이어서, 전하차단막(13) 및 전하트랩막(14)이 형성된 콘택홀(C) 내에 터널절연막(15)을 매립한다. 여기서, 터널절연막(15)은 전하의 터널링에 따른 에너지 장벽막으로 제공된다.
도 1c에 도시된 바와 같이, 터널절연막(15)의 중심 영역을 식각하여 기판(10)을 노출시키는 채널용 트렌치를 형성한 후, 채널용 트렌치 내에 채널용막을 매립하여 기판(10)으로부터 돌출되는 복수의 채널(16)을 형성한다.
도 1d에 도시된 바와 같이, 채널(16)이 형성된 결과물 상에, 메모리 셀이 형성될 영역을 덮으면서 제1방향(I-I')으로 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 게이트 전극(12A)을 형성한다. 이어서, 식각된 영역에 절연막(17)을 매립한다.
이로써, 수직형 채널(16)의 외주 표면을 둘러싸는 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극으로 이루어지는 복수의 메모리 셀(MC)이 형성된다. 또한, 기판(10)의 표면으로부터 수직으로 적층된 복수의 메모리 셀(MC)은 스트링(ST) 구조를 형성하게 된다. 이때, 비휘발성 메모리 소자는 하나의 채널(16)에 대하여 하나의 스트링(ST)을 갖게 된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 먼저, 게이트 전극(12)을 형성한 후에, 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 차례로 형성한 후, 채널(16)을 형성하게 된다. 즉, 평판형 비휘발성 메모리 소자 제조 방법과는 역순으로 제조 공정이 진행되기 때문에, 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.
첫째, 터널절연막(15)의 막질이 저하되어, 데이터 보유 특성 저하 및 신뢰성 저하를 유발하게 된다. 비휘발성 메모리 소자는 F-N 터널링(Fowler-Nordheim tunneling) 방식에 의해 데이터를 저장 및 소거하므로, F-N 터널링시 에너지 장벽으로 제공되는 터널절연막(15)의 막질이 메모리 소자의 특성에 큰 영향을 끼친다.
그러나, 종래기술에 따르면, 터널절연막(15)을 가장 마지막으로 형성하게 되며, 터널절연막(15)의 중심 영역을 식각하여 채널용 트렌치를 형성하게 되므로, 터널절연막(15)의 막질이 저하되는 문제점이 발생한다.
둘째, 채널용 트랜치 내에 채널용 막을 형성하는 과정에서, 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)의 손상을 방지하기 위해 폴리실리콘막으로 이루어진 채널(16)을 형성하기 때문에, 채널(16)에서의 전류 흐름이 저하되고 문턱 전압 분포의 균일성이 저하되는 등의 문제점이 발생한다.
일반적으로 단결정 실리콘의 성장 공정은 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 수행된다. 여기서, 실리콘 소스 가스는 단결정 실리콘을 성장시키기 위한 실리콘 소스를 공급하고, HCl 가스는 환원 반응을 통해 기판(10) 표면에 형성된 자연 산화막을 제거하거나 절연막 상에 증착된 실리콘을 제거하여, 기 판(10)의 표면에서만 단결정 실리콘이 성장하도록 한다.
이와 같은 단결정 실리콘 성장 공정을 종래의 수직채널형 비휘발성 메모리 소자의 채널(16) 형성 과정에 적용하는 경우, 이는 기 형성된 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 손상시키게 된다. 따라서, 단결정 실리콘으로 이루어진 채널(16)을 형성시키는데에 어려움이 있다.
한편, 종래기술에 따르면, 채널(16)의 외주 표면을 360°둘러싸면서 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극이 형성되기 때문에, 하나의 하나의 채널(16)에 대하여 하나의 스트링(ST)을 형성하게 된다. 따라서, 비휘발성 메모리 소자의 집적도를 증가시키는데에 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 채널, 터널절연막, 전하트랩막 및 전하차단막이 차례로 형성된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1목적으로 한다.
또한, 본 발명은 적어도 두 개의 스트링이 하나의 채널을 공유하도록 형성된 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제2목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판 상에, 복수층의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수층의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수층의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 및 상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 사각 기둥형의 복수의 채널용 트렌치를 형성하는 단계; 상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계; 상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계; 상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 양측 측벽을 노출시키는 단계; 상기 노출된 채널의 양측 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계; 상기 채널 및 상기 채널 양측의 메모리 셀이 형성될 영역을 덮으면서 소정 방향으로 확장되는 복수의 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 수직으로 돌출되는 복수의 채널; 및 상기 채널을 따라 적층되는 복수의 메모리 셀을 포함하는 복수의 스트링을 포함하되, 적어도 두개의 상기 스트링이 하나의 상기 채널을 공유하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 수직으로 돌출되는 채널; 및 상기 채널을 따라 적층되는 복수의 메모리 셀을 포함하는 스트링을 포함하고, 상기 복수의 메모리 셀의 게이트 전극 측벽에 스페이서가 형성된 것을 다른 특징으로 한다.
본 발명에 따르면, 채널을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널을 형성하여 채널에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다.
또한, 적어도 두개의 스트링이 하나의 채널을 공유하도록 형성함으로써, 수직채널형 비휘발성 메모리 소자의 집적도를 향상시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 제1 실시예를 통해, 채널, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 차례로 형성된 비휘발성 메모리 소자 및 그 제조 방법에 대해 설명하겠다. 또한, 제2 실시예를 통해, 적어도 두 개의 스트링이 하나의 채널을 공유하도 록 형성된 비휘발성 메모리 소자 및 그 제조 방법에 대해 설명하겠다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면으로서, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다.
도 2a에 도시된 바와 같이, 소스 라인, 하부 선택트랜지스터 등 요구되는 하부구조물이 형성된 기판(20) 상에 복수층의 층간절연막(21) 및 희생막(22)을 교대로 형성한다.
여기서, 층간절연막(21)은 스트링을 구성하는 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막 예를 들어, SiO2로 이루어지는 것이 바람직하다.
여기서, 희생막(22)은 후속 공정에서 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하기 위한 것으로서, 스트링을 구성하는 복수의 메모리 셀의 수에 대응되도록 반복하여 형성되는 것이 바람직하다.
또한, 후속 공정에서 복수층의 층간절연막(21)이 유지된 상태에서 희생막(22)만을 선택적으로 제거하여 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극을 형성하기 위한 공간을 확보하게 되므로, 희생막(22)은 층간절연막(21)과의 식각선택비가 큰 물질로 이루어지는 것이 바람직하다. 예를 들어, 산화막으로 이루어지는 층간절연막(21)을 형성하는 경우, 희생막(22)은 비정질 탄소막 또는 질화막 특히, Si3N4로 이루어지는 것이 더욱 바람직하다.
이어서, 층간절연막(21) 및 희생막(22)을 선택적으로 식각하여 기판(20)을 노출시키는 복수의 채널용 트렌치를 형성한다.
여기서, 채널용 트렌치는 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열되는 것이 바람직하다. 또한, 채널용 트렌치 간의 간격은 후속 공정에 의해 형성되는 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극의 두께를 고려하여 결정되는 것이 바람직하다.
본 도면에서는 원주형의 채널용 트렌치를 도시하였으나, 이는 일 실시예에 불과하며 당업자의 의도에 따라 사각 기둥 등과 같은 다양한 형태로 변경이 가능하다. 채널용 트렌치의 형성의 상세한 공정은 도 3a 및 도 3b에서 상세히 설명하도록 하겠다.
이어서, 상기 채널용 트렌치 내에 채널용 막을 매립하여 기판(20)으로부터 돌출되는 복수의 채널(23)을 형성한다.
여기서, 채널(23)의 형성 단계는 단결정 실리콘 형성 공정에 의해 수행되는 것이 바람직하며, 예를 들어, 고온에서 실리콘 소스 가스 및 HCl 가스를 이용하여 채널(23)을 형성하는 것이 더욱 바람직하다. 특히, 본 발명의 제1 실시예에 따르면, 터널절연막, 전하트랩막 및 전하차단막을 형성하기에 앞서 채널(23)을 형성하므로, 채널(23) 형성 과정에서 터널절연막, 전하트랩막 및 전하차단막이 손상될 염려가 없다. 따라서, 단결정 실리콘으로 이루어진 채널(23)을 형성하는 것이 가능해진다.
도 2b에 도시된 바와 같이, 복수층의 희생막(22) 및 층간절연막(21)을 선택 적으로 식각하여, 복수의 채널(23) 사이에 위치하는 희생막 제거용 트렌치(T1)를 형성한다.
여기서, 희생막 제거용 트렌치(T1)는 복수층의 희생막(22)을 제거하기 위한 것이므로, 희생막 제거용 트렌치(T1)는 적어도 최하층의 희생막(22)을 노출시킬 수 있는 깊이(D1)로 형성되는 것이 바람직하다. 이러한 경우, 희생막 제거용 트렌치(T1)의 내벽을 통해 복수층의 희생막(22)을 모두 노출시킬 수 있으며, 이를 통해 희생막(22)을 모두 제거할 수 있다.
본 도면에서는 일 실시예로서 소정 방향으로 평행하게 확장되는 복수의 희생막 제거용 트렌치(T1) 즉, 라인형으로 희생막 제거용 트렌치(T1)를 형성하는 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐이며 당업자는 원형 등과 같이 다양한 형태로 희생막 제거용 트렌치(T1)를 형성할 수 있다.
도 2c에 도시된 바와 같이, 희생막 제거용 트렌치(T1)에 의해 노출되는 복수층의 희생막(22)을 제거하여 채널(23)의 측벽을 노출시킨다. 이때, 복수층의 희생막(22) 제거에 의해 희생막 제거용 트렌치(T1')가 채널(23)의 측벽까지 확장된다.
여기서, 희생막(22) 제거 단계는 복수층의 층간절연막(21)은 그대로 유지되는 상태에서, 복수층의 희생막(22)만을 선택적으로 제거하도록 수행된다. 따라서, 희생막(22)이 제거된 공간을 통해 채널(23)의 측벽이 소정 간격으로 노출되며(도면 부호 "①" 참조), 희생막(22)이 제거된 공간에는 후속 공정에서, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 형성된다.
전술한 바와 같이, 층간절연막(21)이 SiO2막으로 이루어지고, 희생막(22)은 Si3N4막으로 이루어지는 경우, 희생막(22) 제거 단계는 50 내지 200℃의 온도에서 인산 예를 들어, H3PO4를 이용하여 수행되는 것이 바람직하다. 이러한 경우, 화학식 1과 같은 반응을 통해 희생막(22)만을 선택적으로 제거할 수 있다.
Si3N4 + 4H3PO4 + 12H2O -> 3Si(OH)4 + 4NH4H2PO4
SiO2 + 2H2O -> Si(OH)4
도 2d에 도시된 바와 같이, 채널(23)이 노출된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성한다. 이로써, 노출된 채널(23)의 측벽 상에 터널절연막, 전하트랩막 및 전하차단막(24)이 차례로 형성된다. 도면상에서는 터널절연막, 전하트랩막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 번호 "24"를 통해 나타내었다.
이때, 희생막(22)이 제거된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성함에 있어서, 터널절연막, 전하트랩막 및 전하차단막(24)은 복수층의 층간절연막(21) 사이의 공간을 완전히 매립하지 않을 정도의 소정 두께로 형성되는 것이 바람직하다. 즉, 복수층의 층간절연막 사이가 어느 정도 오픈될 수 있을 정도 즉, 게이트 전극이 형성될 공간을 확보할 수 있을 정도의 소정 두께로 터널절연막, 전하트랩막 및 전하차단막(24)을 형성하는 것이 바람직하 다. 이를 통해, 층간절연막(21)과 후속 공정에 의해 형성되는 게이트 전극용 도전막(25) 사이에 스페이서를 개재시킬 수 있다.
여기서, 터널절연막의 형성 공정은 산화 공정 또는 CVD(Chemical Vapor Deposition) 공정에 의해 수행되는 것이 바람직하다. 또한, 전하트랩막은 고유전율물질 예를 들어, SixNy, Hf, Zr, La, Dy 또는 Sc을 포함하는 것이 바람직하다. 또한, 전하차단막은 이성분계 물질 예를 들어, SiO2, Al2O3, HfO2, ZrO2, GdO, DyO 또는 ScO로 이루어지거나, 삼성분계 물질 예를 들어, HfAlO, HfLaO, AlLaO, GdAlO 또는 GdLaO로 이루어지는 것이 바람직하다.
도 2e에 도시된 바와 같이, 터널절연막, 전하트랩막 및 전하차단막(24)이 형성된 결과물의 전체 구조상에 게이트 전극용 도전막을 형성한 후, 평탄화 공정을 수행한다. 이를 통해, 복수층의 층간절연막(21) 사이의 오픈된 영역에 게이트 전극용 도전막(25)이 매립된다.
여기서, 게이트 전극용 도전막(25)는 금속실리사이드, 메탈, 산화 메탈 또는 질화 메탈로 이루어지는 것이 바람직하다. 예를 들어, TiN, WN, TiAlN, TaN, TaCN 또는 MoN으로 이루어지는 것이 바람직하며, 특히, 질화 메탈 상에 저저항 물질 예를 들어, W, Al 또는 Cu를 더 포함하는 것이 더욱 바람직하다.
또한, 게이트 전극용 도전막(25)의 형성 공정은 화학기상증착(CVD) 방식 또는 원자층증착(ALD) 방식에 의해 수행되는 것이 바람직하다.
도 2f에 도시된 바와 같이, 게이트 전극용 도전막(25)이 형성된 결과물 상에, 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 평행하게 확장되 는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 게이트 전극용 도전막(25)을 식각하여 게이트 전극(25A)을 형성한다.
이때, 마스크 패턴의 패턴 폭은 게이트 전극(25A)의 두께를 고려하여 형성되는 것이 바람직하며, 게이트 전극용 도전막(25)을 식각하는 과정에서 마스크 패턴의 폭에 따라 주변의 다른 막(21,24)이 함께 식각될 수 있다.
이어서, 식각된 영역에 절연막(26)을 매립한다. 이로써, 채널(23), 터널절연막, 전하트랩막 및 전하차단막(24), 게이트 전극(25A)으로 이루어지는 메모리 셀(MC)이 형성된다. 또한, 채널(23)을 따라 적층된 복수의 메모리 셀(MC)로 이루어지는 복수의 스트링(ST)이 형성된다.
이때, 메모리 셀(MC)의 게이트 전극(25A) 측벽에는 터널절연막, 전하트랩막 및 전하차단막(24)으로 이루어지는 스페이서(SP)가 구비되는데, 스페이서(SP)는 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.
이어서, 본 명세서에서는 도시되지 않았으나, 복수층의 층간절연막(21) 및 게이트 전극(25A)을 패터닝하여 각층의 게이트 전극(25A)과 연결되는 금속 배선을 형성한다.
전술한 바와 같은 본 발명에 따르면, 채널(23)을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막(24)을 차례로 형성할 수 있다. 따라서, 터널절연막의 막질을 향상시킬 수 있으며, 단결정 실리콘으로 이루어진 채널(23)을 형성하여 채널(23)에서의 전류 흐름을 개선하고 문턱 전압 분포의 균일성을 향상시킬 수 있다.
도 3a 및 도 3g는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면으로서, (a) 도면은 중간 결과물의 단면도를 나타내며, (b) 도면은 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다. 여기서, 수직채널형 비휘발성 메모리 소자의 상세한 제조 공정은 앞서 제1 실시예에서 설명한 바와 동일하므로, 별도로 설명하지 않는다.
도 3a에 도시된 바와 같이, 기판(30) 상에 복수층의 층간절연막(31) 및 희생막(32)을 교대로 형성한다. 여기서, 희생막(32)은 비정질 탄소막 또는 질화막 예를 들어, Si3N4로 이루어지는 것이 바람직하다.
이어서, 층간절연막(31) 및 희생막(32)을 선택적으로 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 라인형 트렌치를 형성한 후, 상기 라인형 트렌치 내에 절연막(33)을 매립한다. 여기서, 절연막(33)은 산화막으로 이루어지는 것이 바람직하다.
도 3b에 도시된 바와 같이, 절연막(33)이 형성된 결과물 상에, 제2방향(II-II')으로 평행하게 확장되는 복수의 라인형 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 베리어로 절연막(33)을 식각한다. 이로써, 기판(30)을 노출시키는 사각 기둥형의 채널용 트렌치가 형성된다.
이어서, 채널용 트렌치 내에 채널용 막을 매립하여, 기판(30)으로부터 수직으로 돌출되는 복수의 채널(34)을 형성한다. 이때, 채널(34)은 사각 기둥의 형태를 갖게 되며, 제1방향으로 배열되는 채널(34) 간의 영역에는 절연막(33)이 매립되어 있다.
도 3c에 도시된 바와 같이, 복수층의 희생막(32) 및 층간절연막(31)을 선택적으로 식각하여, 복수의 채널(34) 사이에 위치하는 희생막 제거용 트렌치(T2)를 형성한다.
도 3d에 도시된 바와 같이, 희생막 제거용 트렌치(T2)에 의해 노출되는 복수층의 희생막(32)을 제거하여 채널(34)의 양측 측벽을 노출시킨다. 이때, 복수층의 희생막(32) 제거에 의해 희생막 제거용 트렌치(T2')가 채널(34)의 측벽까지 확장된다.따라서, 희생막(32)이 제거된 공간을 통해 채널(23)의 양측 측벽이 소정 간격으로 노출되며, 희생막(32)이 제거된 공간에는 후속 공정에서, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 형성된다.
도 3e에 도시된 바와 같이, 채널(34)의 양측 측벽이 노출된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(35)을 차례로 형성한다. 이로써, 노출된 채널(34)의 양측 측벽 상에 터널절연막, 전하트랩막 및 전하차단막(35)이 차례로 형성된다. 도면상에서는 터널절연막, 전하트랩막 및 전하차단막을 하나의 막으로 도시하였으며, 도면 번호 "35"를 통해 나타내었다.
이때, 희생막(32)이 제거된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막(35)을 차례로 형성함에 있어서, 터널절연막, 전하트랩막 및 전하차단막(35)은 복수층의 층간절연막(31) 사이의 공간을 완전히 매립하지 않을 정도의 소정 두께로 형성되는 것이 바람직하다. 즉, 복수층의 층간절연막 사이가 어느 정도 오픈될 수 있을 정도 즉, 게이트 전극이 형성될 공간을 확보할 수 있을 정도의 소 정 두께로 터널절연막, 전하트랩막 및 전하차단막(35)을 형성하는 것이 바람직하다. 이를 통해, 층간절연막(31)과 후속 공정에 의해 형성되는 게이트 전극용 도전막(36) 사이에 스페이서를 개재시킬 수 있다.
또한, 제1방향으로 배열되는 채널(34) 간의 영역에는 절연막(33)이 매립되어 있으므로, 터널절연막, 전하트랩막 및 전하차단막(35)은 사각 기둥의 양 측면(도면 부호 '③' 참조)에 한해 형성된다. 즉, 채널(34)의 양 측면에 전하트랩막을 각각 분리하여 형성할 수 있다.
도 3f에 도시된 바와 같이, 터널절연막, 전하트랩막 및 전하차단막(35)이 형성된 결과물의 전체 구조상에 게이트 전극용 도전막(36)을 형성한 후, 평탄화 공정을 수행한다. 이를 통해, 복수층의 층간절연막(31) 사이의 오픈된 영역에 게이트 전극용 도전막(36)이 매립된다.
도 3g에 도시된 바와 같이, 게이트 전극용 도전막(36)이 형성된 결과물 상에, 채널(34) 및 채널(34) 양측의 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 평행하게 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 게이트 전극용 도전막(36)을 식각하여 게이트 전극(36A)을 형성한다.
이어서, 식각된 영역에 절연막(37)을 매립한다. 이로써, 채널(34), 터널절연막, 전하트랩막 및 전하차단막(35), 게이트 전극(36A)으로 이루어지는 메모리 셀(MC)이 형성된다. 이때, 메모리 셀(MC)의 게이트 전극(36A) 측벽에는 터널절연 막, 전하트랩막 및 전하차단막(35)으로 이루어지는 스페이서(SP)가 구비되는데, 스페이서(SP)는 예를 들어, ONO(Oxide-Nitride-Oxide)막으로 이루어질 수 있다.
이를 통해, 채널(34)을 따라 적층된 복수의 메모리 셀(MC)로 이루어지는 복수의 스트링(ST)이 형성된다. 특히, 제1방향으로 배열되는 채널(34) 간의 영역에 매립된 절연막(33)에 의해, 하나의 채널(34)을 공유하는 두 개의 스트링(ST)이 상호 분리된다. 따라서, 채널(34)의 양 측면에 각각 스트링(ST)이 형성되며, 하나의 채널(34)에 대해 두 개의 스트링(ST)을 형성할 수 있다. 즉, 두 개의 스트링(ST1과 ST2)(ST3와 ST4)이 하나의 채널(34)을 공유하게 된다.
이어서, 본 명세서에서는 도시되지 않았으나, 복수층의 층간절연막(31) 및 게이트 전극(36A)을 패터닝하여 각층의 게이트 전극(36A)과 연결되는 금속 배선을 형성한다.
전술한 바와 같은 본 발명에 따르면, 적어도 두개의 스트링(ST)이 하나의 채널(34)을 공유하도록 형성함으로써, 수직채널형 비휘발성 메모리 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.
도 3a 및 도 3g는 본 발명의 제2 실시예에 따른 수직채널형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 희생막 23: 채널
24: 터널절연막, 전하트랩막 및 전하차단막
25: 게이트 전극용 도전막 25A: 게이트 전극
26: 절연막 30: 기판
31: 층간절연막 32: 희생막
33: 절연막 34: 채널
35: 터널절연막, 전하트랩막 및 전하차단막
36: 게이트 전극용 도전막 36A: 게이트 전극
37: 절연막

Claims (24)

  1. 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 복수의 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계;
    상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 측벽을 노출시키는 단계; 및
    상기 노출된 채널의 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 희생막은,
    상기 층간절연막과 식각율이 상이한 물질로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 희생막은,
    질화막 또는 비정질 탄소막으로 이루어지고,
    상기 층간절연막은,
    산화막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 희생막 제거용 트렌치는,
    서로 평행하게 확장되는 복수의 라인형 트렌치인
    수직채널형 비휘발성 메모리 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 희생막 제거용 트렌치는,
    적어도 최하층의 상기 희생막을 노출시킬 수 있는 깊이로 형성되는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 채널은,
    단결정 실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 복수의 희생막이 제거된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성하되, 상기 복수의 층간절연막 사이는 오픈되도록 형성하는 단계; 및
    상기 복수의 층간절연막 사이의 오픈된 영역에 상기 게이트 전극용 도전막을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 게이트 전극용 도전막과 층간절연막 사이에, 스페이서로서, 상기 터널절연막, 전하트랩막 및 전하 차단막을 개재시키는
    수직 채널형 비휘발성 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 스페이서는,
    ONO막으로 이루어지는
    수직 채널형 비휘발성 메모리 소자 제조 방법.
  10. 제 1 항에 있어서,
    상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계 후에,
    메모리 셀이 형성될 영역을 덮으면서 서로 평행하게 확장되는 복수의 라인형 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계
    를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  11. 기판 상에, 복수의 희생막 및 층간절연막을 교대로 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여 상기 기판을 노출시키는 사각 기둥형의 복수의 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치 내에 채널용 막을 매립하여 상기 기판으로부터 돌출되는 복수의 채널을 형성하는 단계;
    상기 복수의 희생막 및 층간절연막을 식각하여, 상기 복수의 채널 사이에 위치하는 희생막 제거용 트렌치를 형성하는 단계;
    상기 희생막 제거용 트렌치에 의해 노출되는 상기 복수의 희생막을 제거하여, 상기 채널의 양측 측벽을 노출시키는 단계;
    상기 노출된 채널의 양측 측벽 상에 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계;
    상기 채널 및 상기 채널 양측의 메모리 셀이 형성될 영역을 덮으면서 서로 평행하게 확장되는 복수의 라인형 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 베리어로 상기 게이트 전극용 도전막을 식각하여 게이트 전극을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 채널용 트렌치 형성 단계는,
    상기 복수의 희생막 및 층간절연막을 식각하여, 제1방향으로 평행하게 확장되는 라인형의 트렌치를 형성하는 단계;
    상기 라인형의 트렌치 내에 절연막을 매립하는 단계;
    상기 절연막이 매립된 결과물의 전체 구조 상에 상기 제1방향과 교차하는 제2방향으로 평행하게 확장되는 복수개의 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각베리어로 상기 매립된 절연막을 식각하여, 상기 복수의 채널용 트렌치를 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자의 채널용 트렌치 제조 방법.
  13. 제 11 항에 있어서,
    상기 희생막은,
    질화막 또는 비정질 탄소막으로 이루어지고,
    상기 절연막은,
    산화막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  14. 제 11 항에 있어서,
    상기 희생막 제거용 트렌치는,
    서로 평행하게 확장되는 복수의 라인형 트렌치인
    수직채널형 비휘발성 메모리 소자 제조 방법.
  15. 제 11 항에 있어서,
    상기 희생막 제거용 트렌치는,
    적어도 최하층의 상기 희생막을 노출시킬 수 있는 깊이로 형성되는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  16. 제 11 항에 있어서,
    상기 채널은,
    단결정 실리콘막으로 이루어지는
    수직채널형 비휘발성 메모리 소자 제조 방법.
  17. 제 11 항에 있어서,
    상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 복수의 희생막이 제거된 결과물의 전면에 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성하되, 상기 복수의 층간절연막 사이는 오픈되도록 형성하는 단계; 및
    상기 복수의 층간절연막 사이의 오픈된 영역에 상기 게이트 전극용 도전막을 형성하는 단계
    를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
  18. 제 11 항에 있어서,
    상기 터널절연막, 전하트랩막, 전하 차단막 및 게이트 전극용 도전막 형성 단계는,
    상기 게이트 전극용 도전막과 층간절연막 사이에, 스페이서로서, 상기 터널절연막, 전하트랩막 및 전하 차단막을 개재시키는
    수직 채널형 비휘발성 메모리 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 스페이서는,
    ONO막으로 이루어지는
    수직 채널형 비휘발성 메모리 소자 제조 방법.
  20. 기판으로부터 수직으로 돌출된 복수의 채널; 및
    상기 채널을 따라 적층된 복수의 메모리 셀을 포함하는 복수의 스트링
    을 포함하되,
    적어도 두개의 상기 스트링이 하나의 상기 채널을 공유하고,
    상기 복수의 메모리 셀은, 상기 채널을 따라 적층된 복수의 게이트 전극, 및 상기 채널과 상기 게이트 전극 사이에 개재되는 터널 절연막, 전하 차단막 및 전하 트랩막을 포함하고,
    상기 복수의 게이트 전극 각각의 사이에는 층간절연막이 개재되어 각 층의 게이트 전극이 서로 분리되는
    수직채널형 비휘발성 메모리 소자.
  21. 제 20 항에 있어서,
    상기 복수의 채널은,
    제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되고,
    상기 제1방향으로 배열되는 채널 간의 영역에는 절연막이 매립된
    수직채널형 비휘발성 메모리 소자.
  22. 제 20 항에 있어서,
    상기 복수의 채널은,
    사각 기둥의 형태를 갖고,
    상기 하나의 채널을 공유하는 두개의 스트링은,
    상기 사각 기둥의 양 측면에 형성되는
    수직채널형 비휘발성 메모리 소자.
  23. 제 20 항에 있어서,
    상기 메모리 셀의 게이트 전극의 상기 기판과 평행한 상면 및 하면에 형성된 스페이서를 더 포함하는
    수직채널형 비휘발성 메모리 소자.
  24. 제 23 항에 있어서,
    상기 스페이서는,
    ONO막으로 이루어지는
    수직채널형 비휘발성 메모리 소자.
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