KR101096579B1 - 전력용 반도체 소자 및 그의 제조 방법 - Google Patents
전력용 반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR101096579B1 KR101096579B1 KR1020090028006A KR20090028006A KR101096579B1 KR 101096579 B1 KR101096579 B1 KR 101096579B1 KR 1020090028006 A KR1020090028006 A KR 1020090028006A KR 20090028006 A KR20090028006 A KR 20090028006A KR 101096579 B1 KR101096579 B1 KR 101096579B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- semiconductor substrate
- high concentration
- conductivity type
- concentration impurity
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 94
- 239000010410 layer Substances 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 11
- 239000002019 doping agent Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 불순물 영역의 형성시 마스크 공정을 줄여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법에 관한 것으로, 에지 터미네이션 영역과 액티브 영역이 정의되며, 상기 액티브 영역의 표면부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디가 형성된 반도체 기판; 상기 반도체 기판 내에 바디를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치; 상기 트렌치 측벽 및 저면에 형성된 게이트 산화막; 상기 트렌치의 상부 측표면을 제외한 하측에 트렌치 내에 상기 게이트 산화막 상에 형성된 게이트 폴리; 상기 반도체 기판 상에 콘택홀을 정의하며, 상기 게이트 폴리를 포함한 그 주변의 상기 트렌치 상부 측상에 형성된 층간 절연막; 상기 콘택홀 사이의 층간 절연막 하부의 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층; 상기 콘택홀 상에 상기 게이트 폴리와 연결된 게이트 전극과 상기 바디와 연결된 소오스 (또는 에미터) 전극; 및 상기 반도체 기판 배면에 형성된 드레인 (또는 컬렉터) 전극을 포함하여 이루어진 것을 특징으로 한다.
반도체 소자, 트렌치 게이트, T형 트렌치, 이온주입, 마스크, 리세스 에치
Description
본 발명은 반도체 소자에 관한 것으로 특히, 전력용 반도체 소자에 있어서 불순물 영역의 형성시 마스크 공정을 줄여 공정을 단순화함과 함께 공정 비용을 감소시키고 또한 공정 단순화로 인하여 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 전력용 반도체 소자는 스위칭 모드 파워 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동 회로 등에 사용되는 것이다.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 항복 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
즉, 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉, 높은 항복 전압 특성이 기본적으로 요구된다.
또한, 이와 같은 전력용 반도체 소자는 특히, 매우 큰 전류를 흐르게 하면서 도통 상태에서의 전력 손실을 적게 하기 위해 낮은 온 저항(on-resistance) 또는 낮은 포화 전압(saturation voltage) 특성이 요구된다.
따라서, 단위 면적당 액티브 셀의 집적도를 높게 하여 큰 전류가 흐를 수 있도록 액티브 셀의 크기를 작게하는 것이 효과적이다. 이러한 요구에 따라, MOS 게이트 구조를 갖는 고전압 MOSFET(Metal Oxide Smiconductor Field Effect Transistor) 또는 IGBT(Insulated Gate bipolar Transistor)의 경우 플래너형(planar type)에 비하여 집적도 면에서 효과적인 트렌치 게이트 (trench gate) 구조를 갖는 액티브 셀이 적용되고 있다.
도 1a 및 도 1b는 게이트 구조를 갖는 일반적인 전력용 반도체 소자의 두가지 형태를 나타낸 단면도이다.
즉, 도 1a은 플래너형의 전력용 반도체 소자를 나타낸 단면도이고, 도 1b는 트렌치 게이트형의 전력용 반도체 소자를 나타낸 단면도이다.
도 1a와 같이, 일반적인 플래너형 전력용 반도체 소자는 게이트 전극이 평면적으로 형성되는 것으로, 게이트 전극(30)과 소오스 전극(35)이 기판(10)의 동일 평면에 형성되며, 드레인 전극(40)이 기판(10)의 배면에 형성되어 있다.
여기서, 상기 기판(10)은 n형 기판으로 상기 소오스 전극(35)과 그 양측의 게이트 전극(30)과 일부 오버랩되어 상기 기판(10) 내에 p형으로 도전된 바디(body)(15)가 형성되어 있다.
그리고, 상기 게이트 전극(30)의 하부에 상기 기판(10)이 접하는 계면에는 게이트 절연막(20)이 더 형성되어 있다.
또한, 상기 소오스 전극(35)의 가장자리의 하부의 상기 바디(15)에는 n+형으로 도전된 소오스 영역(25)이 형성되어 있다.
이러한 상기 플래너형 전력용 반도체 소자의 경우, 불순물 영역 중 각각 바디(15), 소오스 영역(25)들을 형성하기 위해 마스크 공정이 요구되며, 또한, 동일 평면에 형성되는 게이트 전극(30)과 소오스 전극(35)에 의해 집적도를 높이는데 있어 어려운 문제가 있었다.
도 1b는 플래너형의 구조에 대해 집적도를 높인 일반적인 트렌치 게이트형의 전력용 반도체 소자에 관한 것으로, 게이트 전극(67)이 기판(50)의 표면에 소정깊이로 형성된 트렌치내에 형성되고, 소오스 전극(75)이 기판(50) 상에 형성되며, 드레인 전극(77)이 기판(50)의 배면에 형성된 구조이다.
이러한 트렌치 게이트형의 전력용 반도체 소자는 상기 기판(50)은 n형 기판이며, 그 상부에 P형 바디(60)가 형성되어 있으며, 상기 P형 바디(60)를 지나 상기 기판(50)의 일정 깊이까지 수직 방향의 트렌치(trench)가 형성되어, 상기 트렌치 내부에 폴리 실리콘으로 이루어진 게이트 전극(67)이 형성된다. 이 경우, 상기 트렌치 내부 측벽에는 상기 게이트 전극(67)을 감싸는 형태로 게이트 절연막 (65) 이 형성되어 있다.
그리고, 상기 P형 바디(60) 표면에 상기 소오스 전극(75)의 가장자리 하측에는 n+ 형 영역(70)이 형성되며, 상기 n+형 영역(70)들 사이에는 p+형 영역(73)이 더 포함되어 있다. .
이와 같이, 상대적으로 플래너형의 전력용 반도체 소자에 비해 트렌치 게이트형의 전력용 반도체 소자는, 기판에 게이트가 형성될 부분을 소정의 깊이만큼 선택적으로 식각하여 트렌치를 형성한 후, 전면에 게이트 절연막을 형성하고, 폴리 실리콘 또는 금속을 이용하여 수직 방향의 게이트 전극을 형성함으로써, 플래너형 게이트 구조에 비하여 트렌치형 게이트 구조는 단위 면적당 셀의 집적도를 현저히 높일 수 있고, 이의 결과로 도통 상태에서의 전력 손실도 매우 작은 장점을 갖고 있다.
그러나, 상기 트렌치 게이트 구조의 전력 반도체 소자는 트렌치 식각을 위한 별도의 포토 마스크 공정이 필요하고, 도통시 높은 전류 밀도에서 안정적인 동작을 유도하도록 액티브 셀 내에 n+형과 p+형의 고농도 불순물 영역을 각각 별개의 마스크를 사용하여 형성하여야 하므로, 이로 인해 마스크 수가 늘어나고, 전체 제조 공정이 늘어나며, 그에 따라 전체적으로 제조 비용이 증가하는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위해 안출한 것으로 전력용 반도체 소자에 있어서 불순물 영역의 형성시 마스크 공정을 생략하여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체 소자는 에지 터미네이션 영역과 액티브 영역이 정의되며, 상기 액티브 영역의 표면부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디가 형성된 반도체 기판; 상기 반도체 기판 내에 바디를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치; 상기 트렌치 측벽 및 저면에 형성된 게이트 산화막; 상기 트렌치의 상부 측표면을 제외한 하측에 트렌치 내에 상기 게이트 산화막 상에 형성된 게이트 폴리; 상기 반도체 기판 상에 콘택홀을 정의하며, 상기 게이트 폴리를 포함한 그 주변의 상기 트렌치 상부 측상에 형성된 층간 절연막; 상기 콘택홀 사이의 층간 절연막 하부의 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층; 상기 콘택홀 상에 상기 게이트 폴리와 연결된 게이트 전극과 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층과 연결된 소오스 전극; 및 상기 반도체 기판 배면에 형성된 드레인 전극을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체 소 자의 제조방법은 에지 터미네이션 영역과 액티브 영역이 정의된 반도체 기판의 액티브 영역에 제 1 도전형 불순물 이온을 주입하여 바디를 형성하는 단계; 상기 반도체 기판 상에, 상기 액티브 영역내 일부분을 노출하는 제 1 하드 마스크를 형성한후, 이를 이용하여 상기 반도체 기판을 일정 깊이로 식각하여 일차 트렌치를 형성하는 단계; 상기 제 1 하드 마스크를 등방성 식각하여 상기 일차 트렌치의 측부의 반도체 기판 상부 표면이 노출되도록 상기 제 2 하드 마스크를 형성하는 단계; 상기 제 2 하드 마스크를 이용하여 상기 일차 트렌치 양측의 반도체 기판의 노출된 부분을 식각하여, "T" 자형으로 트렌치를 형성하는 단계; 상기 트렌치를 포함한 상기 반도체 기판 상에 게이트 절연막을 전면 형성하고, 상기 트렌치의 게이트 절연막 내에 게이트 폴리를 형성하는 단계; 상기 반도체 기판 전면에 제 2 도전형 고농도 불순물 이온을 주입하여 제 2 도전형 고농도 불순물층을 형성하는 단계; 상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 트렌치와 이격한 측부의 상기 바디의 막질이 노출되도록, 상기 층간 절연막, 상기 제 2 도전형 고농도 불순물층 및 상기 바디를 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하며 상기 반도체 기판 상에 금속층을 형성한 후, 이를 선택적으로 제거하여 상기 게이트 폴리와 연결된 게이트 전극과 상기 바디와 연결된 소오스 전극을 형성하는 단계; 및 상기 반도체 기판 배면에 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같은 본 발명의 마스크 공정을 줄여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명의 전력용 반도체 소자의 제조 방법에 있어서, 소오스 영역을 정의하기 위해 형성된 고농도 불순물층을 형성하는데 마스크 공정을 요구하지 않고 전면 도포한 후, 콘택홀 형성시 소오스 영역을 소자별로 구분한다. 이에 따라 종래 이온 주입 공정에 있어서, 고농도 불순물 영역 형성시 요구되는 마스크 공정을 생략할 수 있고, 특히, p형과 n형 모두 전면 이온 주입이후 트렌치 및 콘택홀 형성을 위한 식각 공정으로 최종 반도체 소자에서의 영역 정의가 가능하여 도핑 공정에서 마스크가 요구치 않아 마스크 수를 줄임으로써, 포토 공정 단계와 비용을 줄일 수 있으며, 더불어 수율 향상을 기대할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 전력용 반도체 소자 및 그 제조 방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 전력용 반도체 소자를 나타낸 단면도이다.
본 발명에 의한 전력용 반도체 소자는 도 2에 도시한 바와 같이, 에지 터미네이션 영역과 액티브 영역(도면상에서는 액티브 영역만 도시)이 정의되며, 상기 액티브 영역의 표면으로부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디(120a)가 형성된 반도체 기판(110a)과, 상기 반도체 기판(110a) 내에 바디(120a)를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치(160)와, 상기 트렌치(160)를 포함한 반도체 기판(110a)의 전면에 형성된 게이트 산화막(170a)과, 상기 트렌치(160)의 상부 측표면을 제외한 하측에 수직 방향의 트렌치(160) 내에 상기 게이트 산화막(170a) 상에 형성된 게이트 폴리(180)와, 상기 반도체 기판(110a) 상에 콘택홀을 정의하며, 상기 게이트 폴리(180)를 포함한 그 주변의 상기 트렌치(160) 상부 측상에 형성된 층간 절연막(200a)과, 상기 콘택홀 사이의 층간 절연막(200a) 하부의 상기 반도체 기판(110a) 표면에 형성된 제 2 고농도 불순물층(190a)과, 상기 콘택홀 상에 상기 게이트 폴리(180)와 연결된 게이트 전극(미도시)과 상기 콘택홀을 통해 바디(120a)와 연결된 소오스 전극(220) 및 상기 반도체 기판(110a) 배면에 형성된 드레인 전극(230)을 포함하여 이루어진다.
여기서, 상기 반도체 기판(110a)은 제 2 도전형으로, 상기 바디(120a)가 형성되지 않은 부위는 제 2 도전형으로 남아있다.
또한, 상기 트렌치(160)는 상기 바디(120a)의 두께를 지나 그 하부에 상기 반도체 기판(110a)의 일부 깊이까지 식각되어 형성되며, 상부면에서 바깥쪽으로 벌어진 형상으로 라운드된 측면을 가지며 "T"자형의 형상으로 형성된다.
그리고, 상기 트렌치(160) 중 라운드되지 않은 표면까지 상기 게이트 폴리(180)가 형성된다.
또한, 상기 층간 절연막(200a)과, 상기 제 2 도전형 고농도 불순물층 (190a)은 동일 마스크로 식각되는 것으로, 동일한 폭을 갖는다. 이들은 상기 트렌치(160)를 포함하여 상기 반도체 기판(100)의 액티브 영역의 일부에 남아있다.
또한, 상기 콘택홀 부위의 상기 반도체 기판(110a)은, 상기 콘택홀을 형성하는 단계에서, 상기 바디(120a)의 내부 막질이 노출되도록 일정 깊이 제거되어 상기 트렌치(160) 상부 표면보다 낮은 높이로 형성되며, 상기 콘택홀 부위의 상기 반도체 기판(110a)의 표면 바디(120a)는 일정 깊이로 확산되어 형성된 제 1 도전형의 고농도 불순물 확산층(210)을 더 포함할 수 있다.
또한, 제 1 도전형의 고농도 불순물층(130c)은 상기 제 2 도전형의 고농도 불순물층(190a)의 형성 전, 상기 바디(120a) 형성 후 혹은 게이트 폴리(180)의 형성 전후에 더 형성 가능하며, 이 경우, 상기 제 2 도전형 고농도 불순물층 (190a)보다 더 깊은 깊이로 형성된다.
이 때, 상기 제 1 도전형의 고농도 불순물 확산층(210)은 상대적으로 상기 제 1 도전형의 고농도 불순물층(130c)에 비해 더 깊은 깊이로 확산된 것으로 그 이유는 콘택홀 형성 후 추가적인 제 1 도전형의 고농도 불순물 이온 주입이 진행되었기 때문이다. 상기 제 1 도전형의 고농도 불순물 확산층(210)은 선택적인 것으로, 생략 가능하다.
상기 제 1 도전형의 고농도 불순물 확산층(210)의 형성되지 않은 경우에도 상기 제 1 도전형의 고농도 불순물층(130c)은 상기 콘택홀에서 노출된 상기 반도체 기판(110a) 상에 부분적으로 남아있는 것으로, 이 부위가 상기 콘택홀을 통해 소오스 전극(220)과 상기 바디(120a) 표면을 콘택시키며 또한, 상기 트렌치(160) 상을 노출한 콘택홀을 통해 게이트 폴리(180)와 게이트 전극(미도시)을 콘택시킨다.
이어, 본 발명에 의한 전력용 반도체 소자의 제조 방법을 설명하면 다음과 같다.
이하의 설명에서는 제 1 도전형을 p형으로, 제 2 도전형을 n형으로 설정한 것으로, 경우에 따라 그 반대의 도전형을 적용하여 전력용 반도체 소자를 형성할 수 있다. 그리고, 이하에서 도시된 공정 단면도들에서는 소자가 형성되는 액티브 셀 영역을 도시한 것이다.
도 3a 내지 도 3k는 본 발명에 의한 전력용 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, n형의 반도체 기판(110) 상에 제 1 도전형 불순물(p형)을 이온 주입하고 확산 공정을 진행하여, 제 1 도전형의 바디(120)를 형성한다.
이어, 상기 제 1 도전형의 바디(120) 상에 고농도의 제 1 도전형 불순물(p++)을 이온 주입하여, 제 1 도전형 고농도 불순물층(130)을 형성한다. 경우에 따라, 제 1 도전형 고농도 불순물층(130)의 공정을 생략하고, 이후에 형성하는 트렌치 내의 게이트 폴리 형성 후에도 형성할 수 있다. 이는 선택적이다.
여기서, 상기 제 1 도전형 고농도 불순물층(130) 형성시, 예를 들어, 붕소(B)를 60~150keV에서 도즈 3~10E 14/cm2 로 하여 이온 주입하여 형성한다. 상기 제 1 도전형 고농도 불순물층(130)을 형성한 이유는, 이는 이후에 형성된 금속배선과의 콘택 저항을 개선함과 아울러 높은 언클램프드 유도 스위칭(UIS: Unclamped Inductive Switching) 특성 및 쇼오트 서킷 특성 (short circuit capability) 을 개선하기 위해서이다.
이어, 상기 제 1 도전형 고농도 불순물층(130) 상에 산화막을 전면 증착한 후, 상기 산화막을 트렌치의 영역에 상당한 영역을 선택적으로 제거(도면의 중앙 부분 상당)하여 제 1 하드 마스크(140)를 형성한다. 여기서, 상기 제 1 하드 마스크(140)는 이하에서 트렌치 식각용 하드 마스크로서 기능한다.
상기 제 1 하드 마스크(140)를 이용하여 상기 제 1 도전형 고농도 불순물층(130), 바디(120) 및 상기 n형의 반도체 기판(110)의 일부를 깊이 방향으로 제거하여, 도 3b에 도시한 바와 같이, 트렌치(150)를 형성한다. 이와 같은 트렌치(150) 형성을 위한 식각 공정에 의해 상기 제 1 도전형 고농도 불순물층(130a) 및 바디(120a)는 자신의 두께만큼 각각 제거되고, 상기 n형의 반도체 기판(110a)의 일부 두께 제거된다.
도 3c에 도시한 바와 같이, T형 트렌치 형성을 위하여 트렌치 측부 형상을 조절하도록, 상기 제 1 하드 마스크(140)를 마스크 공정 없이 부분 등방성 식각하여 제 2 하드 마스크(140a)를 형성한다. 이 때, 상기 트렌치(150)의 측부에 상당한 상기 제 1 도전형 고농도 불순물층(130a)이 부분적으로 노출된다. 이 경우, 상기 제 2 하드 마스크(140a)는 전체적으로 일정 두께 제거되고, 상기 트렌치(150)의 측부에 인접하여 라운드된 형상을 갖고 상기 제 1 도전형 고농도 불순물층(130a)이 부분적으로 노출된다.
이 경우, 상기 제 2 하드 마스크(140a) 형성시, 산화막과 같은 절연막을 상기 반도체 기판(110a) 상에 추가 도포하고 이를 선택적으로 제거하여 상기 트렌치의 측부가 노출되도록 하여 제 2 하드 마스크(140a)를 형성할 수도 있다. 그러나 공정의 증가를 방지하도록, 등방성 식각만으로 상기 제 1 하드 마스크(140)에서 상 기 제 2 하드 마스크(140a)를 형성하는 것이 바람직하다.
상기 제 2 하드 마스크(140a)를 이용하여 상기 제 1 도전형 고농도 불순물층(130a)을 다시 등방성으로 식각하여, 도 3d에 도시한 바와 같이, T형 트렌치(160)를 완성한다. 이러한 식각 공정을 거쳐 남아있는 상기 T형 트렌치(160)에 인접한 상기 제 1 도전형 고농도 불순물층(130b) 은 그 측부 프로파일이 라운드 형상으로 조절된다.
이어, 남아있는 상기 제 2 하드 마스크(140a)를 제거한다.
도 3e에 도시한 바와 같이, 상기 T형 트렌치(160)를 포함한 상기 반도체 기판(110a)의 전면, 구체적으로는 상기 T형 트렌치(160) 내부와 상기 제 1 도전형 고농도 불순물층(130b) 상에 열산화 공정을 통해 손상된 층을 제거한 후 소정의 두께만큼 게이트 산화막(170)을 형성한다. 이 경우, 상기 게이트 산화막(170)의 형성은 900~1200℃의 고온에서 진행되기에, 상기 제 1 도전형 고농도 불순물층(130b) 은 그 내부의 불순물이 반도체 기판(110a)의 하측으로 확산하여 상기 바디(120a)쪽으로 더 확산성장한다.
도 3f에 도시한 바와 같이, 상기 T형 트렌치(160) 내부를 포함한 반도체 기판(110a) 상에 폴리 실리콘을 증착하고, 상기 T형 트렌치(160)내에만 남도록 상기 폴리 실리콘의 전면에 이방성 식각하여 게이트 폴리(180)를 형성한다. 이에 따라, 상기 게이트 폴리(180)는 선택적으로 T형 트렌치(160) 양측의 라운드 부위를 제외한 수직방향의 하측의 T형 트렌치(160)에만 형성된다.
한편, 도 3a의 단계에서, 상기 제 1 도전형 고농도 불순물층(130)을 형성하 지 않은 경우에는, 상기 게이트 폴리(180) 형성 후, 상기 반도체 기판(110a) 상에 전면 제 1 도전형의 고농도 불순물 이온을 주입하여 형성할 수 있다. 이 경우, 일차적으로 상기 반도체 기판(110a)의 상기 바디(120a)의 표면에는 게이트 산화막(170)이 형성되어 있는 관계로, 상기 게이트 산화막(170) 내로 제 1 도전형의 고농도 불순물이 소정 깊이로 침투가 잘 되도록 수직 방향으로 예를 들어, 붕소(B)를 60~150keV 에서 도즈 3~10E 14/cm2로 하여 이온 주입하여 형성한다.
도 3g에 도시한 바와 같이, 상기 반도체 기판(110a) 전면에 마스크 없이 제 2 도전형 고농도 불순물(N+)을 이온 주입하여 상기 T자 트렌치(160) 측부 상부를 포함한 상기 제 1 도전형 고농도 불순물층(130b) 상부 표면에 제 2 도전형 고농도 불순물층(190)을 형성한다. 이 경우, 상기 제 2 도전형 고농도 불순물은 이온 주입 에너지 60~150 keV 에서 도즈 1~10E 15/cm2 의 조건으로 하여 P 또는 As를 수직하게 이온주입한다. 이 경우, 상기 제 2 도전형 고농도 불순물층(190)은 상대적으로 상기 제 1 도전형 고농도 불순물층(130b)보다는 얕게 형성한다.
도 3h에 도시한 바와 같이, 상기 T자 트렌치(160) 내에 형성된 게이트 폴리(180)와 제 2 도전형 고농도 불순물층(190)을 포함한 반도체 기판(110a) 전면에 층간 절연막(200)을 증착한다.
도 3i에 도시한 바와 같이, 상기 T형 트렌치(160)와 이격하여 측부에 대응되는 영역의 상기 층간 절연막(200) 및 상기 제 2 도전형 고농도 불순물층(190) 및 제 1 도전형 고농도 불순물층(130b)의 두께 일부를 선택적으로 제거하도록 딤플 에 치(dimple etch)를 진행하여, 이후에 형성될 각 전극과 콘택홀(205)을 형성한다. 이 때, 상기 제 2 도전형 고농도 불순물층(190)이 각 소자별로 상기 콘택홀(205)에 의해 분리된다. 여기서, 도시된 도면에서는 상기 소오스 전극 형성 부위만 노출된 것으로 도시되었는데, 도시되지 않은 상기 반도체 기판(110a) 상의 소정 부위에서 상기 게이트 폴리(180)의 일부도 노출되도록 하여 상부에 형성될 게이트 금속 배선과의 콘택 영역을 정의하도록 한다.
이러한 딤플 에치는, 상기 바디(120a)의 막질이 노출되도록, 상기 제 1 도전형 고농도 불순물층(130b)의 두께를 표면으로부터 소정두께만큼 제거한다.
이와 같은 공정에 의해 상기 T자 트렌치(160)와 이격한 측부의 반도체 기판(110a)의 표면 상에는 제 1 도전형 고농도 불순물층(130c)이 일부 두께 남아있고, 상기 콘택홀(205)을 제외한 부위에 게이트 산화막(170a)과, 제 2 도전형 고농도 불순물층(190a) 및 층간 절연막(200a)이 남아있다.
도 3j에 도시한 바와 같이, 상기 층간 절연막(200a)을 마스크로 하여 노출된 콘택홀(205)들에 제 1 도전형 고농도 불순물층(130c)에 제 1 도전형의 고농도 불순물을 이온 주입한다. 이 경우, 상기 바디(120a)측으로 상기 콘택홀(205)들에서 상기 제 1 도전형 고농도 불순물층이 확산 성장하여 제 1 도전형 고농도 불순물 확산층(210)이 더 형성된다. 이 공정은 선택적으로 진행하며, 공정상에서 생략될 수 있다.
도 3k에 도시한 바와 같이, 상기 콘택홀(205)을 포함한 상기 반도체 기판(110a) 상부에 금속막을 증착하고, 상기 금속막을 선택적으로 식각하여, 상기 T 자 트렌치(160) 내에 형성된 게이트 폴리(180)와 전기적으로 연결된 게이트 전극(미도시) 및 상기 바디(120a) 상의 제 1 도전형 고농도 불순물 확산층(210)과 전기적으로 연결된 소오스 (또는 emitter) 전극(220)을 형성한다.
이어, 상기 반도체 기판(110a)의 배면을 소정의 두께로 연마(grinding)한 후 배면에 제 1 도전형 고농도 불순물 또는 제 2 도전형 고농도 불순물을 주입하거나 또는 상기 제 1, 제 2 도전형 고농도 불순물 주입을 별도의 마스크 공정을 이용하여 선택적으로 함께 실시한 후, 그 표면에 금속막을 입혀 드레인 (또는 컬렉터, 애노드) 전극(230)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 종래의 전력용 반도체 소자의 두가지 형태를 나타낸 단면도
도 2는 본 발명의 전력용 반도체 소자를 나타낸 단면도
도 3a 내지 도 3k는 본 발명의 전력용 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요 부분을 나타낸 부호의 설명
110, 110a: 반도체 기판 120, 120a: 바디
130, 130a, 130b, 130c : 제 1 도전형 고농도 불순물층
140, 140a : 하드 마스크 150 : 일차 트렌치
160 : "T"형 트렌치 170 : 게이트 산화막
180 : 게이트 전극
190, 190a : 제 2 도전형 고농도 불순물층
200, 200a : 층간 절연막
210 : 제 1 도전형 고농도 불순물 확산층
220 : 소오스 전극 230 : 드레인 전극
Claims (16)
- 에지 터미네이션 영역과 액티브 영역이 정의되며, 상기 액티브 영역의 표면부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디가 형성된 반도체 기판;상기 반도체 기판 내에 바디를 수직 방향으로 관통하며, 상부 측표면에서 라운드형으로 벌어진 'T'자형으로 형성된 트렌치;상기 트렌치의 상부 측표면과, 측벽 및 저면에 형성된 게이트 산화막;상기 트렌치의 상부 측표면을 제외한 하측에 트렌치 내부의 상기 게이트 산화막 상에 형성된 게이트 폴리;상기 반도체 기판 상에 콘택홀을 정의하며, 상기 게이트 폴리를 포함한 그 주변의 상기 트렌치 상부 측표면상에 형성된 층간 절연막;상기 트렌치의 상부 측표면에 대응되는 상기 게이트 산화막 하부에만 정의된 제 2 도전형 고농도 불순물층;상기 제 2 도전형 고농도 불순물층 하부에 형성된 제 1 도전형 고농도 불순물층;상기 콘택홀 상에 상기 게이트 폴리와 연결된 게이트 전극;상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층과 사이드 콘택되고, 상기 바디와 연결된 소오스 전극; 및상기 반도체 기판 배면에 형성된 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 소자.
- 제 1 항에 있어서,상기 콘택홀 부위의 상기 반도체 기판은, 상기 바디의 내부 막질이 노출되도록 일정 깊이 제거되어 상기 트렌치 상부측 표면보다 낮은 높이로 형성된 것을 특징으로 하는 전력용 반도체 소자.
- 삭제
- 삭제
- 에지 터미네이션 영역과 액티브 영역이 정의된 반도체 기판의 액티브 영역에 제 1 도전형 불순물 이온을 주입하여 바디를 형성하는 단계;상기 반도체 기판 상에, 상기 액티브 영역내 일부분을 노출하는 제 1 하드 마스크를 형성한 후, 이를 이용하여 상기 반도체 기판을 일정 깊이로 식각하여 일차 트렌치를 형성하는 단계;상기 제 1 하드 마스크를 식각하여 상기 일차 트렌치의 측부의 반도체 기판 상부 표면이 노출되도록 상기 제 2 하드 마스크를 형성하는 단계;상기 제 2 하드 마스크를 이용하여 상기 일차 트렌치 양측의 반도체 기판의 노출된 부분을 식각하여, 상부 측표면에서 라운드형으로 벌어진 "T" 자형으로 트렌치를 형성하는 단계;상기 트렌치를 포함한 상기 반도체 기판 상에 게이트 산화막을 전면 형성하고, 상기 "T"자형 트렌치 형성 후 벌어진 트렌치의 상부 측부를 제외한 하측으로 상기 게이트 산화막 상에 게이트 폴리를 형성하는 단계;상기 반도체 기판 전면에 제 2 도전형 고농도 불순물 이온을 주입하여 상기 "T"자형 트렌치의 상부 측부의 상기 게이트 산화막 바로 하측에 제 2 도전형 고농도 불순물층을 형성하는 단계;상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 트렌치와 이격한 측부의 상기 바디의 막질이 노출되도록, 상기 층간 절연막, 상기 제 2 도전형 고농도 불순물층 및 상기 바디를 선택적으로 제거하도록 딤플 식각을 적용하여, 콘택홀을 형성하는 단계;상기 콘택홀을 매립하며 상기 반도체 기판 상에 금속층을 형성한 후, 이를 선택적으로 제거하여 상기 게이트 폴리와 연결된 게이트 전극과 상기 바디와 연결되고 상기 제 2 도전형 고농도 불순물층과 사이드 콘택된 소오스 전극을 형성하는 단계; 및상기 반도체 기판 배면에 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 삭제
- 제 5 항에 있어서,상기 바디 상에, 제 1 도전형의 고농도 불순물 이온을 주입하여, 제 1 도전형 고농도 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 도전형 고농도 불순물층을 형성하는 단계는, 상기 바디를 형성한 직후에 형성하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 1 도전형 고농도 불순물층을 형성하는 단계는, 상기 게이트 폴리를 형성한 직후에 형성하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 "T"형으로 트렌치를 형성하는 단계는,상기 일차 트렌치 형성 후, 절연막을 상기 반도체 기판 상에 추가 도포하고 이를 선택적으로 제거하여 상기 일차 트렌치의 측부가 노출되도록 하여 상기 제 2 하드 마스크를 형성하는 공정을 더 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 "T형으로 트렌치를 형성한 후, 상기 제 1 도전형 고농도 불순물층을 상기 반도체 기판에 형성하는 것을 더 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 11 항에 있어서,상기 제 1 도전형 고농도 불순물층의 깊이가 상기 제 2 도전형 고농도 불순물층의 깊이보다 더 깊게 확산되게 형성하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 콘택홀을 형성하는 단계는, 상기 반도체 기판내의 상기 바디 표면을 일정 깊이만큼 동시에 식각이 진행되도록 상기 딤플 식각을 적용하여, 상기 제 2 도전형 고농도 불순물층이 영역별로 분리되도록 하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 콘택홀의 형성 후, 상기 콘택홀에 제 1 도전형 고농도 불순물 이온을 주입하여 상기 콘택홀 하부의 상기 바디 표면 하측으로 제 1 도전형 고농도 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 소오스 전극 및 게이트 전극의 형성 후, 상기 드레인 전극 형성 전에,상기 반도체 기판의 배면을 소정 두께로 가공 연마하는 단계; 및상기 반도체 기판의 배면에 고농도 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 고농도 불순물 이온을 주입하는 단계는, 상기 제 1 도전형 고농도 불순물 이온 또는 제 2 도전형 고농도 불순물 이온을 주입하거나, 상기 제 1, 제 2 도전형 고농도 불순물 이온을 모두 주입하여 이루어지는 것을 특징으로 하는 전력용 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090028006A KR101096579B1 (ko) | 2009-04-01 | 2009-04-01 | 전력용 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090028006A KR101096579B1 (ko) | 2009-04-01 | 2009-04-01 | 전력용 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100109648A KR20100109648A (ko) | 2010-10-11 |
| KR101096579B1 true KR101096579B1 (ko) | 2011-12-21 |
Family
ID=43130571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090028006A KR101096579B1 (ko) | 2009-04-01 | 2009-04-01 | 전력용 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101096579B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101744296B1 (ko) * | 2015-10-07 | 2017-06-08 | (주) 트리노테크놀로지 | 수평형 초접합 전력 반도체 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368220A (ja) * | 2001-06-04 | 2002-12-20 | Hitachi Ltd | 半導体装置及びこれを用いた電源システム |
-
2009
- 2009-04-01 KR KR1020090028006A patent/KR101096579B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368220A (ja) * | 2001-06-04 | 2002-12-20 | Hitachi Ltd | 半導体装置及びこれを用いた電源システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101744296B1 (ko) * | 2015-10-07 | 2017-06-08 | (주) 트리노테크놀로지 | 수평형 초접합 전력 반도체 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100109648A (ko) | 2010-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10763351B2 (en) | Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode | |
| TWI443826B (zh) | 具有整合蕭特基二極體（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）之高密度溝槽場效電晶體及其製造方法 | |
| JP6881463B2 (ja) | Ｒｃ−ｉｇｂｔおよびその製造方法 | |
| JP3954493B2 (ja) | パワーｍｏｓｆｅｔ及び自己整合本体注入工程を用いたパワーｍｏｓｆｅｔの製造方法。 | |
| TWI518803B (zh) | 用於負載開關和直流－直流器件的高密度ｍｏｓｆｅｔ的器件結構及其制備方法 | |
| US7989887B2 (en) | Trench MOSFET with trenched floating gates as termination | |
| JP4456013B2 (ja) | 半導体装置 | |
| JP2019021931A (ja) | 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ | |
| US8471331B2 (en) | Method of making an insulated gate semiconductor device with source-substrate connection and structure | |
| JPH08181313A (ja) | 横型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| TWI404205B (zh) | 絕緣閘雙極電晶體與快速逆向恢復時間整流器之整合結構及其製作方法 | |
| US20190245070A1 (en) | Igbt devices with 3d backside structures for field stop and reverse conduction | |
| TW202006956A (zh) | 具有整合的偽肖特基二極體於源極接觸溝槽之功率金屬氧化物半導體場效電晶體 | |
| JP2013058575A (ja) | 半導体装置及びその製造方法 | |
| US20160149029A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| CN112117332A (zh) | Ldmos器件及工艺方法 | |
| JP2020107703A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| CN116759454A (zh) | 一种碳化硅沟槽mosfet及其制备方法、芯片 | |
| CN116387154A (zh) | 一种载流子存储沟槽型双极晶体管结构及其制造方法 | |
| CN115528115A (zh) | 一种ldmos功率器件及其制备方法 | |
| KR101096579B1 (ko) | 전력용 반도체 소자 및 그의 제조 방법 | |
| CN104916686A (zh) | 一种vdmos器件及其制造方法 | |
| CN116313787A (zh) | 带有超结结构的绝缘栅双极型晶体管及其制备方法 | |
| KR20100074503A (ko) | 트렌치 게이트형 모스트랜지스터의 제조방법 | |
| US8421149B2 (en) | Trench power MOSFET structure with high switching speed and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20141126 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20151008 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20171207 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20181204 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20191204 Year of fee payment: 9 |