KR101096579B1 - Power Semiconductor Device and Method for Manufacturing the Same - Google Patents
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Abstract
본 발명은 불순물 영역의 형성시 마스크 공정을 줄여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법에 관한 것으로, 에지 터미네이션 영역과 액티브 영역이 정의되며, 상기 액티브 영역의 표면부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디가 형성된 반도체 기판; 상기 반도체 기판 내에 바디를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치; 상기 트렌치 측벽 및 저면에 형성된 게이트 산화막; 상기 트렌치의 상부 측표면을 제외한 하측에 트렌치 내에 상기 게이트 산화막 상에 형성된 게이트 폴리; 상기 반도체 기판 상에 콘택홀을 정의하며, 상기 게이트 폴리를 포함한 그 주변의 상기 트렌치 상부 측상에 형성된 층간 절연막; 상기 콘택홀 사이의 층간 절연막 하부의 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층; 상기 콘택홀 상에 상기 게이트 폴리와 연결된 게이트 전극과 상기 바디와 연결된 소오스 (또는 에미터) 전극; 및 상기 반도체 기판 배면에 형성된 드레인 (또는 컬렉터) 전극을 포함하여 이루어진 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power semiconductor device and a method of manufacturing the same, which reduce the mask process at the time of forming the impurity region, simplify the process, reduce the cost, and improve the yield. A semiconductor substrate having a body in which impurities of a first conductivity type are implanted from a surface of an active region to a predetermined depth; A trench which penetrates the body in the vertical direction in the semiconductor substrate and is formed at an upper side surface to have a 'T' shape; A gate oxide layer formed on the sidewalls and the bottom of the trench; A gate poly formed on the gate oxide film in the trench below the upper side surface of the trench; An interlayer insulating layer defining a contact hole on the semiconductor substrate and formed on the upper side of the trench including the gate poly; A second conductivity type high concentration impurity layer defined on a surface of the semiconductor substrate under the interlayer insulating layer between the contact holes; A gate electrode connected to the gate poly and a source (or emitter) electrode connected to the body on the contact hole; And a drain (or collector) electrode formed on the back surface of the semiconductor substrate.
반도체 소자, 트렌치 게이트, T형 트렌치, 이온주입, 마스크, 리세스 에치 Semiconductor element, trench gate, T-type trench, ion implantation, mask, recess etch
Description
본 발명은 반도체 소자에 관한 것으로 특히, 전력용 반도체 소자에 있어서 불순물 영역의 형성시 마스크 공정을 줄여 공정을 단순화함과 함께 공정 비용을 감소시키고 또한 공정 단순화로 인하여 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, in particular, a power semiconductor device which reduces the process cost by reducing the mask process at the time of the formation of impurity regions in power semiconductor devices, reduces the process cost, and improves the yield by simplifying the process. The manufacturing method is related.
일반적으로 전력용 반도체 소자는 스위칭 모드 파워 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동 회로 등에 사용되는 것이다. In general, power semiconductor devices are used in switching mode power supplies, lamp ballasts, and motor driving circuits.
최근 응용 기기의 대형화·대용량화 추세에 따라 높은 항복 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다. Recently, with the trend toward larger and larger capacities of applications, there is a need for a power semiconductor device having high breakdown voltage, high current, and high speed switching characteristics.
즉, 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉, 높은 항복 전압 특성이 기본적으로 요구된다. In other words, a characteristic that can withstand the reverse high voltage of the PN junction applied to both ends of the power semiconductor element in the off state or the moment when the switch is turned off, that is, a high breakdown voltage characteristic is basically required.
또한, 이와 같은 전력용 반도체 소자는 특히, 매우 큰 전류를 흐르게 하면서 도통 상태에서의 전력 손실을 적게 하기 위해 낮은 온 저항(on-resistance) 또는 낮은 포화 전압(saturation voltage) 특성이 요구된다.In addition, such a power semiconductor device requires a low on-resistance or low saturation voltage characteristic in order to reduce the power loss in the conduction state while flowing a very large current.
따라서, 단위 면적당 액티브 셀의 집적도를 높게 하여 큰 전류가 흐를 수 있도록 액티브 셀의 크기를 작게하는 것이 효과적이다. 이러한 요구에 따라, MOS 게이트 구조를 갖는 고전압 MOSFET(Metal Oxide Smiconductor Field Effect Transistor) 또는 IGBT(Insulated Gate bipolar Transistor)의 경우 플래너형(planar type)에 비하여 집적도 면에서 효과적인 트렌치 게이트 (trench gate) 구조를 갖는 액티브 셀이 적용되고 있다.Therefore, it is effective to reduce the size of the active cell to increase the degree of integration of the active cell per unit area so that a large current can flow. According to these requirements, a trench gate structure that is more effective in terms of integration than a planar type in the case of a high voltage MOSFET (Insulated Gate bipolar Transistor) or an Insulated Gate Bipolar Transistor (IGBT) having a MOS gate structure is provided. Has an active cell.
도 1a 및 도 1b는 게이트 구조를 갖는 일반적인 전력용 반도체 소자의 두가지 형태를 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating two types of a general power semiconductor device having a gate structure.
즉, 도 1a은 플래너형의 전력용 반도체 소자를 나타낸 단면도이고, 도 1b는 트렌치 게이트형의 전력용 반도체 소자를 나타낸 단면도이다. 1A is a cross-sectional view showing a planar power semiconductor device, and FIG. 1B is a cross-sectional view showing a trench gate power semiconductor device.
도 1a와 같이, 일반적인 플래너형 전력용 반도체 소자는 게이트 전극이 평면적으로 형성되는 것으로, 게이트 전극(30)과 소오스 전극(35)이 기판(10)의 동일 평면에 형성되며, 드레인 전극(40)이 기판(10)의 배면에 형성되어 있다.As shown in FIG. 1A, in a typical planar power semiconductor device, a gate electrode is formed in a plane, and a
여기서, 상기 기판(10)은 n형 기판으로 상기 소오스 전극(35)과 그 양측의 게이트 전극(30)과 일부 오버랩되어 상기 기판(10) 내에 p형으로 도전된 바디(body)(15)가 형성되어 있다.Herein, the
그리고, 상기 게이트 전극(30)의 하부에 상기 기판(10)이 접하는 계면에는 게이트 절연막(20)이 더 형성되어 있다.In addition, a gate insulating film 20 is further formed at an interface between the
또한, 상기 소오스 전극(35)의 가장자리의 하부의 상기 바디(15)에는 n+형으로 도전된 소오스 영역(25)이 형성되어 있다.In addition, a
이러한 상기 플래너형 전력용 반도체 소자의 경우, 불순물 영역 중 각각 바디(15), 소오스 영역(25)들을 형성하기 위해 마스크 공정이 요구되며, 또한, 동일 평면에 형성되는 게이트 전극(30)과 소오스 전극(35)에 의해 집적도를 높이는데 있어 어려운 문제가 있었다.In the planar power semiconductor device, a mask process is required to form the body 15 and the
도 1b는 플래너형의 구조에 대해 집적도를 높인 일반적인 트렌치 게이트형의 전력용 반도체 소자에 관한 것으로, 게이트 전극(67)이 기판(50)의 표면에 소정깊이로 형성된 트렌치내에 형성되고, 소오스 전극(75)이 기판(50) 상에 형성되며, 드레인 전극(77)이 기판(50)의 배면에 형성된 구조이다.FIG. 1B relates to a general trench gate type power semiconductor device having an increased degree of integration with a planar structure, wherein a
이러한 트렌치 게이트형의 전력용 반도체 소자는 상기 기판(50)은 n형 기판이며, 그 상부에 P형 바디(60)가 형성되어 있으며, 상기 P형 바디(60)를 지나 상기 기판(50)의 일정 깊이까지 수직 방향의 트렌치(trench)가 형성되어, 상기 트렌치 내부에 폴리 실리콘으로 이루어진 게이트 전극(67)이 형성된다. 이 경우, 상기 트렌치 내부 측벽에는 상기 게이트 전극(67)을 감싸는 형태로 게이트 절연막 (65) 이 형성되어 있다.In the trench gate type power semiconductor device, the
그리고, 상기 P형 바디(60) 표면에 상기 소오스 전극(75)의 가장자리 하측에는 n+ 형 영역(70)이 형성되며, 상기 n+형 영역(70)들 사이에는 p+형 영역(73)이 더 포함되어 있다. . In addition, an n +
이와 같이, 상대적으로 플래너형의 전력용 반도체 소자에 비해 트렌치 게이트형의 전력용 반도체 소자는, 기판에 게이트가 형성될 부분을 소정의 깊이만큼 선택적으로 식각하여 트렌치를 형성한 후, 전면에 게이트 절연막을 형성하고, 폴리 실리콘 또는 금속을 이용하여 수직 방향의 게이트 전극을 형성함으로써, 플래너형 게이트 구조에 비하여 트렌치형 게이트 구조는 단위 면적당 셀의 집적도를 현저히 높일 수 있고, 이의 결과로 도통 상태에서의 전력 손실도 매우 작은 장점을 갖고 있다. As described above, in the trench gate type power semiconductor device, the trench gate type power semiconductor device is formed by selectively etching the portion where the gate is to be formed on the substrate by a predetermined depth, and forming a trench, By forming the gate electrode in the vertical direction using polysilicon or metal, the trench gate structure can significantly increase the density of cells per unit area compared to the planar gate structure, and as a result, the power in the conductive state Loss also has a very small advantage.
그러나, 상기 트렌치 게이트 구조의 전력 반도체 소자는 트렌치 식각을 위한 별도의 포토 마스크 공정이 필요하고, 도통시 높은 전류 밀도에서 안정적인 동작을 유도하도록 액티브 셀 내에 n+형과 p+형의 고농도 불순물 영역을 각각 별개의 마스크를 사용하여 형성하여야 하므로, 이로 인해 마스크 수가 늘어나고, 전체 제조 공정이 늘어나며, 그에 따라 전체적으로 제조 비용이 증가하는 문제가 있다. However, the trench gate structure of the power semiconductor device requires a separate photo mask process for trench etching, and separately separates high concentration impurity regions of n + type and p + type in the active cell to induce stable operation at high current density during conduction. Since it is necessary to form using a mask of this, there is a problem that the number of masks increases, the overall manufacturing process increases, thereby increasing the overall manufacturing cost.
본 발명은 상기와 같은 문제를 해결하기 위해 안출한 것으로 전력용 반도체 소자에 있어서 불순물 영역의 형성시 마스크 공정을 생략하여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법을 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. In the power semiconductor device, the mask process is omitted when the impurity region is formed in the power semiconductor device, thereby simplifying the process, reducing the cost, and improving the yield. The object is to provide a method for producing the same.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체 소자는 에지 터미네이션 영역과 액티브 영역이 정의되며, 상기 액티브 영역의 표면부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디가 형성된 반도체 기판; 상기 반도체 기판 내에 바디를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치; 상기 트렌치 측벽 및 저면에 형성된 게이트 산화막; 상기 트렌치의 상부 측표면을 제외한 하측에 트렌치 내에 상기 게이트 산화막 상에 형성된 게이트 폴리; 상기 반도체 기판 상에 콘택홀을 정의하며, 상기 게이트 폴리를 포함한 그 주변의 상기 트렌치 상부 측상에 형성된 층간 절연막; 상기 콘택홀 사이의 층간 절연막 하부의 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층; 상기 콘택홀 상에 상기 게이트 폴리와 연결된 게이트 전극과 상기 반도체 기판 표면에 정의된 제 2 도전형 고농도 불순물층과 연결된 소오스 전극; 및 상기 반도체 기판 배면에 형성된 드레인 전극을 포함하여 이루어진 것을 특징으로 한다.The power semiconductor device according to the present invention for achieving the above object is A semiconductor substrate having an edge termination region and an active region defined therein, the body having a body implanted with impurities of a first conductivity type from a surface of the active region to a predetermined depth; A trench which penetrates the body in the vertical direction in the semiconductor substrate and is formed at an upper side surface to have a 'T'shape; A gate oxide layer formed on the sidewalls and the bottom of the trench; A gate poly formed on the gate oxide film in the trench below the upper side surface of the trench; An interlayer insulating layer defining a contact hole on the semiconductor substrate and formed on the upper side of the trench including the gate poly; A second conductivity type high concentration impurity layer defined on a surface of the semiconductor substrate under the interlayer insulating layer between the contact holes; A source electrode connected to the gate poly on the contact hole and a second conductivity type impurity layer defined on a surface of the semiconductor substrate; And a drain electrode formed on the back surface of the semiconductor substrate.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 전력용 반도체 소 자의 제조방법은 에지 터미네이션 영역과 액티브 영역이 정의된 반도체 기판의 액티브 영역에 제 1 도전형 불순물 이온을 주입하여 바디를 형성하는 단계; 상기 반도체 기판 상에, 상기 액티브 영역내 일부분을 노출하는 제 1 하드 마스크를 형성한후, 이를 이용하여 상기 반도체 기판을 일정 깊이로 식각하여 일차 트렌치를 형성하는 단계; 상기 제 1 하드 마스크를 등방성 식각하여 상기 일차 트렌치의 측부의 반도체 기판 상부 표면이 노출되도록 상기 제 2 하드 마스크를 형성하는 단계; 상기 제 2 하드 마스크를 이용하여 상기 일차 트렌치 양측의 반도체 기판의 노출된 부분을 식각하여, "T" 자형으로 트렌치를 형성하는 단계; 상기 트렌치를 포함한 상기 반도체 기판 상에 게이트 절연막을 전면 형성하고, 상기 트렌치의 게이트 절연막 내에 게이트 폴리를 형성하는 단계; 상기 반도체 기판 전면에 제 2 도전형 고농도 불순물 이온을 주입하여 제 2 도전형 고농도 불순물층을 형성하는 단계; 상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 트렌치와 이격한 측부의 상기 바디의 막질이 노출되도록, 상기 층간 절연막, 상기 제 2 도전형 고농도 불순물층 및 상기 바디를 선택적으로 제거하여 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하며 상기 반도체 기판 상에 금속층을 형성한 후, 이를 선택적으로 제거하여 상기 게이트 폴리와 연결된 게이트 전극과 상기 바디와 연결된 소오스 전극을 형성하는 단계; 및 상기 반도체 기판 배면에 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the method for manufacturing a power semiconductor device according to the present invention for achieving the above object is to form a body by injecting a first conductivity type impurity ions into the active region of the semiconductor substrate defined the edge termination region and the active region step; Forming a first hard mask on the semiconductor substrate to expose a portion of the active region, and then etching the semiconductor substrate to a predetermined depth using the first hard mask to form a first trench; Isotropically etching the first hard mask to form the second hard mask to expose a semiconductor substrate upper surface of the side of the first trench; Etching the exposed portions of the semiconductor substrate on both sides of the primary trench by using the second hard mask to form trenches in a “T” shape; Forming a gate insulating film on the semiconductor substrate including the trench and forming a gate poly in the gate insulating film of the trench; Implanting a second conductivity type high concentration impurity ion onto the entire surface of the semiconductor substrate to form a second conductivity type high concentration impurity layer; An interlayer insulating film is formed on the entire surface of the semiconductor substrate, and the interlayer insulating film, the second conductivity type high concentration impurity layer and the body are selectively removed so that the film quality of the body of the side portion spaced from the trench is exposed; Forming; Forming a metal layer on the semiconductor substrate by filling the contact hole and selectively removing the contact hole to form a gate electrode connected to the gate poly and a source electrode connected to the body; And forming a drain electrode on the back surface of the semiconductor substrate.
상기와 같은 본 발명의 마스크 공정을 줄여 공정을 단순화함과 함께 비용을 감소시키고 또한 수율을 향상시킨 전력용 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.By reducing the mask process of the present invention as described above, the power semiconductor device for reducing the cost and improving the yield and improving the yield and its manufacturing method have the following effects.
본 발명의 전력용 반도체 소자의 제조 방법에 있어서, 소오스 영역을 정의하기 위해 형성된 고농도 불순물층을 형성하는데 마스크 공정을 요구하지 않고 전면 도포한 후, 콘택홀 형성시 소오스 영역을 소자별로 구분한다. 이에 따라 종래 이온 주입 공정에 있어서, 고농도 불순물 영역 형성시 요구되는 마스크 공정을 생략할 수 있고, 특히, p형과 n형 모두 전면 이온 주입이후 트렌치 및 콘택홀 형성을 위한 식각 공정으로 최종 반도체 소자에서의 영역 정의가 가능하여 도핑 공정에서 마스크가 요구치 않아 마스크 수를 줄임으로써, 포토 공정 단계와 비용을 줄일 수 있으며, 더불어 수율 향상을 기대할 수 있다. In the method for manufacturing a power semiconductor device of the present invention, after applying the entire surface without requiring a mask process to form a high concentration impurity layer formed to define the source region, the source region is divided by elements when forming a contact hole. Accordingly, in the conventional ion implantation process, a mask process required for forming a high concentration impurity region can be omitted, and in particular, both the p-type and the n-type are etched to form trenches and contact holes after the front surface ion implantation. Since the area can be defined, the mask is not required in the doping process, and thus the number of masks can be reduced, thereby reducing the photo process step and cost, and improving the yield.
이하, 첨부된 도면을 참조하여 본 발명에 의한 전력용 반도체 소자 및 그 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a power semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 전력용 반도체 소자를 나타낸 단면도이다.2 is a cross-sectional view showing a power semiconductor device according to the present invention.
본 발명에 의한 전력용 반도체 소자는 도 2에 도시한 바와 같이, 에지 터미네이션 영역과 액티브 영역(도면상에서는 액티브 영역만 도시)이 정의되며, 상기 액티브 영역의 표면으로부터 일정 깊이로 제 1 도전형의 불순물이 주입된 바디(120a)가 형성된 반도체 기판(110a)과, 상기 반도체 기판(110a) 내에 바디(120a)를 수직 방향으로 관통하며, 상부 측표면에서 벌어져 'T'자형으로 형성된 트렌치(160)와, 상기 트렌치(160)를 포함한 반도체 기판(110a)의 전면에 형성된 게이트 산화막(170a)과, 상기 트렌치(160)의 상부 측표면을 제외한 하측에 수직 방향의 트렌치(160) 내에 상기 게이트 산화막(170a) 상에 형성된 게이트 폴리(180)와, 상기 반도체 기판(110a) 상에 콘택홀을 정의하며, 상기 게이트 폴리(180)를 포함한 그 주변의 상기 트렌치(160) 상부 측상에 형성된 층간 절연막(200a)과, 상기 콘택홀 사이의 층간 절연막(200a) 하부의 상기 반도체 기판(110a) 표면에 형성된 제 2 고농도 불순물층(190a)과, 상기 콘택홀 상에 상기 게이트 폴리(180)와 연결된 게이트 전극(미도시)과 상기 콘택홀을 통해 바디(120a)와 연결된 소오스 전극(220) 및 상기 반도체 기판(110a) 배면에 형성된 드레인 전극(230)을 포함하여 이루어진다. In the power semiconductor device according to the present invention, as shown in FIG. 2, an edge termination region and an active region (only active regions are shown in the drawing) are defined, and impurities of the first conductivity type are formed at a predetermined depth from the surface of the active region. A
여기서, 상기 반도체 기판(110a)은 제 2 도전형으로, 상기 바디(120a)가 형성되지 않은 부위는 제 2 도전형으로 남아있다. Here, the
또한, 상기 트렌치(160)는 상기 바디(120a)의 두께를 지나 그 하부에 상기 반도체 기판(110a)의 일부 깊이까지 식각되어 형성되며, 상부면에서 바깥쪽으로 벌어진 형상으로 라운드된 측면을 가지며 "T"자형의 형상으로 형성된다. In addition, the
그리고, 상기 트렌치(160) 중 라운드되지 않은 표면까지 상기 게이트 폴리(180)가 형성된다. In addition, the
또한, 상기 층간 절연막(200a)과, 상기 제 2 도전형 고농도 불순물층 (190a)은 동일 마스크로 식각되는 것으로, 동일한 폭을 갖는다. 이들은 상기 트렌치(160)를 포함하여 상기 반도체 기판(100)의 액티브 영역의 일부에 남아있다. In addition, the
또한, 상기 콘택홀 부위의 상기 반도체 기판(110a)은, 상기 콘택홀을 형성하는 단계에서, 상기 바디(120a)의 내부 막질이 노출되도록 일정 깊이 제거되어 상기 트렌치(160) 상부 표면보다 낮은 높이로 형성되며, 상기 콘택홀 부위의 상기 반도체 기판(110a)의 표면 바디(120a)는 일정 깊이로 확산되어 형성된 제 1 도전형의 고농도 불순물 확산층(210)을 더 포함할 수 있다. In addition, in the forming of the contact hole, the
또한, 제 1 도전형의 고농도 불순물층(130c)은 상기 제 2 도전형의 고농도 불순물층(190a)의 형성 전, 상기 바디(120a) 형성 후 혹은 게이트 폴리(180)의 형성 전후에 더 형성 가능하며, 이 경우, 상기 제 2 도전형 고농도 불순물층 (190a)보다 더 깊은 깊이로 형성된다. In addition, the first conductive high
이 때, 상기 제 1 도전형의 고농도 불순물 확산층(210)은 상대적으로 상기 제 1 도전형의 고농도 불순물층(130c)에 비해 더 깊은 깊이로 확산된 것으로 그 이유는 콘택홀 형성 후 추가적인 제 1 도전형의 고농도 불순물 이온 주입이 진행되었기 때문이다. 상기 제 1 도전형의 고농도 불순물 확산층(210)은 선택적인 것으로, 생략 가능하다.At this time, the high concentration
상기 제 1 도전형의 고농도 불순물 확산층(210)의 형성되지 않은 경우에도 상기 제 1 도전형의 고농도 불순물층(130c)은 상기 콘택홀에서 노출된 상기 반도체 기판(110a) 상에 부분적으로 남아있는 것으로, 이 부위가 상기 콘택홀을 통해 소오스 전극(220)과 상기 바디(120a) 표면을 콘택시키며 또한, 상기 트렌치(160) 상을 노출한 콘택홀을 통해 게이트 폴리(180)와 게이트 전극(미도시)을 콘택시킨다. Even when the first dopant
이어, 본 발명에 의한 전력용 반도체 소자의 제조 방법을 설명하면 다음과 같다. Next, a method for manufacturing a power semiconductor device according to the present invention will be described.
이하의 설명에서는 제 1 도전형을 p형으로, 제 2 도전형을 n형으로 설정한 것으로, 경우에 따라 그 반대의 도전형을 적용하여 전력용 반도체 소자를 형성할 수 있다. 그리고, 이하에서 도시된 공정 단면도들에서는 소자가 형성되는 액티브 셀 영역을 도시한 것이다. In the following description, the first conductivity type is set to p-type and the second conductivity type is set to n-type. In some cases, the opposite conductivity type may be applied to form a power semiconductor element. In the process cross-sectional views shown below, the active cell region in which the device is formed is illustrated.
도 3a 내지 도 3k는 본 발명에 의한 전력용 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.3A to 3K are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to the present invention.
도 3a에 도시한 바와 같이, n형의 반도체 기판(110) 상에 제 1 도전형 불순물(p형)을 이온 주입하고 확산 공정을 진행하여, 제 1 도전형의 바디(120)를 형성한다. As shown in FIG. 3A, the first conductivity type impurity (p type) is ion implanted onto the n
이어, 상기 제 1 도전형의 바디(120) 상에 고농도의 제 1 도전형 불순물(p++)을 이온 주입하여, 제 1 도전형 고농도 불순물층(130)을 형성한다. 경우에 따라, 제 1 도전형 고농도 불순물층(130)의 공정을 생략하고, 이후에 형성하는 트렌치 내의 게이트 폴리 형성 후에도 형성할 수 있다. 이는 선택적이다.Subsequently, a high concentration of the first conductivity type impurity (p ++) is ion-implanted on the first
여기서, 상기 제 1 도전형 고농도 불순물층(130) 형성시, 예를 들어, 붕소(B)를 60~150keV에서 도즈 3~10E 14/cm2 로 하여 이온 주입하여 형성한다. 상기 제 1 도전형 고농도 불순물층(130)을 형성한 이유는, 이는 이후에 형성된 금속배선과의 콘택 저항을 개선함과 아울러 높은 언클램프드 유도 스위칭(UIS: Unclamped Inductive Switching) 특성 및 쇼오트 서킷 특성 (short circuit capability) 을 개선하기 위해서이다.Here, when the first conductivity type high
이어, 상기 제 1 도전형 고농도 불순물층(130) 상에 산화막을 전면 증착한 후, 상기 산화막을 트렌치의 영역에 상당한 영역을 선택적으로 제거(도면의 중앙 부분 상당)하여 제 1 하드 마스크(140)를 형성한다. 여기서, 상기 제 1 하드 마스크(140)는 이하에서 트렌치 식각용 하드 마스크로서 기능한다.Subsequently, after the oxide film is entirely deposited on the first conductivity type high
상기 제 1 하드 마스크(140)를 이용하여 상기 제 1 도전형 고농도 불순물층(130), 바디(120) 및 상기 n형의 반도체 기판(110)의 일부를 깊이 방향으로 제거하여, 도 3b에 도시한 바와 같이, 트렌치(150)를 형성한다. 이와 같은 트렌치(150) 형성을 위한 식각 공정에 의해 상기 제 1 도전형 고농도 불순물층(130a) 및 바디(120a)는 자신의 두께만큼 각각 제거되고, 상기 n형의 반도체 기판(110a)의 일부 두께 제거된다. A portion of the first conductivity-type high
도 3c에 도시한 바와 같이, T형 트렌치 형성을 위하여 트렌치 측부 형상을 조절하도록, 상기 제 1 하드 마스크(140)를 마스크 공정 없이 부분 등방성 식각하여 제 2 하드 마스크(140a)를 형성한다. 이 때, 상기 트렌치(150)의 측부에 상당한 상기 제 1 도전형 고농도 불순물층(130a)이 부분적으로 노출된다. 이 경우, 상기 제 2 하드 마스크(140a)는 전체적으로 일정 두께 제거되고, 상기 트렌치(150)의 측부에 인접하여 라운드된 형상을 갖고 상기 제 1 도전형 고농도 불순물층(130a)이 부분적으로 노출된다. As shown in FIG. 3C, the first
이 경우, 상기 제 2 하드 마스크(140a) 형성시, 산화막과 같은 절연막을 상기 반도체 기판(110a) 상에 추가 도포하고 이를 선택적으로 제거하여 상기 트렌치의 측부가 노출되도록 하여 제 2 하드 마스크(140a)를 형성할 수도 있다. 그러나 공정의 증가를 방지하도록, 등방성 식각만으로 상기 제 1 하드 마스크(140)에서 상 기 제 2 하드 마스크(140a)를 형성하는 것이 바람직하다.In this case, when the second
상기 제 2 하드 마스크(140a)를 이용하여 상기 제 1 도전형 고농도 불순물층(130a)을 다시 등방성으로 식각하여, 도 3d에 도시한 바와 같이, T형 트렌치(160)를 완성한다. 이러한 식각 공정을 거쳐 남아있는 상기 T형 트렌치(160)에 인접한 상기 제 1 도전형 고농도 불순물층(130b) 은 그 측부 프로파일이 라운드 형상으로 조절된다. The first conductive high
이어, 남아있는 상기 제 2 하드 마스크(140a)를 제거한다. Next, the remaining second
도 3e에 도시한 바와 같이, 상기 T형 트렌치(160)를 포함한 상기 반도체 기판(110a)의 전면, 구체적으로는 상기 T형 트렌치(160) 내부와 상기 제 1 도전형 고농도 불순물층(130b) 상에 열산화 공정을 통해 손상된 층을 제거한 후 소정의 두께만큼 게이트 산화막(170)을 형성한다. 이 경우, 상기 게이트 산화막(170)의 형성은 900~1200℃의 고온에서 진행되기에, 상기 제 1 도전형 고농도 불순물층(130b) 은 그 내부의 불순물이 반도체 기판(110a)의 하측으로 확산하여 상기 바디(120a)쪽으로 더 확산성장한다.As shown in FIG. 3E, a front surface of the
도 3f에 도시한 바와 같이, 상기 T형 트렌치(160) 내부를 포함한 반도체 기판(110a) 상에 폴리 실리콘을 증착하고, 상기 T형 트렌치(160)내에만 남도록 상기 폴리 실리콘의 전면에 이방성 식각하여 게이트 폴리(180)를 형성한다. 이에 따라, 상기 게이트 폴리(180)는 선택적으로 T형 트렌치(160) 양측의 라운드 부위를 제외한 수직방향의 하측의 T형 트렌치(160)에만 형성된다. As shown in FIG. 3F, polysilicon is deposited on the
한편, 도 3a의 단계에서, 상기 제 1 도전형 고농도 불순물층(130)을 형성하 지 않은 경우에는, 상기 게이트 폴리(180) 형성 후, 상기 반도체 기판(110a) 상에 전면 제 1 도전형의 고농도 불순물 이온을 주입하여 형성할 수 있다. 이 경우, 일차적으로 상기 반도체 기판(110a)의 상기 바디(120a)의 표면에는 게이트 산화막(170)이 형성되어 있는 관계로, 상기 게이트 산화막(170) 내로 제 1 도전형의 고농도 불순물이 소정 깊이로 침투가 잘 되도록 수직 방향으로 예를 들어, 붕소(B)를 60~150keV 에서 도즈 3~10E 14/cm2로 하여 이온 주입하여 형성한다. Meanwhile, in the step of FIG. 3A, when the first conductivity-type high
도 3g에 도시한 바와 같이, 상기 반도체 기판(110a) 전면에 마스크 없이 제 2 도전형 고농도 불순물(N+)을 이온 주입하여 상기 T자 트렌치(160) 측부 상부를 포함한 상기 제 1 도전형 고농도 불순물층(130b) 상부 표면에 제 2 도전형 고농도 불순물층(190)을 형성한다. 이 경우, 상기 제 2 도전형 고농도 불순물은 이온 주입 에너지 60~150 keV 에서 도즈 1~10E 15/cm2 의 조건으로 하여 P 또는 As를 수직하게 이온주입한다. 이 경우, 상기 제 2 도전형 고농도 불순물층(190)은 상대적으로 상기 제 1 도전형 고농도 불순물층(130b)보다는 얕게 형성한다.As shown in FIG. 3G, a second conductivity type high concentration impurity layer including an upper portion of the T-shaped
도 3h에 도시한 바와 같이, 상기 T자 트렌치(160) 내에 형성된 게이트 폴리(180)와 제 2 도전형 고농도 불순물층(190)을 포함한 반도체 기판(110a) 전면에 층간 절연막(200)을 증착한다.As shown in FIG. 3H, an
도 3i에 도시한 바와 같이, 상기 T형 트렌치(160)와 이격하여 측부에 대응되는 영역의 상기 층간 절연막(200) 및 상기 제 2 도전형 고농도 불순물층(190) 및 제 1 도전형 고농도 불순물층(130b)의 두께 일부를 선택적으로 제거하도록 딤플 에 치(dimple etch)를 진행하여, 이후에 형성될 각 전극과 콘택홀(205)을 형성한다. 이 때, 상기 제 2 도전형 고농도 불순물층(190)이 각 소자별로 상기 콘택홀(205)에 의해 분리된다. 여기서, 도시된 도면에서는 상기 소오스 전극 형성 부위만 노출된 것으로 도시되었는데, 도시되지 않은 상기 반도체 기판(110a) 상의 소정 부위에서 상기 게이트 폴리(180)의 일부도 노출되도록 하여 상부에 형성될 게이트 금속 배선과의 콘택 영역을 정의하도록 한다. As shown in FIG. 3I, the
이러한 딤플 에치는, 상기 바디(120a)의 막질이 노출되도록, 상기 제 1 도전형 고농도 불순물층(130b)의 두께를 표면으로부터 소정두께만큼 제거한다. The dimple etch removes the thickness of the first conductivity-type high
이와 같은 공정에 의해 상기 T자 트렌치(160)와 이격한 측부의 반도체 기판(110a)의 표면 상에는 제 1 도전형 고농도 불순물층(130c)이 일부 두께 남아있고, 상기 콘택홀(205)을 제외한 부위에 게이트 산화막(170a)과, 제 2 도전형 고농도 불순물층(190a) 및 층간 절연막(200a)이 남아있다.By the above process, a portion of the first conductivity-type high
도 3j에 도시한 바와 같이, 상기 층간 절연막(200a)을 마스크로 하여 노출된 콘택홀(205)들에 제 1 도전형 고농도 불순물층(130c)에 제 1 도전형의 고농도 불순물을 이온 주입한다. 이 경우, 상기 바디(120a)측으로 상기 콘택홀(205)들에서 상기 제 1 도전형 고농도 불순물층이 확산 성장하여 제 1 도전형 고농도 불순물 확산층(210)이 더 형성된다. 이 공정은 선택적으로 진행하며, 공정상에서 생략될 수 있다. As shown in FIG. 3J, the first conductive type high
도 3k에 도시한 바와 같이, 상기 콘택홀(205)을 포함한 상기 반도체 기판(110a) 상부에 금속막을 증착하고, 상기 금속막을 선택적으로 식각하여, 상기 T 자 트렌치(160) 내에 형성된 게이트 폴리(180)와 전기적으로 연결된 게이트 전극(미도시) 및 상기 바디(120a) 상의 제 1 도전형 고농도 불순물 확산층(210)과 전기적으로 연결된 소오스 (또는 emitter) 전극(220)을 형성한다.As shown in FIG. 3K, a metal film is deposited on the
이어, 상기 반도체 기판(110a)의 배면을 소정의 두께로 연마(grinding)한 후 배면에 제 1 도전형 고농도 불순물 또는 제 2 도전형 고농도 불순물을 주입하거나 또는 상기 제 1, 제 2 도전형 고농도 불순물 주입을 별도의 마스크 공정을 이용하여 선택적으로 함께 실시한 후, 그 표면에 금속막을 입혀 드레인 (또는 컬렉터, 애노드) 전극(230)을 형성한다.Subsequently, the back surface of the
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
도 1a 및 도 1b는 종래의 전력용 반도체 소자의 두가지 형태를 나타낸 단면도1A and 1B are cross-sectional views showing two forms of a conventional power semiconductor device.
도 2는 본 발명의 전력용 반도체 소자를 나타낸 단면도2 is a cross-sectional view showing a power semiconductor device of the present invention.
도 3a 내지 도 3k는 본 발명의 전력용 반도체 소자의 제조 방법을 나타낸 공정 단면도3A to 3K are cross-sectional views illustrating a method of manufacturing the power semiconductor device of the present invention.
도면의 주요 부분을 나타낸 부호의 설명Explanation of symbols showing main parts of the drawings
110, 110a: 반도체 기판 120, 120a: 바디 110, 110a:
130, 130a, 130b, 130c : 제 1 도전형 고농도 불순물층130, 130a, 130b, 130c: first conductivity type high concentration impurity layer
140, 140a : 하드 마스크 150 : 일차 트렌치140, 140a: hard mask 150: primary trench
160 : "T"형 트렌치 170 : 게이트 산화막160: "T" type trench 170: gate oxide film
180 : 게이트 전극 180: gate electrode
190, 190a : 제 2 도전형 고농도 불순물층190, 190a: second conductivity type high concentration impurity layer
200, 200a : 층간 절연막 200, 200a: interlayer insulating film
210 : 제 1 도전형 고농도 불순물 확산층210: first conductivity type high concentration impurity diffusion layer
220 : 소오스 전극 230 : 드레인 전극 220: source electrode 230: drain electrode
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|---|---|---|---|---|
| KR101744296B1 (en) * | 2015-10-07 | 2017-06-08 | (주) 트리노테크놀로지 | Lateral superjunction power semiconductor device |
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