JP2013058575A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高集積化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト層と、前記ドリフト層上に形成された第２導電形のベース層と、前記ベース層上に選択的に形成された第１導電形のソース層と、前記ソース層の上面から前記ソース層及び前記ベース層を貫通する複数のトレンチの内面上に形成されたゲート絶縁膜と、前記トレンチの内部に埋め込まれたゲート電極と、前記ゲート電極の上面を覆うように前記トレンチ上に形成され、少なくとも上面が前記ソース層の上面より上に位置する層間絶縁膜と、前記層間絶縁膜上に形成され、導電性または絶縁性のコンタクトマスクと、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
パワーＭＯＳトランジスタ（Power Metal-Oxide-Semiconductor Field-Effect Transistor）とは、大電力を取り扱うように設計された電界効果トランジスタのことをいう。そのようなパワーＭＯＳトランジスタは、縦型と横型の２つの構造に分けることができる。 さらに、縦型のパワーＭＯＳトランジスタは、プレーナ構造とトレンチ構造の２つの構造に分けることができる。
プレーナ構造とは、ゲート電極を半導体基板の上面上に形成し、チャネルに流れる電流の方向をウェーハの面内方向としたものである。
一方、トレンチ構造とは、半導体基板に形成したトレンチの内部にゲート電極を埋め込み、チャネルに流れる電流の方向をウェーハの厚さ方向としたものである。この場合、ソース電極は、ゲート電極を覆う絶縁膜に形成されたコンタクトホールを通してソース層に接続され、ドレイン電極は、ウェーハの裏面に形成されたドレイン層に接続される。
トレンチ構造とすることで、ウェーハの表面におけるトランジスタの集積度をプレーナ構造に比べて向上することができる。しかしながら、トレンチ及びコンタクトホールをリソグラフィー法により形成しているため、マスクを合わせる際に生じる誤差及び空間分解能により、さらなる半導体装置の高集積化は困難なものになってきている。
特開２００６−１５７０１６号公報
本発明の実施形態は、高集積化を図ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、第１導電形のドレイン層と、前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト層と、前記ドリフト層上に形成された第２導電形のベース層と、前記ベース層上に選択的に形成された第１導電形のソース層と、前記ソース層の上面から前記ソース層及び前記ベース層を貫通する複数のトレンチの内面上に形成されたゲート絶縁膜と、前記トレンチの内部に埋め込まれたゲート電極と、前記ゲート電極の上面を覆うように前記トレンチ上に形成され、少なくとも上面が前記ソース層の上面より上に位置する層間絶縁膜と、前記層間絶縁膜上に形成され、導電性または絶縁性のコンタクトマスクと、を備える。
また、実施形態に係る半導体装置の製造方法は、第１導電形のドレイン層上に、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト層が形成された半導体基板上に、一方向に延びる複数の開口部が形成されたハードマスクを形成する工程と、前記ハードマスクをマスクとしてエッチングを行い、前記半導体基板における前記ドレイン層の上面より上の部分に、前記一方向に延びる複数のトレンチを形成する工程と、前記トレンチの内面上にゲート絶縁膜を形成する工程と、前記トレンチの内部に導電材料を埋め込んで、ゲート電極を形成する工程と、前記ゲート電極上に、少なくとも上面が前記半導体基板の上面より上で、前記ハードマスクの上面より下になるように層間絶縁膜を形成する工程と、前記ハードマスクの間における前記層間絶縁膜上に、コンタクトマスクを形成する工程と、前記コンタクトマスクをマスクとしてエッチングを行い、前記ハードマスクを除去する工程と、前記コンタクトマスクをマスクとしてエッチングを行うことにより、前記トレンチの相互間における前記半導体基板の上面から前記ベース層に到達するようにコンタクトトレンチを形成する工程と、前記半導体基板における前記ゲート電極の下面よりも上方に位置する部分に、前記コンタクトマスクをマスクとして不純物を導入することにより、第２導電形のベース層を形成する工程と、前記コンタクトマスクをマスクとして不純物を導入することにより、前記ベース層の上部における前記トレンチに接する部分に、第１導電形のソース層を形成する工程と、を備える。
第１の実施形態に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。 第１の実施形態の変形例に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。 第２の実施形態に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。 第２の実施形態の変形例に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。 （ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
（第１の実施形態）
以下、図面を参照しつつ、本発明の実施形態について説明する。
以下の実施形態では、半導体装置として、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、以下に説明するｎ＋形のドレイン層１５を、ｐ＋形のコレクタ層に置き換えればよい。
また、実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体を用いてもよい。
図１は、第１の実施形態に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。
本実施形態の半導体装置１は、基板層１０を含む。基板層１０は、例えば、ｎ＋形のドレイン層１２と、ｎ−形のドリフト層１５と、ｐ形のベース層１３と、ｎ＋形のソース領域１４と、ｐ＋形のキャリア抜き層２２と、トレンチゲート３３とを含む。ドレイン層１２及びソース領域１４は、ドリフト層１５よりも実効的なｎ形不純物濃度が高い。キャリア抜き層２２は、ベース層１３よりも実効的なｐ形不純物濃度が高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
さらに、半導体装置１は、ドレイン層１２に電気的に接続されたドレイン電極１１と、ベース層１３及びソース領域１４に電気的に接続されたソース電極２３と、トレンチ１６の内部に埋め込まれたゲート電極１８と、を含む。図１（ｂ）において、図を見やすくするために、ソース電極２３を省略してある。
ドレイン電極１１は、ドレイン層１２の裏面に第１の主電極として設けられ、例えば金属を主な材質とする。ドレイン層１２とドレイン電極１１とはオーミック接触し、電気的に接続される。
ドリフト層１５は、ドレイン層１２の上に設けられている。ドリフト層１５には、例えば、リン（Ｐ）が導入されている。
ベース層１３はドリフト層１５の上に設けられている。ベース層１３には、例えば、ボロン（Ｂ）が導入されている。
ベース層１３には、複数のトレンチゲート３３が設けられている。複数のトレンチゲート３３は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート３３は、トレンチ１６と、ゲート絶縁膜１７と、ゲート電極１８とを含む。
トレンチ１６は、ベース層１３を貫通し、ドリフト層１５内部に達する。トレンチ１６の側壁及び底部には、ゲート絶縁膜１７が設けられている。トレンチ１６内におけるゲート絶縁膜１７の内側には、ゲート電極１８が設けられている。すなわち、ゲート電極１８は、ゲート絶縁膜１７を介在させてベース層１３に対向することとなる。以下、トレンチ１６とゲート絶縁膜１７とゲート電極１８を総称してトレンチゲート３３とする。
ゲート絶縁膜１７は、例えばシリコン酸化膜を主な材料とする。また、ゲート電極１８は不純物が添加され導電性を有する半導体（例えば多結晶シリコン）を含む。あるいは、金属を用いてもよい。
ゲート電極１８の上には、層間絶縁膜１９が設けられている。層間絶縁膜１９は、例えばシリコン酸化膜を主な材質とする。層間絶縁膜１９の上面は、基板層１０の上面より上に位置するように形成されている。
層間絶縁膜１９の上面には、コンタクトマスク２９が設けられている。コンタクトマスク２９は、例えば、リンが導入されたポリシリコン、あるいはシリコン酸化物を主な材質としてもよい。
ソース領域１４は、基板層１０の表面であって、トレンチゲート３３のトレンチゲート開口部３３ａに隣接する領域に、設けられている。ソース領域１４の表面１４ａはトレンチゲート３３の上面を覆うコンタクトマスク２９に接しない。ソース領域１４は、ベース層１３に対してｐｎ接合している。
トレンチゲート３３間の基板層１０の表面から垂直方向に向かってトレンチコンタクト３２が形成されている。
すなわち、ソース領域１４は、トレンチゲート３３とトレンチコンタクト３２との間に形成されており、ソース領域１４の一方の側面はトレンチゲート３３の側面に隣接し、他方の側面はトレンチコンタクト３２の側面に隣接している。
なお、図１に示すように、層間絶縁膜１９とコンタクトマスク２０の側面からソース領域１４の表面１４ａの一部にかけて、シリコン酸化物を主な材質とするハードマスク３０が隣接して形成されていてもよい。
トレンチコンタクト３２は、トレンチゲート３３より浅くても深くてもよく、ドリフト層１５に達していてもいなくてもよい。図１に示す例では、トレンチコンタクト３２はトレンチゲート３３のトレンチ１６よりも浅く、ドリフト層１５には達していないが、これに限らない。また、トレンチコンタクト３２は、ソース領域１４の底部よりも深いが、トレンチコンタクト２１はソース領域１４よりも浅くてもよい。
トレンチコンタクト３２は、トレンチコンタクト開口部２１ａにおいてソース領域１４の表面１４ａと接するが、層間絶縁膜１９とコンタクトマスク２９と接しない。
ソース電極２３は、第２の主電極として、コンタクトトレンチ２１内に設けられている。ソース領域１４の側面は、コンタクトトレンチ２１内のソース電極２３にオーミック接触している。
また、ソース電極２３は、コンタクトマスク２０とソース領域１４の表面１４ａ上にも設けられている。ソース領域１４の表面１４ａもソース電極２３にオーミック接触することにより、ソース領域１４は、ソース電極２３と電気的に接続されている。
コンタクトトレンチ２１の底部よりも下の領域には、ベース層１３よりもｐ形不純物濃度が高いｐ＋形のキャリア抜き層（またはコンタクト領域）２２が形成されている。
キャリア抜き層２２は、コンタクトトレンチ２１内に設けられたソース電極１４とオーミック接触している。これにより、ベース層１３は、キャリア抜き層２２を介してソース電極２３と電気的に接続される。
以上説明した実施形態に係る半導体装置１においては、半導体装置１のソース電極２３に負極の電位を印加し、ドレイン電極１１に正極の電位を印加する。ソース電極２３に印加された負電位は、ソース領域１４の表面１４ａを介してソース領域１４に印加される。また、ソース電極２３に印加された負電位は、キャリア抜き層２２にも印加される。一方、ドレイン電極１１に印加された正電位は、ドレイン層１２及びドリフト層１５に印加される。このとき、ゲート電極１８の電位が閾値以下であると、ｐ形のベース層１３とｎ形のドリフト層１５との界面から空乏層が拡がる。このため、ドレイン電極１１とソース電極２３との間に電流は流れない。
ソース電極２３に負極の電位を印加し、ドレイン電極１１に正極の電位を印加した状態で、ゲート電極１８に閾値を超える電位を印加すると、ベース層１３におけるゲート絶縁膜１７に接した部分に反転層が形成される。この反転層内をキャリアが移動することにより、ソース電極２３、ソース領域の上面１４ａ、ソース領域１４、ベース層１３（反転層）、ドリフト層１５、ドレイン層１２、ドレイン電極１１の経路で、電子電流が流れる。そして、ゲート配線１９に印加するゲート電位を制御することにより、ソース・ドレイン間を流れる電流量を制御する。
以上説明したように、実施形態の半導体装置１は、層間絶縁膜１９の上面とソース電極２３との間にコンタクトマスク２９を含む。コンタクトマスク２９の材質は、主にリンが導入されたポリシリコン、あるいはシリコン酸化物であってよい。
コンタクトマスク２９の材質が、主にリンが導入されたポリシリコンである場合、層間絶縁膜１９の厚さを変化させることによって、ゲート電極１８と、ソース電極膜２３と同電位のコンタクトマスク２９との間に発生する容量ＣＧＳを最適化することができる。例えば、ＣＧＳを大きくすることにより、ゲート電極１８とドレイン電極膜１１との間の容量ＣＧＤとの比の値（ＣＧＤ／ＣＧＳ）を小さくすることができる。半導体装置１をハイサイド側、すなわち電源に近い箇所で使用するか、ローサイド側、すなわちグラウンドに近い箇所で使用するかによって、ＣＧＳの値を最適化することができる。
また、コンタクトマスク２９の材質がシリコン酸化物である場合、ゲート電極１８とゲート電極１８の直上域におけるソース電極膜２３との間の容量ＣＧＳの値をさらに低下させることが可能となる。
層間絶縁膜１９がベース層１３の上面より突出するように設けているので、ゲート電極１８の上端部をトレンチ１６の最上部であるシリコン基板１０の上面付近に配置することができる。よって、ソース領域１４やコンタクトトレンチ２１を浅く形成でき、その結果、アバランシェ耐性を向上させることができる。
（変形例）
図２は、本実施形態の変形例に係る半導体装置２を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。
図２に示すように、コンタクトマスク２０は層間絶縁膜１９の上面中心の一部に設けられ、コンタクトマスク２０の上面及び側面には層間絶縁膜１９の横幅と略同一の横幅を有する絶縁膜３１が設けられていてもよい。コンタクトマスク２０は、絶縁膜３１によって、ソース電極２３と絶縁される。
図２に示す実施形態の変形例に係る半導体装置２は、コンタクトマスク２０がどこにも電気的に接続されない状態、いわゆるフローティングとなる。ゲート電極１８とゲート電極１８の直上域におけるソース電極２３との間の距離が、前述の第１の実施形態と比較して増加することになる。このため、ＣＧＳの値を前述の第１の実施形態におけるＣＧＳの値より低下させることが可能となる。
次に、図３（ａ）〜（ｅ）を参照して、実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）に示すように、基板（ドレイン層）１２上にドリフト層１５を形成する。これらはいずれもｎ形の導電形のシリコン層である。ドレイン層１２の実効的な不純物濃度は、ドリフト層１３の実効的な不純物濃度より高い。
そして、シリコン基板１０上に１つの方向に延びる複数の溝状の開口部が形成されたハードマスク３０を設ける。ハードマスク３０は、例えば、シリコン酸化膜をシリコン基板１０の上面上に形成した後、選択的にエッチングすることによって形成する。
次に、図３（ｂ）に示すように、シリコン基板１０にトレンチ１６を形成する。トレンチ１６は、ハードマスク３０をマスクとしてシリコン基板１０をエッチングすることにより形成する。
そして、トレンチ１６の内面上に、ゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、例えば、トレンチ１６の内面を酸化することによって形成する。また、トレンチ１６の内面を含むシリコン基板１０上にシリコン酸化膜を形成することもできる。この場合、ゲート絶縁膜１７は、シリコン基板１０の表面及びハードマスク３０の側面上にも形成される。
その後、トレンチ１６の内部を埋め込むように、シリコン基板１０上に、導電材料、例えばポリシリコンを堆積させた後、トレンチ１６の内部に配置された部分以外の部分をエッチングバックにより除去する。これにより、ポリシリコンをトレンチ１６の内部に埋め込む。堆積されたポリシリコンのうち、トレンチ１６の内部に埋め込まれた部分は、ゲート電極１８として機能する。ポリシリコンには、不純物、例えばリンが導入されている。
次に、図３（ｃ）に示すように、ゲート電極１８の上面上に、層間絶縁膜１９を形成する。層間絶縁膜１９は、例えば熱処理によって、ゲート電極１８の上部のポリシリコンを酸化することによって形成する。また、層間絶縁膜１９は、シリコン酸化膜をハードマスク３０の間を埋めるようにゲート電極１８上に堆積させてもよい。層間絶縁膜１９の上面は、シリコン基板１０の上面より上に位置するように形成する。また、層間絶縁膜１９の上面は、ハードマスク３０の上面より下に位置するように形成する。
そして、層間絶縁膜１９上に、コンタクトマスク２９を形成する。コンタクトマスク２９は、例えば、ポリシリコンを、ハードマスク３０の開口部内を埋め、ハードマスク３０を覆うように堆積した後、ハードマスク３０の上面が露出するまで平坦化して、ハードマスク３０の開口部内に埋め込む。これにより、ハードマスク３０の開口部内に埋め込まれた部分がコンタクトマスク２９となる。
次に、図３（ｄ）に示すように、コンタクトマスク２９をマスクとして、ハードマスク３０を除去する。ここで、コンタクトマスク２９と層間絶縁膜１９の側壁にハードマスク３０を一部残して、エッチングしてもよい。例えば、トレンチ１６を形成するエッチング並びにゲート絶縁膜１７及びゲート電極１８を形成するためのシリコン酸化膜及びポリシリコンのエッチングバックの条件を制御することにより、ハードマスク３０を残すことができる。エッチングの条件は、時間や、シリコン酸化膜が除去されるエッチングガスの成分比を高めることで制御可能である。
さらに、コンタクトマスク２９をマスクとして、シリコン基板１０におけるトレンチ１６の相互間に、例えばボロンをイオン注入し、ベース層１３を形成する。例えば、シリコン基板１０の上面に対するイオン注入の注入角度を制御すること及び注入後の熱処理を制御することによって、ベース層１３をシリコン基板１０におけるトレンチ１６に接する部分まで形成する。また、ベース層１３は、ゲート電極１８の下面に相当する深さより浅くなるように形成する。
次に、ベース層１３の上層におけるトレンチ１６に接する領域にソース領域１４を形成する。ソース領域１４は、コンタクトマスク２９をマスクとして、リンをイオン注入して形成する。前述した注入角度と熱処理を制御して、ソース領域１４を形成する。
また、コンタクトマスク２９をマスクとして、シリコン基板１０の上面にコンタクトトレンチ２１を形成する。コンタクトトレンチ２１は、ベース層１３の内部に到達するように深く形成する。その後、コンタクトトレンチ２１の底面の直下領域にキャリア抜き層２２を形成する。キャリア抜き層２２は、コンタクトマスク２０をマスクとして、ボロンをイオン注入して形成する。キャリア抜き層２２には、ベース層１３におけるボロンの濃度より高い濃度でボロンを導入する。
イオン注入後の活性化熱処理等の製造過程において、ポリシリコンからなるコンタクトマスク２０を酸化することで、シリコン酸化物からなるコンタクトマスク２９とすることができる。または、意図的にポリシリコンからなるコンタクトマスク２９を酸化する熱処理を行って、シリコン酸化物からなるコンタクトマスク２９とすることもできる。
その後、図３（ｅ）に示すように、ハードマスク３０の側面を後退させる。これにより、シリコン基板１０の上面におけるトレンチ１６に接する部分１４ａが露出する。エッチングは、例えば、ウェットエッチングを行う。
次に、シリコン基板１０の上から、コンタクトマスク２９を覆うと共に、コンタクトマスク２９の相互間に露出したソース領域１４の上面を覆い、コンタクトトレンチ２１を埋めるように、金属からなるソース電極２３を形成する。ソース電極２３は、ソース層１４の上面１４ａ及びキャリア抜き層２２の上面２２ａに接触し、ソース層１４及びキャリア抜き層２２と電気的に接続される。ソース電極２３は、ソース領域１４の電極であると共に、キャリアを排出する電極としても機能する。
ここで、変形例のように、コンタクトマスク２９の上面上及び側面上に絶縁膜３１を形成する場合は、例えば熱処理によって、ポリシリコンからなるコンタクトマスク２９の上面及び側面を酸化させて形成することが可能である。あるいは、ＣＶＤ法により、シリコン基板１０上にシリコン酸化膜を形成した後、コンタクトマスク２９の上面上及び側面上以外の部分を除去して形成することも可能である。
シリコン基板１０の下面上に、金属からなるドレイン電極膜１１を形成する。ドレイン電極膜１１はドレイン層１２に接し、ドレイン層１２に接続される。
このようにして、図１に示すような半導体装置１が製造される。
以上説明した実施形態の半導体装置１の製造方法によると、コンタクトマスク２９は、コンタクトトレンチ２１を形成する際のマスクとなる。また、ゲート電極１８上に層間絶縁膜を形成し、層間絶縁膜にコンタクトホールを形成しなくとも、ソース電極膜２３をソース層１４に電気的に接続することができる。したがって、リソグラフィー法によらずに、自己整合的にソース電極膜２３を形成することができる。これにより、リソグラフィー法の空間分解能に依存せず、半導体装置を高集積化することができる。
また、ソース層１４の上面１４ａをシリコン基板１０の上面に形成し、ソース電極２３の下面をソース層１４の上面１４ａに接触させることができる。ソース層１４をイオン注入法または拡散法で形成した場合には、ソース層１４の上面１４ａが最も抵抗が低い。よって、ソース電極膜２３とソース層１４との間のコンタクト抵抗を低減することができる。したがって、半導体装置を集積化しても同じ抵抗値とすることが可能となる。
さらに、図１にかかる半導体装置１の製造方法によると、ハードマスク３０の形状を上面の幅が下面の幅より狭い形状とすることにより、上面の幅が下面の幅より広いコンタクトマスク２９を形成することができる。よって、工程数を増加させずにコンタクトマスク２９の形状を変化させることが可能となる。
さらに、図１に示すように、コンタクトマスク２９の上面の幅は下面の幅より大きく形成した場合、コンタクトトレンチ２１及びキャリア抜き層２２の位置が、トレンチゲート３３に近づくことがない。コンタクトマスク２９がコンタクトトレンチ２１及びキャリア抜き層２２を形成する際のマスクとなるためである。そのため、キャリア抜き層２２をチャネルから遠ざけて形成することができる。よって、チャネルのドーパント濃度を均一に保つことが可能となる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置を例示する模式図であり、（ａ）は、模式断面図を示し、（ｂ）は、模式斜視図を示す。
本実施形態の半導体装置３は、基板層１０を含む。基板層１０は、例えば、ｎ＋形のドレイン層１２と、ｎ−形のドリフト層１５と、ｐ形のベース層１３と、ｎ−形のソース層１４と、ｐ＋形のキャリア抜き層２２と、トレンチゲート３４とを含む。ドレイン層１２及びソース領域１４は、ドリフト層１５よりも実効的なｎ形不純物濃度が高い。キャリア抜き層２２は、ベース層１３よりも実効的なｐ形不純物濃度が高い。
さらに、半導体装置３は、ドレイン層１２に電気的に接続されたドレイン電極１１と、ベース層１３及びソース領域１４に電気的に接続されたソース電極２３と、トレンチ１６の内部に埋め込まれたゲート電極１４と、を有している。
ドレイン電極１１は、ドレイン層１２の裏面には第１の主電極として設けられ、例えば金属を主な材質とする。ドレイン層１２とドレイン電極１１とはオーミック接触し、電気的に接続される。
ドリフト層１５は、ドレイン層１２の上に設けられている。
ベース層１３はドリフト層１５の上に設けられている。
ベース層１３には、複数のトレンチゲート３４が設けられている。複数のトレンチゲート３４は、例えば紙面奥行き方向に延びるストライプ状の平面パターンで形成されている。トレンチゲート３４は、トレンチ２５と、ゲート絶縁膜１７と、ゲート電極１８とを有する。
トレンチ２５は、ベース層１３を貫通し、さらに、ドリフト層１５の内部に深く到達するように形成されている。トレンチ２５の内面上におけるドリフト層１５の上面より下の部分、すなわち、トレンチ２５の内面上におけるドリフト層１５と接する部分には、トレンチ底部絶縁膜２６が設けられている。トレンチ底部絶縁膜２６は、例えば、シリコン酸化膜を主な材料とする。
また、トレンチ２５の内部におけるドリフト層１５の上面より下の部分には、埋込電極２７が設けられている。埋込電極２７は、不純物が添加され導電性を有する半導体（例えば多結晶シリコン）からなる。
埋込電極２７には、ゲート電極膜１８と同じ電位が印加されるか、または、ソース電極膜２３と同じ電位が印加されている。
トレンチ２５の内面上における埋込電極２７の上面上、すなわち、トレンチ２５の内面上におけるベース層１３及びソース層１４と接する部分並びに埋込電極２７の上面上には、ゲート絶縁膜１７が設けられている。ゲート絶縁膜１７は、例えばシリコン酸化膜を主な材料とする。
トレンチ２５の内部におけるゲート絶縁膜１７の上面上には、ゲート電極１８が設けられている。ゲート電極１８は、不純物が添加され導電性を有する半導体（例えば多結晶シリコン）からなる。あるいは、金属を用いてもよい。
埋込電極２７の幅は、ゲート電極１８の幅より細く形成されている。また、トレンチ底部絶縁膜２６の厚さは、ゲート絶縁膜１７の厚さより厚く形成されている。その他の構成は、前述の第１の実施形態と同様である。
以上説明した実施形態に係る半導体装置３において、埋込電極２７には、ゲート電極１８またはソース電極膜２３と同じ電位が印加される。埋込電極２７にソース電極膜２３と同じ電位が印加された場合には、ゲート電極１８とドレイン電極膜１１との間の位置に配置された埋込電極２７にソース電位が印加されるので、埋込電極２７を設けない場合と比較して、ゲート電極１８とドレイン電極膜１１との間の容量ＣＧＤは低下する。
また、この場合には、トランジスタはフィールドプレート構造となる。これにより、ドリフト層１５の抵抗を下げることができる。
一方、埋込電極２７に、ゲート電極１８と同じ電位が印加された場合には、電位の値が、ソース電極膜２３の電位の値と異なるものの、前述のフィールドプレートと同様の効果が得られる。
フィールドプレート構造とすると、ドリフト層１５の抵抗を下げることができる理由は次のとおりである。フィールドプレート構造でない場合にドリフト層１５の抵抗を下げると、トランジスタの耐圧が低下する。ソース層１４・ドレイン層１２間に電圧を加えて、ベース層１３とドリフト層１５との界面に空乏層を形成すると、大量の空間電荷が生じる。さらに、ドレイン電圧を上げると、界面における電位の勾配が急峻になり、電界が強くなる。そして、この電界が臨界値を超えると、素子が破壊される。このような理由から、ドリフト層１５の抵抗を下げると、トランジスタの耐圧が低下する。
しかし、本実施形態においては、ドリフト層１５で発生する正電荷と埋込電極２７の表面に誘起される負電荷とが打ち消し合うため、大量の空間電荷が生じることはない。したがって、ドリフト層１５を大きく空乏化することができる。これにより、ドリフト層の抵抗を下げることができる。
以上説明したように、本実施形態の半導体装置３は、層間絶縁膜１９の上面とソース電極２３との間にコンタクトマスク２９を含む。
コンタクトマスク２０の材質が、主にリンが導入されたポリシリコンである場合、層間絶縁膜１９の厚さを変化させることによって、ゲート電極１８と、ソース電極２３と同電位のコンタクトマスク２９との間に発生する容量ＣＧＳを最適化することができる。例えば、ＣＧＳを大きくすることにより、ゲート電極１８とドレイン電極膜１１との間の容量ＣＧＤとの比の値（ＣＧＤ／ＣＧＳ）を小さくすることができる。半導体装置１をハイサイド側、すなわち電源に近い箇所で使用するか、ローサイド側、すなわちグラウンドに近い箇所で使用するかによって、ＣＧＳの値を最適化することができる。
また、コンタクトマスク２９の材質が、シリコン酸化物である場合、ゲート電極１８とゲート電極１８の直上域におけるソース電極膜２３との間の容量ＣＧＳの値をさらに低下させることが可能となる。
層間絶縁膜１９がベース層１３の上面より突出するように設けているので、ゲート電極１８の上端部をトレンチ２５の最上部であるシリコン基板１０の上面付近に配置することができる。よって、ソース領域１４やコンタクトトレンチ２１を浅く形成でき、その結果、アバランシェ耐性を向上させることができる。
（変形例）
図５は、本実施形態の変形例に係る半導体装置４を示し、図５（ａ）は模式断面図を示し、（ｂ）は、模式斜視図を示す。
図５に示すように、コンタクトマスク２０は層間絶縁膜１９の上面中心の一部に設けられ、コンタクトマスク２０の上面及び側面には層間絶縁膜１９の横幅と略同一の横幅を有する絶縁膜３１が設けられていてもよい。コンタクトマスク２０は、絶縁膜３１によって、ソース電極２３と絶縁される。
図５に示す実施形態の変形例に係る半導体装置４は、コンタクトマスク２０がどこにも電気的に接続されない状態、いわゆるフローティングとなる。ゲート電極１８とゲート電極１８の直上域におけるソース電極２３との間の距離が、前述の第２の実施形態と比較して増加することになる。このため、ＣＧＳの値を前述の第２の実施形態におけるＣＧＳの値より低下させることが可能となる。
次に、図６（ａ）〜（ｅ）を参照して、第２の実施形態に係る半導体装置３の製造方法について説明する。
図６（ａ）に示すように、基板（ドレイン層）１２上にドリフト層１３を形成する。これらはいずれもｎ形の導電形のシリコン層である。
次に、シリコン基板１０にトレンチ２５を形成する。通常、トレンチ２５は、下部が上部よりも細いテーパ形状となる。
そして、トレンチ２５の内面上に、トレンチ底部絶縁膜２６を形成する。トレンチ底部絶縁膜２６は、例えば熱処理を行うことにより、トレンチ２５の内面を酸化することにより形成する。また、トレンチ２５の内面を含むシリコン基板１０上にシリコン酸化膜を形成した後、トレンチ２５の内面上の部分以外の部分を除去して形成することもできる。
その後、トレンチ２５の内部を埋め込むように、シリコン基板１０上に、導電材料、例えばポリシリコンを堆積させた後、エッチングバックを行い、堆積されたポリシリコンのうち、トレンチ２５の底部に埋め込まれた部分以外の部分を除去する。これにより、ポリシリコンをトレンチ２５の底部に埋め込む。ポリシリコンには、不純物、例えばリンを導入する。この結果、トレンチ２５の底部に、ポリシリコンからなる埋込電極２７が形成される。
次に、図６（ｂ）に示すように、トレンチ底部絶縁膜２６における埋込電極２７上に位置する部分を除去する。
そして、埋込電極２７上におけるトレンチ２５の内面上及び埋込電極の上面上にゲート絶縁膜１７を形成する。例えば、ＣＶＤ法により、トレンチ２５の内面上及び埋込電極２７の上面上にシリコン酸化膜を形成してゲート絶縁膜１７を形成する。この場合には、ゲート絶縁膜１７は、シリコン基板１０の上面上及びハードマスク３０の側面上にも形成される。他の方法としては、熱処理を行って、トレンチ２５の内面及び埋込電極２７の上面を酸化して、ゲート絶縁膜１７を形成する。ゲート絶縁膜１７の膜厚は、トレンチ底部絶縁膜２６の膜厚よりも薄くする。
その後、トレンチ２５の内部を埋め込むように、シリコン基板１０上に、導電材料、例えばポリシリコンを堆積させた後、エッチングバックを行い、堆積されたポリシリコンのうち、トレンチ２５の内部に埋め込まれた部分以外の部分を除去する。これにより、ポリシリコンをトレンチ２５内の上部に埋め込む。ポリシリコンには、不純物、例えばリンを導入する。この結果、トレンチ２５内の上部に、ポリシリコンからなるゲート電極１８が形成される。上述の如く、トレンチ２５の形状は、下部が上部よりも細いテーパ形状であり、また、ゲート絶縁膜１７をトレンチ底部絶縁膜２６よりも薄く形成することにより、ゲート電極１８の幅が埋込電極２７の幅より広くなる。
次に、図６（ｃ）に示すように、ゲート電極１８の上面上に、層間絶縁膜１９を形成する。層間絶縁膜１９は、前述の第１の実施形態と同様に、熱処理またはＣＶＤ法によって形成する。
そして、層間絶縁膜１９上に、コンタクトマスク２９を形成する。コンタクトマスク２９は、例えば、ポリシリコンを、ハードマスク３０の開口部内を埋めるようにシリコン基板１０上に堆積した後、エッチングバックし、ハードマスク３０の間の部分以外の部分を除去して形成する。
次に、図６（ｄ）に示すように、コンタクトマスク２９をマスクとして、ハードマスク３０を除去する。
ここで、コンタクトマスク２９と層間絶縁膜１９の側壁にハードマスク３０を一部残して、エッチングしてもよい。例えば、前述の第１の実施形態と同様の方法で行う。
さらに、コンタクトマスク２９をマスクとして、シリコン基板１０におけるトレンチ２５の相互間に、ボロンをイオン注入し、ベース層１３を形成する。ベース層１３は、シリコン基板１０におけるトレンチ２５に接する部分まで形成する。また、ベース層１３は、ゲート電極１８の下面に相当する深さより浅くなるように形成する。
次に、ベース層１３の上層におけるトレンチ２５に接する領域にソース層１４を形成する。ソース層１４は、コンタクトマスク２９をマスクとして、リンをイオン注入して形成する。
コンタクトマスク２９をマスクとして、シリコン基板１０の上面にコンタクトトレンチ２１を形成する。そして、コンタクトトレンチ２１の底面の直下領域にキャリア抜き層２２を形成する。
前述の第１の実施形態と同様に、イオン注入後の活性化熱処理等の製造過程において、ポリシリコンからなるコンタクトマスク２９を酸化することで、シリコン酸化物からなるコンタクトマスク２９とすることができる。または、意図的にポリシリコンからなるコンタクトマスク２９を酸化する熱処理を行って、シリコン酸化物からなるコンタクトマスク２９とすることもできる。
また、変形例のように、コンタクトマスク２０の上面上及び側面上に絶縁膜３１を形成する場合は、例えば熱処理によって、ポリシリコンからなるコンタクトマスク２０の上面及び側面を酸化させて形成することが可能である。あるいは、ＣＶＤ法により、シリコン基板１０上にシリコン酸化膜を形成した後、コンタクトマスク２０の上面上及び側面上以外の部分を除去して形成することも可能である。
そして、図６（ｅ）に示すように、前述の第１の実施形態における図３（ｅ）と同様の工程を行うことによって、図４に示すような半導体装置３が製造される。
以上説明した本実施形態に係る半導体装置３及びその製造方法によると、ドリフト層１５の低抵抗化により、ソース・ドレイン間の低抵抗化を図ることができる。また、ソース・ドレイン間の耐圧も向上する。よって、埋込電極２７が設けられていない場合と同等の抵抗及び耐圧を示しながら、小型化することができるので、半導体装置を高集積化することができる。
また、埋込電極２７を備えた半導体装置３を自己整合的に製造することができる。
また、本実施形態において、トレンチ底部絶縁膜２６を熱処理によって形成すれば、トレンチ２５の幅を微細化してもトレンチ底部絶縁膜２６を形成することができる。
よって、半導体装置を高集積化することができる。
以上説明した実施形態によれば、高集積化を図ることができる半導体装置及び半導体装置の製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、４：半導体装置、１０：シリコン基板、１１：ドレイン電極、１２：ドレイン層、１３：ベース層、１４：ソース層、１４ａ：ソース層の上面、１５：ドリフト層、１６：トレンチ、１７：ゲート絶縁膜、１８：ゲート電極、１９：層間絶縁膜、２０：コンタクトマスク、２１：コンタクトトレンチ、２２：オーミック層、２２ａ：キャリア抜き層の上面、２３：ソース電極、２５：トレンチ、２６：トレンチ底部絶縁膜、２７：埋込電極、２９：コンタクトマスク、３０：ハードマスク、３１：絶縁膜、３２：コンタクト、３３：トレンチゲート、３４：トレンチゲート

Claims (12)

  1. 第１導電形のドレイン層と、
    前記ドレイン層上に形成され、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト層と、
    前記ドリフト層上に形成された第２導電形のベース層と、
    前記ベース層上に選択的に形成された第１導電形のソース層と、
    前記ソース層の上面から前記ベース層を貫通する複数のトレンチの内面上に形成されたゲート絶縁膜と、
    前記トレンチの内部に埋め込まれたゲート電極と、
    前記ゲート電極の上面を覆うように前記トレンチ上に形成され、少なくとも上面が前記ソース層の上面より上に位置する層間絶縁膜と、
    前記層間絶縁膜上に形成され、導電性または絶縁性のコンタクトマスクと、
    を備えたことを特徴とする半導体装置。
  2. 前記トレンチ内における前記ゲート電極及び前記ゲート絶縁膜よりも下方に設けられた埋込電極と、
    前記埋込電極と前記ドリフト層との間に形成されたトレンチ底部絶縁膜と、
    をさらに備えたことを特徴とする請求項１記載の半導体装置。
  3. 前記ベース層の上面における前記トレンチの相互間の領域には、前記ベース層の内部に到達するコンタクトトレンチが形成されており、
    前記ソース電極は前記コンタクトトレンチ内に埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記ドレイン層、前記ドリフト層、前記ベース層及び前記ソース層はシリコンによって形成されており、
    前記コンタクトマスクはシリコン酸化物を含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記ドレイン層、前記ドリフト層、前記ベース層及び前記ソース層はシリコンによって形成されており、
    前記コンタクトマスクはシリコンを含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  6. 前記コンタクトマスクと前記ソース電極との間に設けられた絶縁膜をさらに備えたことを特徴とする請求項５記載の半導体装置。
  7. 前記コンタクトマスクを覆い、前記ソース層に接したソース電極を備えたことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
  8. 第１導電形のドレイン層上に、実効的な不純物濃度が前記ドレイン層の実効的な不純物濃度よりも低い第１導電形のドリフト層が形成された半導体基板上に、一方向に延びる複数の開口部が形成されたハードマスクを形成する工程と、
    前記ハードマスクをマスクとしてエッチングを行い、前記半導体基板における前記ドレイン層の上面より上の部分に、前記一方向に延びる複数のトレンチを形成する工程と、
    前記トレンチの内面上にゲート絶縁膜を形成する工程と、
    前記トレンチの内部に導電材料を埋め込んで、ゲート電極を形成する工程と、
    前記ゲート電極上に、少なくとも上面が前記半導体基板の上面より上で、前記ハードマスクの上面より下になるように層間絶縁膜を形成する工程と、
    前記ハードマスクの間における前記層間絶縁膜上に、コンタクトマスクを形成する工程と、
    前記コンタクトマスクをマスクとしてエッチングを行い、前記ハードマスクを除去する工程と、
    前記コンタクトマスクをマスクとしてエッチングを行うことにより、前記トレンチの相互間における前記半導体基板の上面から前記ベース層に到達するようにコンタクトトレンチを形成する工程と、
    前記半導体基板における前記ゲート電極の下面よりも上方に位置する部分に、前記コンタクトマスクをマスクとして不純物を導入することにより、第２導電形のベース層を形成する工程と、
    前記コンタクトマスクをマスクとして不純物を導入することにより、前記ベース層の上部における前記トレンチに接する部分に、第１導電形のソース層を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  9. 前記トレンチの内面上にトレンチ底部絶縁膜を形成する工程と、
    前記トレンチの底部に導電材料を埋め込んで埋込電極を形成する工程と、
    前記トレンチ底部絶縁膜における前記埋込電極の上面より上の部分を除去する工程と、
    をさらに備え、
    前記ゲート絶縁膜を形成する工程において、前記ゲート絶縁膜は、前記トレンチの内面上における前記埋込電極上の部分及び前記埋込電極の上面上に形成し、
    前記ゲート電極を形成する工程において、前記ゲート電極は、前記トレンチの内部における前記埋込電極上に導電材料を埋め込んで形成することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ハードマスクの開口部の相互間の幅を細くして、前記ソース層の上面を露出させる工程と、
    をさらに備えたことを特徴とする請求項８または９に記載の半導体装置の製造方法。
  11. 前記コンタクトマスクを覆い、前記ソース層に接し、前記コンタクトトレンチを埋めるようにソース電極を形成する工程を備えたことを特徴とする請求項８〜１０のいずれか１つに記載の半導体装置の製造方法。
  12. 前記半導体基板はシリコンによって形成されており、
    前記コンタクトマスクはシリコンを含み、
    前記コンタクトマスクを酸化する工程をさらに備えたことを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置の製造方法。
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