KR20100074503A - 트렌치 게이트형 모스트랜지스터의 제조방법 - Google Patents
트렌치 게이트형 모스트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR20100074503A KR20100074503A KR1020080132961A KR20080132961A KR20100074503A KR 20100074503 A KR20100074503 A KR 20100074503A KR 1020080132961 A KR1020080132961 A KR 1020080132961A KR 20080132961 A KR20080132961 A KR 20080132961A KR 20100074503 A KR20100074503 A KR 20100074503A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- region
- gate
- conductivity type
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 210000000746 body region Anatomy 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 4
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 4
- 230000005669 field effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 게이트와 소스간의 절연성을 강화시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법에 관한 것으로,
본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 제 1 도전형 반도체 기판 상에 제 1 도전형 제 1 불순물 영역을 형성하는 단계와, 상기 제 1 도전형 제 1 불순물 영역 상에 제 2 도전형 바디 영역을 형성하는 단계와, 상기 제 2 도전형 바디 영역의 소정 부위에 제 1 도전형 불순물 주입을 통해 소스 영역을 소정 깊이로 형성하는 단계와, 상기 제 2 도전형 바디 영역, 소스 영역 및 제 1 도전형 제 1 불순물 영역을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 바닥면과 양측벽에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계와, 상기 트렌치를 갭필하도록 폴리실리콘을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
소스 영역, 게이트 산화막
Description
본 발명은 모스 트랜지스터에 관한 것으로, 특히 게이트와 소스간의 절연성을 강화시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적도 향상을 위해서 셀(Cell) 디자인의 크기가 점점 줄어드는 경향에 따라서 셀 피치 간 간격도 줄어들면서 콘택 사이즈 또한 선형적인 축소가 필요하다. 하지만, 줄어든 콘택 사이즈는 콘택 저항을 증가시켜 소자의 소비전력을 증대시키거나 소자 스피드를 떨어뜨리는 부정적인 요소를 갖게 된다.
이에 디자인 측면의 장점을 손상시키지 않고 소자의 특성을 향상시키기 위해서 콘택 저항 개선이 필요하며 그 방법 중에 하나가 트렌치 게이트형 모스트랜지스터를 사용하는 것이다.
트렌치 게이트형 모스트랜지스터는 축소된 콘택 사이즈를 실리콘 기판의 표면 아래로 실리콘 기판을 식각하여 콘택을 형성하도록 하게 됨으로 실리콘 영역과 접촉하는 전체 콘택 표면적을 증가시키게 되어 저항 증가를 상세시킬 수 있다.
이와 같은 종래의 트렌치 게이트형 모스트랜지스터를 첨부된 도면을 참조하 여 설명하도록 한다.
도 1은 종래의 트렌치 게이트형 모스트랜지스터를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 고농도 N형 불순물로 이루어진 반도체 기판(10) 위에 저농도 N형 불순물 영역(12)이 형성되어 있다. 저농도 N형 불순물 영역(12) 위에는 복수개의 저농도 P형 바디영역(14)이 트렌치 분리영역에 의해 전기적으로 서로 분리되도록 형성되어 있다. 여기서, 저농도 P형 바디 영역(12)은 트렌치 분리영역의 깊이보다 얕게 형성된다.
트렌치 분리영역의 바닥면 및 측벽에는 게이트 산화막(16)이 형성되어 있고, 트렌치 분리 영역에는 폴리실리콘이 갭필되어 폴리실리콘 게이트 전극(18)이 형성되어 있다. 그리고, 트렌치 분리영역의 양쪽 측벽에 접하는 부위에는 고농도 N형 불순물로 이루어진 소스 또는 드레인 영역(20)이 형성되어 있다.
하지만, 종래의 트렌치 게이트형 모스트랜지스터는 게이트 전극을 만들기 위한 폴리실리콘 증착 및 에치백 공정시 상부부분(A)에 게이트 산화막의 데미지 가능성으로 인하여 게이트와 소스간 누설전류 특성이 취약하게 되어 수율의 저하를 일으키게 되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 게이트와 소스간의 절연성을 강화시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 제 1 도전형 반도체 기판 상에 제 1 도전형 제 1 불순물 영역을 형성하는 단계와, 상기 제 1 도전형 제 1 불순물 영역 상에 제 2 도전형 바디 영역을 형성하는 단계와, 상기 제 2 도전형 바디 영역의 소정 부위에 제 1 도전형 불순물 주입을 통해 소스 영역을 소정 깊이로 형성하는 단계와, 상기 제 2 도전형 바디 영역, 소스 영역 및 제 1 도전형 제 1 불순물 영역을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 바닥면과 양측벽에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계와, 상기 트렌치를 갭필하도록 폴리실리콘을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 소스 영역을 게이트 산화막 형성 전에 형성하여 열적 게이트 산화막 형성 공정 진행시에 채널이 형성되는 부위의 게이트 산화막보다는 상대적으로 두꺼운 게이트 산화막을 만들어서 게이트와 소스간의 절연성을 강화시킬 수 있다. 또한, 두껍게 형성된 게이트 산화막은 채널로서 작용하지 않고 단순히 게이트와 소스간의 절연막으로마나 작용하는 것이므로 기존 트랜지스터가 갖는 수행능력은 그대로 유지할 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 트렌치 게이트형 모스트랜지스터의 제조방법에 관하여 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 고농도 N형 불순물로 이루어진 반도체 기판(100)에 에픽택셜 성장법을 이용하여 저농도 N형 불순물 영역(120)을 형성한다. 이어서, 저농도 N형 불순물 영역(120)의 표면 상에 저농도 P형 불순물을 이온주입하고 주입된 불순물들이 활성화되어 저농도 P형 바디 영역(140)을 형성한다.
이후, 저농도 P형 바디 영역(140)의 후속공정에서 형성될 트렌치 영역에 고농도 N형 불순물을 주입하여 고농도 N형 불순물로 이루어진 소스 영역(160)을 소정깊이로 형성한다.
그 다음으로, 도 2b에 도시된 바와 같이, 소스 영역(160)을 포함한 저농도 P형 바디 영역(140) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 패터닝하여 후속공정에서 형성될 트렌치에 해당하는 부분을 노출시키는 포토레지스트 패턴(180)을 형성한다. 이어서, 포토레지스트 패턴(180)을 식각 마스크로 이용한 식각공정을 통해 저농도 P형 바디 영역(140), 소스 영역(160) 및 저농도 N형 불순물 영역(120)을 선택적으로 식각하여 트렌치(200)를 형성한다. 이때, 트렌치(200)는 저농도 P형 바디 영역(140)의 깊이보다 깊게 형성되며, 트렌치(200)의 양측벽에인접한 부분의 소스 영역(160)이 소정부분 남도록 형성된다.
이어서, 도 2c에 도시된 바와 같이, 트렌치(200)에 열적 게이트 산화공정을 실시하여 트렌치(200)의 바닥면 및 양측벽에 게이트 산화막(220)을 형성한다. 이때, 소스 영역(160)과 인접한 트렌치의 측벽 부분에 형성된 게이트 산화막(220)은 소스 영역(160)이 고농도임에 따라 다른 부분들보다 두껍게 형성된다.
이후, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(180)을 스트립 공정을 통해 제거한 후, 트렌치(200)에 갭필되도록 트렌치(200)를 포함한 저농도 P형 바디 영역(140)의 전면에 폴리실리콘을 증착한 다음, 에치백(etchback) 또는 화학적 기계적 연마 공정(CMP)를 통해 평탄화를 실시하여 트렌치(200)에 매립된 게이트(300)를 형성한다.
따라서, 본 발명은 소스 영역을 게이트 산화막 형성 전에 형성하여 열적 게이트 산화막 형성 공정 진행시에 채널이 형성되는 부위의 게이트 산화막보다는 상대적으로 두꺼운 게이트 산화막을 만들어서 게이트와 소스간의 절연성을 강화시킬 수 있다. 또한, 두껍게 형성된 게이트 산화막은 채널로서 작용하지 않고 단순히 게이트와 소스간의 절연막으로마나 작용하는 것이므로 기존 트랜지스터가 갖는 수행능력은 그대로 유지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 트렌치 게이트형 모스트랜지스터를 나타낸 단면도.
도 2a 내지 2d는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 반도체 기판 120: 저농도 N형 불순물 영역
140: 저농도 P형 바디 영역 160: 소스 영역
180: 포토레지스트 패턴 200: 트렌치
220: 게이트 산화막 300: 게이트
Claims (5)
- 제 1 도전형 반도체 기판 상에 제 1 도전형 제 1 불순물 영역을 형성하는 단계와,상기 제 1 도전형 제 1 불순물 영역 상에 제 2 도전형 바디 영역을 형성하는 단계와,상기 제 2 도전형 바디 영역의 소정 부위에 제 1 도전형 불순물 주입을 통해 소스 영역을 소정 깊이로 형성하는 단계와,상기 제 2 도전형 바디 영역, 소스 영역 및 제 1 도전형 제 1 불순물 영역을 선택적으로 식각하여 트렌치를 형성하는 단계와,상기 트렌치의 바닥면과 양측벽에 게이트 산화 공정을 통해 게이트 산화막을 형성하는 단계와,상기 트렌치를 갭필하도록 폴리실리콘을 증착하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 1항에 있어서,상기 트렌치를 형성하는 단계는상기 제 2 도전형 바디 영역의 깊이보다 깊게 상기 트렌치를 형성하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 1항에 있어서,상기 트렌치를 형성하는 단계는상기 트렌치의 양측벽에 인접한 부분에 상기 소스 영역이 소정부분 남도록 형성되는 것을 특징으로 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 1항에 있어서,상기 소스 영역에 인접한 부분의 트렌치 측벽에 형성된 상기 게이트 산화막은 다른 부위에 형성된 게이트 산화막보다 두껍게 형성되는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
- 제 1항에 있어서,상기 소스 영역은 고농도 제 1 도전형 불순물을 주입하여 형성하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080132961A KR20100074503A (ko) | 2008-12-24 | 2008-12-24 | 트렌치 게이트형 모스트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080132961A KR20100074503A (ko) | 2008-12-24 | 2008-12-24 | 트렌치 게이트형 모스트랜지스터의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100074503A true KR20100074503A (ko) | 2010-07-02 |
Family
ID=42637015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080132961A KR20100074503A (ko) | 2008-12-24 | 2008-12-24 | 트렌치 게이트형 모스트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100074503A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9613965B2 (en) | 2011-10-13 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US9634134B2 (en) | 2011-10-13 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US11315931B2 (en) | 2011-10-13 | 2022-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
-
2008
- 2008-12-24 KR KR1020080132961A patent/KR20100074503A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9613965B2 (en) | 2011-10-13 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US9634134B2 (en) | 2011-10-13 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US10103151B2 (en) | 2011-10-13 | 2018-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
| US10700070B2 (en) | 2011-10-13 | 2020-06-30 | Taiwan Semiconductor Manufacturing Company | Embedded transistor |
| US10748907B2 (en) | 2011-10-13 | 2020-08-18 | Taiwan Semiconductor Manufacturing Company | Embedded transistor |
| US11315931B2 (en) | 2011-10-13 | 2022-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI548086B (zh) | 溝渠式橫向擴散金屬氧化半導體元件及其製造方法 | |
| KR20100058055A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100988776B1 (ko) | 리세스드 게이트 트랜지스터의 제조 방법 | |
| TW201440118A (zh) | 半導體功率元件的製作方法 | |
| JP2013545306A (ja) | 拡張されたドレインｍｏｓトランジスタ | |
| US8441067B2 (en) | Power device with low parasitic transistor and method of making the same | |
| CN112582265B (zh) | 半导体结构及其形成方法 | |
| KR20100074503A (ko) | 트렌치 게이트형 모스트랜지스터의 제조방법 | |
| KR20070020919A (ko) | 리세스 채널 어레이 트랜지스터 및 그 제조 방법 | |
| KR100853799B1 (ko) | 트렌치 게이트 반도체 소자 및 그의 제조 방법 | |
| CN108511346B (zh) | Ldmos器件的制造方法 | |
| KR100906557B1 (ko) | 반도체소자 및 그 제조방법 | |
| KR100730466B1 (ko) | 트렌치 트랜지스터 및 그의 제조 방법 | |
| KR100929635B1 (ko) | 수직형 트랜지스터 및 그의 형성방법 | |
| US20130049108A1 (en) | Quasi-Vertical Power MOSFET and Methods of Forming the Same | |
| KR100649821B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| CN108321206B (zh) | Ldmos器件及其制造方法 | |
| KR20010048974A (ko) | 반도체소자의 모스 트랜지스터 형성방법 및 그에 의해제조된 모스 트랜지스터 | |
| KR100626908B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101096579B1 (ko) | 전력용 반도체 소자 및 그의 제조 방법 | |
| JP2012084846A (ja) | 半導体装置及びその製造方法 | |
| KR20080029266A (ko) | 반도체 소자의 제조방법 | |
| KR100988775B1 (ko) | 반도체 소자의 트랜치 컨택 형성 방법 | |
| KR20110078926A (ko) | 반도체 소자의 제조 방법 | |
| KR100317311B1 (ko) | 반도체소자 및 그의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |