KR101037120B1 - 시프트 레지스터 및 그 구동방법 - Google Patents

시프트 레지스터 및 그 구동방법 Download PDF

Info

Publication number
KR101037120B1
KR101037120B1 KR1020057010414A KR20057010414A KR101037120B1 KR 101037120 B1 KR101037120 B1 KR 101037120B1 KR 1020057010414 A KR1020057010414 A KR 1020057010414A KR 20057010414 A KR20057010414 A KR 20057010414A KR 101037120 B1 KR101037120 B1 KR 101037120B1
Authority
KR
South Korea
Prior art keywords
inverter
switch
electrode
output
potential
Prior art date
Application number
KR1020057010414A
Other languages
English (en)
Other versions
KR20050085458A (ko
Inventor
미쓰아키 오사메
아야 안자이
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20050085458A publication Critical patent/KR20050085458A/ko
Application granted granted Critical
Publication of KR101037120B1 publication Critical patent/KR101037120B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
    • G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
    • G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
    • H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Liquid Crystal (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은, 인버터의 입력부를 인버터의 문턱치 전위로 하고, 인버터의 입력부에 용량수단을 개재하여 CK신호를 입력함으로써 CK신호는 증폭되고, 그 증폭된 CK신호를 시프트 레지스터에 사용한다. 즉, 인버터의 문턱치 전위를 취득함으로써 트랜지스터 특성의 불균일에 거의 영향을 주지 않는 시프트 레지스터를 제공 할 수 있다.
시프트 레지스터, 레벨 시프터, 클록신호, 인버터. 표시장치

Description

시프트 레지스터 및 그 구동방법{SHIFT RESISTOR AND METHOD FOR DRIVING SAME}
본 발명은, 영상신호를 입력해서 영상표시를 행하는 액티브 매트릭스형 표시장치에 관한 것이다. 또한, 영상신호를 순차적으로 샘플링해가는 샘플링 펄스를 생성하는 시프트 레지스터에 관한 것이다.
최근, 액정표시장치나 발광장치 등과 같은 액티브 매트릭스형 표시장치는, 휴대 기기대상 등의 수요의 증가로부터 개발이 진행되고 있다. 특히 절연체 상에 다결정반도체(폴리실리콘)에 의해 형성된 트랜지스터를 사용하고, 화소 및 구동회로(이하, 내부회로라고 칭한다.)를 일체로 형성하는 기술은 활발하게 개발이 진행되고 있다. 내부회로는 소스신호선 구동회로, 게이트신호선 구동회로 등을 가지고, 매트릭스 형상으로 배치된 화소를 제어한다.
또한 내부회로는 플렉시블 프린트 기판(FPC) 등을 개재하여 컨트롤 IC 등(이하, 외부회로라고 칭한다.)과 접속되어, 그 동작이 제어된다.
일반적으로, 외부회로에 사용하는 IC는 단결정이기 때문에, 내부회로의 전원전압보다 낮은 전압에서 동작한다. 현재의 상태에서는, 보통 외부회로는 3.3V의 전 원전압에서 동작하지만, 내부회로는 10V정도의 전원전압에서 동작한다. 따라서, 외부회로의 클록(이후, CK로 표기)신호로 내부회로의 시프트 레지스터를 동작시키기 위해서는, 레벨 시프터 등으로 CK신호를 내부회로의 전원전압과 같은 정도의 전압으로 증폭할 필요가 있다.
외부회로로 CK신호를 증폭할 경우에는 레벨 시프터IC, 전원IC 등과 같은 부품의 증가, 소비전력의 증가 등의 문제가 발생한다. 내부회로에 있어서는, FPC의 입력부에 CK신호를 증폭하는 레벨 시프터를 설치하고, 시프트 레지스터 전단에 공급하면, 레이아웃 면적의 증가, 소비전력의 증가, 고주파동작의 곤란 등과 같은 문제를 발생시킨다.
그 때문에 저전압의 CK신호로 동작하는 시프트 레지스터가 제안되어 있다. 본 발명의 시프트 레지스터는 차동증폭형의 데이터전송부를 구비함으로써, 저전원전압, 저전압입력 신호로도 충분하게 동작할 수 있다고 언급하고 있다(예를 들면 일본 특개평11-184432호 공보 참조).
상기 차동증폭형의 데이터전송부를 구비하는 시프트 레지스터는, 차동증폭기를 구성하는 트랜지스터 특성이 예정하고 있던 특성으로부터 벗어난 때에는, 시프트 레지스터가 오동작할 경우가 있다. 단결정이 아닌 폴리실리콘 TFT 등에 있어서는, 특성의 불균일은 무시할 수 없는 문제이다.
본 발명은 상기한 문제점을 감안해서 이루어진 것으로, 트랜지스터의 특성 불균일의 영향을 받기 어려운, 저소비전력의 시프트 레지스터를 제공 하는 것을 과제로 하는 것이다.
발명의 개시
본 발명은, 문턱치 전위를 취득한 인버터의 입력부에 용량수단을 개재하여 CK신호를 입력함으로써 CK신호는 증폭되고, 그 증폭한 CK신호를 시프트 레지스터에 사용한다. 즉, 인버터의 문턱치 전위를 취득함으로써, 트랜지스터의 특성 불균일에 거의 영향을 주지 않는 시프트 레지스터를 제공할 수 있다.
또한 CK신호를 증폭하는 레벨 시프터는, 시프트 레지스터의 출력펄스를 이용하여 생성한 제어신호에 의해 동작하기 때문에, CK신호의 증폭이 필요한 짧은 기간만 동작한다. 이에 따라 CK신호의 레벨 시프터는 관통전류가 흐르는 기간이 짧고, 저소비전력의 시프트 레지스터를 제공할 수 있다.
본 발명의 구성을 이하에 적는다.
본 발명의 시프트 레지스터는, 클록신호의 진폭을 증폭하는 레벨 시프터를 가지는 시프트 레지스터에 있어서,
상기 레벨 시프터는, 용량수단과,
상기 용량수단의 제1의 전극에 입력부가 접속된 인버터와,
상기 인버터의 입력부와 출력부를 전기적으로 접속하는 수단과,
상기 용량수단의 제2의 전극에 기준전위를 입력하는 제1의 수단과,
상기 용량수단의 제2의 전극에 상기 클록신호를 입력하는 제2의 수단과,
상기 레벨 시프터의 출력의 전위를 고정하는 제3의 수단과,
상기 레벨 시프터가 동작하지 않는 기간에 있어서, 상기 인버터의 입력부의 전위를 고정하는 제4의 수단을 가지고,
상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 한다.
또한 상기 기준전위로서 상기 클록신호의 H레벨과 L레벨의 전위를 사용하는 것을 특징으로 한다.
본 발명의 시프트 레지스터는, 클록신호의 진폭을 증폭하는 레벨 시프터를 가지는 시프트 레지스터에 있어서,
상기 레벨 시프터는, 용량수단과,
상기 용량수단의 제1의 전극에 입력부가 접속된 제1의 인버터와,
상기 제1의 인버터의 출력부에 입력부가 접속된 제2의 인버터와,
상기 제1의 인버터의 입력부와 출력부의 사이에 설정된 제1의 스위치와,
상기 제1의 인버터의 입력부와 전원과의 사이에 설정된 제2의 스위치와,
상기 용량수단의 제2의 전극에 기준전위를 입력하는 제1의 수단과,
상기 용량수단의 제2의 전극에 상기 클록신호를 입력하는 제2의 수단을 가지고,
상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제3의 스위치를 가지고,
상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 한다.
본 발명의 시프트 레지스터는, 클록신호의 진폭을 증폭하는 레벨 시프터를 가지는 시프트 레지스터에 있어서,
상기 레벨 시프터는, 직렬로 접속된 제1의 인버터 및 제2의 인버터와,
상기 제1의 인버터의 입력부와 출력부의 사이에 설정된 제1의 스위치와,
상기 제1의 인버터의 입력부와 전원과의 사이에 설정된 제2의 스위치와,
상기 제1의 인버터의 입력부에 제1의 전극이 접속된 제1의 용량수단 및 제2의 용량수단과,
상기 제1의 용량수단의 제2의 전극에 기준전위로서 상기 클록신호의 H레벨을 입력하는 제3의 스위치와,
상기 제2의 용량수단의 제2의 전극에 기준전위로서 상기 클록신호의 L레벨을 입력하는 제4의 스위치와,
상기 제1의 용량수단 및 제2의 용량수단의 제2의 전극에 상기 클록신호를 입력하는 수단을 가지고,
상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제5의 스위치를 가지고,
상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 한다.
본 발명의 시프트 레지스터는, 클록신호의 진폭을 증폭하는 레벨 시프터를 가지는 시프트 레지스터에 있어서,
상기 레벨 시프터는, 직렬로 접속된 제1의 인버터 및 제2의 인버터와,
상기 제1의 인버터의 입력부와 출력부의 사이에 설정된 제1의 스위치와,
상기 제1의 인버터의 입력부와 전원과의 사이에 설정된 제2의 스위치와,
상기 제1의 인버터의 입력부에 제1의 전극이 접속된 제1의 용량수단 및 제2의 용량수단과,
상기 제1의 용량수단의 제2의 전극에 출력부가 접속된 제3의 인버터와,
상기 제3의 인버터의 입력부와 출력부의 사이에 설정된 제3의 스위치와,
상기 제3의 인버터의 입력부와 전원과의 사이에 설정된 제4의 스위치와,
상기 제3의 인버터의 입력부에 제1의 전극이 접속된 제3의 용량수단과,
상기 제3의 용량수단의 제2의 전극에 상기 클록신호의 H레벨의 전위를 입력하는 제5의 스위치와,
상기 제2의 용량수단의 제2의 전극에 출력부가 접속된 제4의 인버터와,
상기 제4의 인버터의 입력부와 출력부의 사이에 설정된 제6의 스위치와,
상기 제4의 인버터의 입력부와 전원과의 사이에 설정된 제7의 스위치와,
상기 제4의 인버터의 입력부에 제1의 전극이 접속된 제4의 용량수단과,
상기 제4의 용량수단의 제2의 전극에 상기 클록신호의 L레벨의 전위를 입력하는 제8의 스위치와,
상기 제3의 용량수단 및 제4의 용량수단의 제2의 전극에 상기 클록신호를 입력하는 수단을 가지고,
상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제9의 스위치를 가지고,
상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생 성되는 것을 특징으로 한다.
또한 본 발명의 시프트 레지스터는,
시프트 레지스터를 구성하는 레벨 시프터의 단수와 플립플롭의 단수의 비가, 1:N(N은 2이상)인 것을 특징으로 한다.
본 발명의 시프트 레지스터의 구동방법은, 클록신호의 진폭을 증폭하는 레벨 시프터를 가지고,
상기 레벨 시프터는, 용량수단과,
상기 용량수단의 제1의 전극에 입력부가 접속된 인버터와,
상기 인버터의 입력부와 출력부의 사이에 설정된 스위치와,
상기 용량수단의 제2의 전극에 기준전위를 입력하는 제1의 수단과,
상기 용량수단의 제2의 전극에 클록을 입력하는 제2의 수단과,
상기 레벨 시프터의 출력의 전위를 고정하는 제3의 수단과,
상기 인버터의 입력부의 전위를 고정하는 제4의 수단을 가지는 시프트 레지스터의 구동방법에 있어서,
리셋트 기간에 있어서, 상기 스위치를 온 하고, 상기 인버터의 입력부 및 출력부를 상기 인버터의 문턱치 전위로 함으로써, 상기 용량수단의 제1의 전극이 상기 문턱치 전위로 하고, 상기 제1의 수단에 의해 상기 용량수단의 제2의 전극을 기준전위로 하고,
클록 인출기간에 있어서, 상기 제2의 수단에 의해 상기 용량수단의 제2의 전극에 상기 클록신호를 입력하고, 상기 기준전위로부터의 전위의 변동에 의해, 상기 제3의 수단에 의해 H레벨 또는 L레벨을 입력된 상기 클록신호에 대응해서 출력하고,
상기 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 제3의 수단에 의해, 상기 레벨 시프터의 출력의 전위를 고정하고,
상기 레벨 시프터가 동작하지 않는 기간에 있어서, 상기 제4의 수단에 의해, 상기 인버터의 입력부의 전위를 고정하고,
상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 한다.
또 본 발명의 시프트 레지스터의 구동방법은, 상기 기준전위에 상기 클록신호의 H레벨과 L레벨의 전위를 사용하는 것을 특징으로 한다.
제1도는, 실시예1을 도시한 도면이다.
제2도는, 실시예2을 도시한 도면이다.
제3도는, 실시예3을 도시한 도면이다.
제4도는, 실시예3에 있어서의 타이밍 차트를 도시한 도면이다.
제5도는, 제어신호의 타이밍을 도시한 도면이다.
제6도는, 본 발명이 적용가능한 시프트 레지스터의 구성을 도시한 도면이다.
제7도는, D-FF의 구성예를 도시한 도면이다.
제8도는, 본 발명에 있어서의 제어신호의 생성방법의 예를 도시한 도면이다.
제9도는, 본 발명이 적용가능한 전자기기의 예를 도시한 도면이다.
제10도는, 인버터의 특성을 도시한 도면이다.
제11도는, 출력 인버터의 다른 구성예를 도시한 도면이다.
본 발명의 실시예에 대하여, 이하에 설명한다.
[실시형태1]
제1도(a)에 본 발명의 시프트 레지스터의 CK신호를 증폭하는 레벨시프터의 제1의 구성을 나타낸다.
본 실시형태의 레벨 시프터는 CK인출용 스위치(1001), 레퍼런스용 스위치(1002), 문턱치 세트용 스위치(1003), 용량수단(1004), 보정 인버터(1005), 전위고정용 스위치(1006), 출력 인버터(1007)를 가지고, 출력 인버터(1007)는 제1의 P형 TFT(lOO8), 제2의 P형 TFT(lOO9) 및 N형 TFT(lOlO)를 가진다.
CK 인출용 스위치(1001)는 시프트 레지스터의 출력펄스로부터 생성된 신호②에 의해 온/오프가 제어되고, CK신호를 받아들인다. 레퍼런스용 스위치(1002)는 시프트 레지스터의 출력펄스로부터 생성한 신호①에 의해 온 오프가 제어되고, CK 인출용 스위치(1001)와 용량수단(1004)과의 접속부에, 기준전위를 받아들인다. 보정 인버터(1005)의 입력부, 출력부는 문턱치 세트용 스위치(1003)를 개재하고, 전기적으로 접속되어 있으며, 상기 문턱치 세트용 스위치(1003)의 온/오프는 신호①에 의하여 제어되고 있다. 여기에서, CK 인출용 스위치(1001), 레퍼런스용 스위치(1002), 문턱치 세트용 스위치(1003), 전위고정용 스위치(1006)는 제어신호가 H레벨일 때 온 하는 것으로 한다.
상기 레벨 시프터가 동작하지 않는 기간 동안, 보정 인버터(1005)의 오동작이나 관통전류를 방지하기 위해서, 보정 인버터(1005)의 입력부는 전위고정용 스위치(1006)를 거쳐서 GND전원과 접속된다. 상기 전위고정용 스위치(1006)는 시프트 레지스터의 출력펄스로부터 생성된 신호③에 의해 온/오프가 제어된다. 출력 인버터(1007)에 있어서, CK신호인출이 개시될 때까지, 오동작하지 않도록, 제1의 P형 TFT(lOO8)는, 시프트 레지스터의 출력펄스로부터 생성된 신호④로 온/오프가 제어된다.
여기에서, OUT은 레벨 시프터가 동작하지 않는 기간은 GND전위가 되고, CK신호의 H레벨을 받아들인 때에는 VDD전위가 되는 설정으로 되어 있다. 이 때문에, 레벨 시프터가 동작하지 않는 기간은, 보정 인버터(1005)의 입력부는 GND전위로 고정되어 있다. 또한 출력 인버터(1007)에 제1의 P형 TFT(lOO8)의 스위치를 설치하고 있는 것은, 제1의 P형 TFT(lOO8)에서 VDD의 출력기간을 제어함으로써, 보정 인버터(1005)의 출력이 일정하지 않을 때에 오동작하지 않도록 하기 위해서이다.
또한 레벨 시프터가 동작하지 않는 기간에 있어서, 보정 인버터(1005)의 입력부를 H레벨로 고정한 쪽이 논리적으로 맞을 때에는 , 전위고정용 스위치(1006)를 P형 TFT로 하고, 보정 인버터(1005)의 입력부를 VDD에 전기적으로 접속한다. 또한 출력 인버터(1007)를 예를 들면 제11도의 1107에 나타나 있는 바와 같은 구성으로 함으로써 출력 인버터(1007)의 VDD의 출력기간을 제어하고 있는 제1의 P형 TFT(lOO8) 대신에, N형 TFT(lllO)에서 GND의 출력기간을 제어함으로써, 리셋트 기간Tl에 있어서, 보정 인버터(1005)의 출력이 일정하지 않을 때에 오동작하지 않도록 할 수도 있다. 또, 제11도에 있어서, 제1도와 같은 것에는 같은 기호를 사용하고 있다.
제1도(b)에 본 실시형태의 레벨 시프터의 타이밍 차트를 나타낸다. 제1도(a),(b)를 사용하여 상기 레벨 시프터에서 저전압의 CK신호를 증폭하는 동작에 관하여 설명한다. 예로서 전위를 명기해서 설명한다. GND는 0V, VDD는 7V, 신호①, ②, ③ 및 ④의 H레벨은 7V, L레벨은 0V, CK신호의 H레벨은 3V, L레벨은 0V, 기준전위는 CK신호의 중간전위인 1.5V로 한다.
먼저 기간Tl은 리셋트 기간이다. 신호①이 H레벨(7V)이 되고, 레퍼런스용 스위치(1002), 문턱치 세트용 스위치(1003)가 온 한다. 노드a는 기준전위(1.5V)가 된다.노드b는 노드c의 전위가 피드백되어 전위가 움직이지 않는 방향으로 작용하므로, 보정 인버터(1005)의 문턱치 전위(여기서는 3.5V로 한다)가 된다. 여기에서, 용량수단(1004)의 양단의 전위차가 보존된다.
이어서, CK 인출기간T2로 옮겨지고, 신호②가 H레벨(7V)이 되고, CK 인출용 스위치(1001)가 온 한다. T2기간의 최초에 CK신호는 L레벨(OV)이기 때문에, 노드a의 전위가 1.5V로부터 0V가 된다. 용량수단의 양단의 전위차는 유지되므로, 노드b는 노드a의 전압변화분 만큼 변화한다. 따라서, 노드b는 3.5V로부터 1.5V정도 하강한다.
제10도에 일반적인 인버터의 VIN-VOUT특성을 나타낸다. 제10도에 나타나 있는 바와 같이 VIN이 문턱치로부터 상하 어느 쪽인가로 조금이라도 변동하면, VOUT은 크게 VDD 또는 GND에 접근한다.
따라서, Tl기간에 있어서 노드b는 보정 인버터(1005)의 문턱치 전위로 세트되어 있었기 때문에, 노드b의 변화에 노드c는 민감하게 반응한다. 이 경우, 노드b의 전위는 하강하고 있기 때문에, 노드c는 VDD에 크게 접근한다. 그리고, OUT의 출력은 GND(OV) 그대로이다.
다음에 T2기간에, CK신호가 L레벨(OV)부터 H레벨(3V)로 변화한다. 이에 따라 노드a는, 0V에서 3V가 되고, 노드b는 3.5(문턱치 전위)+1.5V정도의 전위로 상승한다. 따라서, 노드c는 GND에 접근한다. 이 때, 신호④는 L레벨(OV)이기 때문에, OUT은 VDD(7V)가 된다.
또한 T2기간의 최후에, CK신호는 H레벨(3V)부터 L레벨(0V)로 변화된다. 이에 따라 노드a는 3V에서 0V가 되고, 노드b는 3.5(문턱치 전위)-1.5V정도의 전위로 하강한다. 따라서, 노드c는 VDD에 접근하고, OUT은 GND(0V)가 된다. 이렇게 해서, 제1도(b) OUT과 같이, CK신호의 1/2주기만큼 H레벨(7V)이 되는 펄스가 생성된다.
CK신호의 증폭을 종료한 후, 신호③이 H레벨(7V)이 되고, 전위고정용 스위치(1006)가 온 하고, 보정 인버터(1005)의 입력부는 GND(0V)에 고정된다.
또한 기준전위는 CK신호진폭의 중간전위가 바람직하지만, 엄밀하게 중간전위일 필요는 없고, 상기 CK신호의 최고전위, 최저전위와 다르며, 또한, 상기 CK신호의 진폭을 벗어나지 않는 범위에서 다소 변동시키는 것이 가능하다. 이 중간전위는, 외부회로에서 생성해도 좋고, 내부회로에서 생성해도 좋다.
본 실시형태와 같이, 전원전압에 대하여 CK신호의 진폭이 작아도, 트랜지스터의 특성 불균일의 영향을 거의 받지 않고, CK신호를 증폭할 수 있다. 또한 레벨 시프터가 동작하지 않는 기간은, 전위를 고정하고, 오동작방지나 관통전류가 흐르지 않도록 하고 있다. 따라서, 저소비전력화가 가능해진다. 이렇게, 본 발명은 트랜지스터의 특성 불균일이 큰 폴리실리콘 TFT 등을 사용한 시프트 레지스터에 적합하다.
[실시형태2]
제2도(a)에 본 발명의 시프트 레지스터의 CK신호를 증폭하는 레벨 시프터의 제2의 구성을 나타낸다.
실시형태1에서는 기준전위로서 CK신호의 중간전위를 사용하는 예를 나타내었지만, 실시형태2에서는 중간전위를 사용하지 않고, CK신호의 H레벨과 L레벨을 기준전위로서 사용하고, CK신호를 증폭하는 예를 제시한다.
본 실시형태의 레벨 시프터는 제1의 CK인출용 스위치(2001) 및 제2의 CK인출용 스위치(2004), 제1의 레퍼런스용 스위치(2002) 및 제2의 레퍼런스용 스위치(2005), H세트용 용량수단(2003) 및 L세트용 용량수단(2006), 문턱치세트용 스위치(2007), 보정 인버터(2008), 전위고정용 스위치(2009), 출력 인버터(2010)를 가지고, 출력 인버터(2010)는, 제1의 P형 TFT(2011), 제2의 P형 TFT(2012) 및 N형 TFT(2013)를 가진다.
본 실시형태의 레벨 시프터는, 보정 인버터(2008)의 입력부에 접속되는 용량 수단을 H세트용 용량수단(2003)과 L세트용 용량수단(2006)의 2개로 분할한다. 보정 인버터(2008)와 연결되는 H세트용 용량수단(2003)의 반대측 단자에는 제1의 레퍼런스용 스위치(2002)와 제1의 CK인출용 스위치(2001)가 접속되고, L세트용 용량수단(2006)의 반대측 단자에는 제2의 레퍼런스용 스위치(2005)와 제2의 CK인출용 스위치(2004)가 접속된다. 여기에서, H세트용 용량수단(2003)과 L세트용 용량수단(2006)의 전기용량은 동등한 것으로 한다.
또한 문턱치세트용 스위치(2007), 전위고정용 스위치(2009), 출력 인버터(2010)는, 실시형태1과 마찬가지로, 보정 인버터(2008)의 입력부와 출력부 사이에 문턱치세트용 스위치(2007)가 설치된다. 그리고, 보정 인버터(2008)의 출력에는 출력 인버터(2010)가 접속되고, 출력 인버터(2010)에는 VDD의 출력기간을 제어하는 제1의 P형 TFT(2011)가 설치되어 있다. 제1의 P형 TFT(2011)로 VDD의 출력기간을 제어함으로써, 보정 인버터(2008)의 출력이 일정하지 않을 때에 오동작하지 않도록 할 수 있다. 또한 레벨 시프터가 동작하지 않는 기간 동안은 전위를 고정하기 때문에 보정 인버터의 입력부는 전위고정용 스위치(2009)를 거쳐서 GND와 접속하고 있다.
또한 레벨 시프터가 동작 하지 않는 기간에 있어서, 보정 인버터(2008)의 입력부를 H레벨로 고정한 쪽이 논리적으로 맞을 때에는 전위고정용 스위치(2009)를 P형 TFT로 하고, 보정 인버터(2008)의 입력부를 VDD에 전기적으로 접속한다. 또한 실시형태1과 마찬가지로 출력 인버터(2010)를, 예를 들면 제11도의 1107에 나타나 있는 바와 같은 구성으로 함으로써, 출력 인버터(2010)의 VDD의 출력기간을 제어하 고 있는 제1의 P형 TFT(2011) 대신에, N형 TFT(lllO)로 GND의 출력기간을 제어함으로써, 리셋트 기간Tl에 있어서, 보정 인버터(2008)의 출력이 일정하지 않을 때에 오동작하지 않도록 할 수도 있다. 또, 제11도에 있어서, 제1도와 같은 것에는 같은 기호를 사용하고 있다.
제2도(b)에 본 실시형태의 레벨 시프터의 타이밍 차트를 나타낸다. 제2도(a), (b)를 사용하여 본 실시형태의 레벨 시프터에서 저전압의 CK신호를 증폭하는 동작 에 관하여 설명한다. 예로서 전위를 명기해서 설명한다. GND는 0V, VDD는 7V, 신호①, ②, ③ 및 ④의 H레벨은 7V, L레벨은 0V, CK신호의 H레벨은 3V, L레벨은 0V, 기준전위는 H레벨이 3V, L레벨은 0V로 한다.
제어신호①, ②, ③, ④의 타이밍은 실시형태1과 같다. 먼저, 리셋트 기간Tl에 있어서, 제1의 레퍼런스용 스위치(2002) 및 제2의 레페런스용 스위치(2005)가 온이 되어 노드e는 3V, 노드f는 0V의 전위가 된다. 보정 인버터(2008)의 입력부는 문턱치세트용 스위치(2007)가 온이 되고, 보정 인버터(2008)의 문턱치 전위가 된다. 여기에서, H세트용 용량수단(2003) 및 L세트용 용량수단(2006)의 각각의 용량수단의 양단의 전위차가 보존된다.
이어서 CK인출 기간T2에 옮겨지고, 제1의 CK인출용 스위치(2001) 및 제2의 CK인출용 스위치(2004)가 온 한다. 최초, CK신호는 L레벨(OV)이기 때문에, 노드e의 전위는 3V로부터 0V가 되고, 노드f의 전위는 0V 그대로이다. 이 노드e의 변화에 의해 노드g의 전위는 보정 인버터(2008)의 문턱치 전위로부터 1.5V정도 하강하게 된다. 계속해서, CK신호가 H레벨(3V)이 되면, 노드e의 전위는 0V로부터 3V가 되고, 노드f의 전위는, OV로부터 3V가 된다. 이 노드f의 변화에 의해 노드g의 전위는 보정 인버터(2008)의 문턱치 전위로부터 1.5V정도 상승한 전위가 된다. T2기간의 최후에, CK신호는 L레벨(0V)이 되고, 노드g의 전위는 보정 인버터(2008)의 문턱치 전위로부터 1.5V정도 하강한 전위가 된다. 이렇게 해서, 제2도(b) OUT과 같이, CK신호의 1/2주기만큼 H레벨(7V)이 되는 펄스가 생성된다.
상기한 바와 같이, 기준전위로서, CK신호의 중간전위를 사용하지 않고, CK신호의H레벨, L레벨을 이용하여, CK신호의 증폭이 가능하다. 따라서, CK신호의 중간전위의 전원을 추가하지 않아도, CK신호의 H레벨 전원, L레벨 전원을 사용함으로써 전원수의 삭감이 가능하다.
[실시형태3]
제3도에 본 발명의 시프트 레지스터의 CK신호를 증폭하는 레벨 시프터의 제3의 구성을 나타낸다.
실시형태1이나 실시형태2에서는, CK신호를 받아들였을 때의 보정 인버터의 입력부의 문턱치 전위로부터의 전위의 변화는 CK신호진폭의 1/2정도이었지만, 실시형태3에서는, CK신호진폭과 같은 정도로 할 수 있는 예를 나타낸다.
본 실시형태의 레벨 시프터는 제1 및 제2의 CK인출용 스위치(3001,3008), 제1 및 제2의 레퍼런스용 스위치(3002,3009), 제1, 제2, 제3, 제4 및 제5의 용량수단(3003,3007,3010,3014,3015), 제1 및 제2의 보정 인버터(3005,3012), 제1 및 제2의 문턱치 세트용 스위치(3004,3011), 제1 및 제2의 전위고정용 스위치(3006,3013), 제3의 보정 인버터(3017), 제3의 문턱치 세트용 스위치(3016), 제3의 전위고정용 스위치(3018), 출력 인버터(3019)를 가진다.
본 실시형태의 레벨 시프터는, 제3의 보정 인버터(3017)의 입력부에 접속되는 용량수단을 제2의 용량수단(3007)과 제4의 용량수단(3014)의 2개로 분할한다. 제3의 보정 인버터(3017)와 연결되는 제2의 용량수단(3007)의 반대측 단자에는 제1의 보정 인버터(3005)의 출력부가 접속되며, 제1의 보정 인버터(3005)의 입력부는 제1의 용량수단(3003)과 접속된다. 제1의 보정 인버터(3005)의 입력부와 출력부는 제1의 문턱치세트용 스위치(3004)를 개재하여 전기적으로 접속되며, 제1의 보정 인버터(3005)의 입력부는 제1의 전위고정용 스위치(3006)를 개재하여 VDD와 접속된다. 제1의 보정 인버터(3005)와 접속되는 제1의 용량수단(3003)의 반대측 단자에는 제1의 CK인출용 스위치(3001)와 제1의 레퍼런스용 스위치(3002)가 접속된다. 제1의 CK인출용 스위치(3001)로부터 CK신호를, 제1의 레퍼런스용 스위치(3002)로부터 기준전위를 각각 받아들인다.
제3의 보정 인버터(3017)와 연결되는 제4의 용량수단(3014)의 반대측 단자에는 제2의 보정 인버터(3012)의 출력부가 접속되며, 제2의 보정 인버터(3012)의 입력부는 제3의 용량수단(3010)과 접속된다. 제2의 보정 인버터(3012)의 입력부와 출력부는 제2의 문턱치세트용 스위치(3011)를 개재하여 전기적으로 접속되고, 제2의 보정 인버터(3012)의 입력부는 제2의 전위고정용 스위치(3013)를 개재하여 VDD와 접속된다. 또한 제1의 보정 인버터(3005)의 입력부와 제2의 보정 인버터(3012)의 입력부는 제5의 용량수단(3015)에서 접속된다. 제2의 보정 인버터(3012)와 접속되 는 제2의 용량수단(3010)의 반대측 단자에는 제2의 CK인출용 스위치(3008)와 제2의 레퍼런스용 스위치(3009)가 접속된다. 제2의 CK신호인출용 스위치(3008)로부터 CK신호를, 제2의 레퍼런스용 스위치(3009)로부터 기준전위를 각각 받아들인다.
또한 제3의 보정 인버터(3017)의 입력부와 출력부는 제3의 문턱치세트용 스위치(3016)를 개재하여 접속되며, 제3의 보정 인버터(3017)의 입력부는, 제3의 전위고정용 스위치(3018)를 개재하여 GND에 접속된다. 제3의 보정 인버터(3017)의 출력은 출력 인버터(3019)에 접속되며, 출력 인버터(3019)에는 VDD를 출력하는 기간을 제어하는 제1의 P형 TFT(3020)를 설치하고 있다. 여기에서, 제1, 제2, 제3 및 제4의 용량수단의 전기용량은 동등하고, 제5의 용량수단의 전기용량은 제1, 제2, 제3 및 제4의 용량수단의 전기용량보다 충분히 작은 것으로 한다.
또한 레벨 시프터가 동작하지 않는 기간에 있어서, 제3의 보정 인버터(3017)의 입력부를 H레벨로 고정한 쪽이 논리적으로 맞을 때에는, 전위고정용 스위치(3018)를 P형 TFT로 하고, 제3의 보정 인버터(3017)의 입력부를 VDD에 전기적으로 접속한다. 또한 실시형태1과 마찬가지로, 출력 인버터(3019)를 예를 들면 제11도의 1107에 나타나 있는 바와 같은 구성으로 함으로써, 출력 인버터(3019)의 VDD의 출력기간을 제어하고 있는 제1의 P형 TFT(3020) 대신에, N형 TFT(lllO)로 GND의 출력기간을 제어함으로써, 리셋트 기간Tl에 있어서, 제3의 보정 인버터(3017)의 출력이 일정하지 않을 때에 오동작하지 않도록 할 수도 있다. 또, 제11도에 있어서, 제1도와 같은 것에는 같은 기호를 사용하고 있다.
제4도에 본 실시형태의 레벨 시프터의 타이밍 차트를 나타낸다. 제3도, 제4 도를 사용하여 본 실시형태의 레벨 시프터에서 저전압의 CK신호를 증폭하는 동작에 관하여 설명한다. 예로서 전위를 명기해서 설명한다. GND는 0V, VDD는 7V, 신호①, ②, ③ 및 ④의 H레벨은 7V, L레벨은 0V, CK신호의 H레벨은 3V, L레벨은 0V, 기준전위는 H레벨이 3V, L레벨이 0V로 한다.
제어신호①, ②, ③ 및 ④의 타이밍은 실시형태1, 2와 같다. 우선, 리셋트 기간Tl에 있어서, 제1 및 제2의 레퍼런스용 스위치(3002,3009)가 온이 되고 노드i는 3V, 노드j는 0V의 전위가 된다. 동시에, 제1, 제2 및 제3의 문턱치세트용 스위치(3004,3011,3016)가 온이 되고, 제1, 제2 및 제3의 보정 인버터(3005,3012,3017)의 입출력부는 제1, 제2,및 제3의 보정 인버터(3005,3012,3017)의 문턱치 전위(3.5V로 한다)가 된다. 여기에서, 제1, 제2, 제3, 제4 및 제5의 용량수단의 양단의 전위차가 보존된다.
이어서 CK인출 기간T2로 옮겨지고, 제1 및 제2의 CK인출용 스위치(3001,3008)가 온 한다. 우선은, CK신호는 H레벨(3V)이기 때문에, 노드i의 전위는 3V 그대로이고, 노드j의 전위는 0V에서 3V가 된다. 이 노드j의 변화에 의해, 노드1의 전위는 3.5V로부터 3V정도 상승하게 되고, 노드n은 3.5V에서 0V가 된다. 또한 노드k의 전위는 제5의 용량수단(3015)에 의해, 약간 끌어 올려진다. 이에 따라 노드m의 전위도 3.5V로부터 GND방향으로 하강한다. 따라서, 노드o의 전위는 3.5V로부터 GND(0V)가 되고, 노드p는 VDD(7V)가 되며, OUT은 GND(0V)가 된다. 이어서, CK신호는 L레벨(0V), H레벨(3V)로 변화되지만, 그것에 따라서, 각 노드는, 제4도와 같이 적정하게 변화 할 수 있다.
이 구성을 사용함으로써 CK신호진폭에 대한 보정 인버터의 문턱치 전위로부터의 전위의 변화를, CK신호진폭과 같은 정도로 할 수 있고, 보다 안정된 동작을 기대할 수 있다. 또한 기준전위로서, CK신호의 중간전위를 사용하지 않고, CK신호의 H레벨, L레벨을 사용함으로써, 전원수의 삭감도 가능하다.
실시형태1, 2 및 3에서는, 리셋트 기간에만 레퍼런스용 스위치로부터 기준전위가 입력하도록 설명하였지만, 반드시 이 기간에만 레퍼런스용 스위치를 온으로 할 필요는 없다. 즉, 리셋트 기간이 끝나는 시점에서, 용량의 한쪽 전극이 기준전위로 되어 있으면 되고, 레벨 시프터가 동작하지 않는 기간에, 레퍼런스용 스위치가 온 하고, CK인출 기간이 개시되기 전에 레퍼런스용 스위치가 오프해도 좋다.
또한 레벨 시프터가 동작하지 않는 기간 동안, 출력 인버터의 출력은 L레벨이었다. 이것은, 시프트 레지스터의 D-플립플롭(D-FF)이 동작할 때에, H레벨의 CK신호를 필요로 하는 설정이기 때문이다. 즉, 시프트 레지스터의 D-FF를 L레벨의 CK신호로 동작시키도록 시프트 레지스터를 설정한 때에는, 레벨 시프터가 동작하지 않을 때의 출력 인버터의 출력은 H레벨이 된다. 이 때의 보정 인버터의 입력부는 전위고정용 스위치를 개재하여 VDD에 접속하고, 출력 인버터는 N형 TFT에 스위치를 설치하고, 필요할 때에만 GND전위가 출력되도록 하면 좋다.
또한 보정 인버터의 출력이 일정하지 않을 때의 오동작방지의 수단으로서, 상기 실시형태에서는 출력 인버터의 P형 TFT 혹은 N형 TFT에 스위치를 설치하는 예를 제시하였지만, 반드시 이 방법일 필요는 없고, 예를 들면 아날로그 스위치를 보정 인버터 이후에 설치하고, 보정 인버터의 출력이 일정하지 않을 때에, 잘못된 레 벨을 출력하지 않도록 해도 좋다.
또한 CK인출용 스위치, 레퍼런스용 스위치, 문턱치세트용 스위치, 전위고정용 스위치는, CK신호전위, 전원전위에 따라, N형 TFT로 해도 좋고, P형 TFT로 해도 좋고, N형 TFT와 P형 TFT의 양쪽을 사용한 아날로그 스위치로 해도 좋다. 각 제어신호도 각 스위치의 극성에 맞춰서 반전신호를 생성하는 등, 적절하게 생성하면 좋다.
또한 레벨 시프터가 동작하지 않는 기간의 보정 인버터의 입력부의 전위고정에 대해서, 상기 실시형태에서는 전위고정용 스위치를 개재하여 전원에 접속하면 좋다고 하였지만, 보정 인버터의 입력부가 전원전위가 되면 좋고, 보정 인버터의 출력부와 입력부를 클록된 인버터를 개재하여 루프 모양으로 접속해도 좋다. 또한 보정 인버터의 입력부가, 관통전류가 흐르지 않는 전위가 되도록, 보정 인버터와 연결되는 용량수단의 반대측 단자를 소망하는 전위로 고정해도 좋다.
[실시형태4]
다음으로, 시프트 레지스터의 출력펄스로부터, 레벨 시프터의 제어신호①, ②, ③ 및 ④를 생성하는 타이밍에 대해서, 제5도를 사용하여 설명한다. 제5도에 시프트 레지스터를 구성하는 제N단의 D-플립플롭(D-FF)에 부수되는 제N단의 레벨 시프터의 제어신호를 생성하는 데에 필요한 신호의 타이밍 차트를 나타낸다. 제N-2단의 D-FF의 출력Q(5001), 제N-2단의 D-FF의 반전출력Qb(5002), 제N-1단의 D-FF의 출력Q(5003), 제N-1단의 D-FF의 반전출력Qb(5004)를 나타낸다.
리셋트 기간Tl은 신호①이 H레벨이 되는 기간에서, 제N-2단의 D-FF의 출력Q(5001)와 제N-1단의 D-FF의 반전출력Qb(5004)의 NAND를 취하고, NAND출력을 반전함으로써 생성할 수 있다. CK신호의 인출기간T2는 신호②가 H레벨이 되는 기간에서, 제N-1단의 D-FF의 출력Q(5003)를 사용하면 좋다. 전위고정 기간T3은 신호③이 H레벨이 되는 기간에서, 제N-2단의 D-FF의 출력Q(5001)와 제N-1단의 D-FF의 출력Q(5003)의 NOR를 취하는 것으로 생성할 수 있다. 또한 출력 인버터의 VDD출력을 제어하는 신호④는 신호②의 반전신호를 사용하면 좋다.
단, 상기한 설명은 신호지연이 전혀 없다고 했을 경우의 예이다. 실제로는, 신호지연에 주의하여, 제어신호를 생성할 필요가 있다. 특히, 관통전류를 방지하기 위해서 전위고정 스위치를 끄고 나서 리셋트 기간을 시작하는 것과, 입력한 기준전위가 변화되어 버리는 것을 방지하기 위해서 리셋트 기간이 종료하고 나서 CK신호인출 기간을 시작하는 것과, 출력 인버터의 VDD출력제어의 신호④는 CK신호인출을 시작한 후, 노이즈의 영향이 없어지고 나서 온(L레벨)로 하도록 하는 것 등을 주의할 필요가 있다.
또한 실시형태4에서는, CK신호의 레벨 시프터의 각 제어신호를 생성하는 데에, N-2단의 D-FF와 N-1단의 D-FF의 출력을 이용하여 생성하는 예를 설명했지만, 반드시 이것으로 한정할 필요는 없다. 리셋트 기간에 N-3단의 D-FF의 출력을 사용하고, CK신호인출 기간에 N-1단의 D-FF의 출력을 이용하여 생성해도 좋다. 요컨대 시프트 레지스터의 출력펄스로부터 목적에 따라서 적절하게 생성하면 좋다.
이와 같이 하여, 시프트 레지스터의 출력펄스로부터 레벨 시프터의 제어신호 를 생성할 수 있다.
(실시예)
이하에, 본 발명의 실시예에 대해서 기재한다.
실시형태1, 2 및 3의 레벨 시프터를 이용하여 시프트 레지스터를 구성할 때의 각 단의 D-FF와 레벨 시프터의 접속관계를 설명한다.
[실시예1]
제6도에 본 발명의 레벨 시프터를 사용한 시프트 레지스터의 구성예를 나타내다.
상기 시프트 레지스터는 복수단의 레벨 시프터(LS)(6001)와 D-FF(6002)에 의하여 구성되어 있다. 제N단의 레벨 시프터의 입력Nl은 제N-2단의 D-FF의 출력Q에 접속되며, 제N단의 레벨 시프터의 입력N2은 제N-1단의 D-FF의 출력Q에 접속되고, 제N단의 레벨 시프터의 출력OUT은 제N-1단의 D-FF의 CK2와 제N단의 D-FF의 CKl에 접속된다.제N단의 D-FF의 입력IN에는 제N-1단의 D-FF의 출력Q가 접속되며, 제N단의 D-FF의 출력Q는 제N+1단의 D-FF의 입력IN에 접속된다. 또한 제N단의 D-FF의 CK2에는 제N+1단의 레벨 시프터의 출력OUT이 접속된다.
본실시예에서는, 시프트 레지스터를 구성하는 레벨 시프터의 단수와 플립플롭의 단수의 비가 1:1에 대응하는 예를 제시하였지만, 시프트 레지스터를 구성하는 레벨 시프터의 단수와 플립플롭의 단수의 비는 1:N(N은 2이상)이어도 좋다. 회로의 레이아웃 면적, 동작 주파수, 소비전력 등을 고려하여 적절하게 선택하면 좋다.
[실시예2]
이어서, 제7도(a)에 상기 D-FF(6002)의 구성예에 대해서, 제7도(b)에 타이밍 차트를 나타낸다.
상기 D-FF(6002)는 직렬로 접속된 제1의 클록된 인버터(7001) 및 인버터(7002)와, 상기 인버터와 루프 모양으로 접속된 제2의 클록된 인버터(7003)를 가진다. 제1의 클록된 인버터(7001)는 직렬로 접속된 제1의 P형 TFT(7004), 제2의 P형 TFT(7005), 제1의 N형 TFT(7006), 제2의 N형 TFT(7007)로 이루어지고, 제2의 클록된 인버터(7003)는 직렬로 접속된 제3의 P형 TFT(7008), 제4의 P형 TFT(7009), 제3의 N형 TFT(7010), 제4의 N형 TFT(7011)로 이루어진다.
제2의 N형 TFT(7007) 및 제3의 P형 TFT(7008)는 CKl에 의해 온/오프가 제어되며, 제1의 P형 TFT(7004) 및 제4의 N형 TFT(7011)는 CK2에 의해 온/오프가 제어된다. 제2의 P형 TFT(7005)와 제1의 N형 TFT(7006)의 게이트에는, 전단의 D-FF의 출력(IN)이 입력된다.
제7도(b)의 타이밍 차트를 사용하여 본 실시예의 동작에 관하여 설명한다.
우선, 기간Tl에 있어서, IN에 펄스가 입력되어 H레벨이 되고, 제2의 P형 TFT(7005)가 오프, 제1의 N형 TFT(7006)가 온 한다. 이어서 기간T2에 있어서, CKl이 H레벨이 되어 제2의 N형 TFT(7007)가 온 하고, 노드Qb가 GND전위가 되어 노드Q가 VDD전위로 된다. 이어서 기간T3에 있어서, CK2가 H레벨이 되어 제4의 N형 TFT(7011)가 온 하고, 노드Qb는 GND전위인채로 유지된다. 더욱이 기간T4에 있어서, CK2가 L레벨이 되어 제1의 P형 TFT(7004)가 온, 제4의 N형 TFT(7011)가 오프하고, 노드Qb는 VDD전위, 노드Q는 GND전위로 된다.
본실시예에서는, 제7도(a)의 D-FF를 사용하였지만, 반드시 이 구성의 플립플롭으로 한정되지 않는 것은 말할 필요도 없다.
[실시예3]
실시형태 4에서, 시프트 레지스터의 출력펄스로부터 레벨 시프터의 제어신호를 생성하는 타이밍을 설명하였지만, 실제로 사용하는 때에는, 각 제어신호의 지연을 고려해서 레벨 시프터에 입력할 필요가 있다. 그 구체예를 제시한다.
제8도(a)에, 시프트 레지스터의 출력펄스로부터의 지연을 고려한 레벨 시프터의 제어신호①, ②, ③ 및 ④를 생성하는 회로의 예를 나타낸다. 제8도(b)에는, 그 타이밍 차트를 나타낸다.
제N단의 레벨 시프터의 제어신호의 생성에 관하여 설명한다. 우선, 제N-2단의 D-FF의 출력Q(N-2 Q)와 제N-1단의 D-FF의 출력Q(N-1 Q)를 NOR(8001)에 입력하고, NOR(8001)의 출력을 신호③으로 한다. 제N-2단의 D-FF의 출력Q(N-2 Q)가 H레벨이 되면, 신호③은 L레벨이 된다. 다음에 제N-2단의 D-FF의 출력Q(N-2 Q)와, 제N-1단의 D-FF의 출력Q(N-1 Q)를 제1의 인버터(8002)로 반전시킨 것을 NAND(8003)에 입력하고, NAND(8003)의 출력을 제2의 인버터(8004)로 반전시켜, 신호①을 생성한다. 신호③과 비교하고, 신호① 쪽이, 제2의 인버터(8004)만큼 지연이 많기 때문에, 신 호③이 L레벨을 향하고 나서, 신호①은 H레벨을 향한다. 또한, 제2의 인버터(8004)에 직렬로 복수의 인버터를 부가하면 신호③의 H레벨과 신호①의 H레벨이 중복되는 타이밍이 완전히 없어지고 관통전류를 없앨 수 있다.
또한 직렬로 접속된 제1의 P형 TFT(8005), 제2의 P형 TFT(8006) 및 N형 TFT(8007) 중에서, 제2의 P형 TFT(8006) 및 N형 TFT(8007)의 게이트 전극에, 제N-1단의 D-FF의 출력Q의 반전펄스를 입력하고, 제1의 P형 TFT(8005)의 게이트 전극에 신호①을 입력한다. 제1의 P형 TFT(8005)의 소스 전극은 VDD에 접속되며, N형 TFT(8007)의 소스 전극은 GND에 접속되고, 제2의 P형 TFT(8006) 및 N형 TFT(8007)의 드레인 전극은 접속되고, 제3의 인버터(8008), 제4의 인버터(8009), 제5의 인버터(8010), 제6의 인버터(8011), 제7의 인버터(8012)가 직렬로 접속되어 있다.
제1의 P형 TFT(8005)의 게이트 전극에 신호①이 입력되어 있기 때문에, 신호①이 L레벨이 되고 나서, 제3의 인버터(8008)의 입력부가 H레벨이 된다. 또한, 제4의 인버터(8009)에 의해 반전시켜, 신호②를 생성한다. 이에 따라 리셋트 기간과 CK인출 기간이 겹치지 않도록 한다.
나아가, 신호②를 제5의 인버터(8010), 제6의 인버터(8011) 및 제7의 인버터(8012)를 개재하여 신호④를 생성한다. 이에 따라 CK인출 기간이 시작되고 나서, 출력 인버터가 VDD출력 가능상태로 된다.
본 실시예에서는, 제8도(a)의 구성을 설명하였지만, 이 구성으로 한정되지 않는 것은 말할 필요도 없다. 각 제어신호의 지연시간, 주파수 등을 고려하여 적절하게 구성하면 좋다.
[실시예4]
본 발명의 표시장치는 여러가지 전자기기의 표시부에 사용할 수 있다. 특히 저소비전력이 요구되는 모바일 기기에는 본 발명의 표시장치를 사용하는 것이 바람직하다.
구체적으로 상기 전자기기로서, 휴대 정보단말기(휴대전화, 모바일 컴퓨터, 휴대형 게임기 또는 전자서적 등), 비디오카메라, 디지털카메라, 고글형 디스플레이, 표시 디스플레이, 내비게이션시스템 등을 들 수 있다. 이 전자기기들의 구체적인 예를 제9도에 나타낸다.
제9도(a)는 표시 디스플레이이며, 케이스(9001), 음성출력부(9002), 표시부(9003) 등을 포함한다. 본 발명의 표시장치는 표시부(9003)에 사용할 수 있다. 표시장치는, PC용, TV방송 수신용, 광고표시용 등 모든 정보표시장치가 포함된다.
제9도(b)는 모바일 컴퓨터이며, 본체(9101), 스타일러스(9102), 표시부(9103), 조작버튼(9104), 외부 인터페이스(9105) 등을 포함한다. 본 발명의 표시장치는 표시부(9103)에 사용할 수 있다.
제9도(c)는 게임기이며, 본체(9201), 표시부(9202), 조작버튼(9203) 등을 포함한다. 본 발명의 표시장치는 표시부(9202)에 사용할 수 있다.
제9도(d)는 휴대전화이며, 본체(9301), 음성출력부(9302), 음성입력부(9303), 표시부(9304), 조작스위치(9305), 안테나(9306) 등을 포함한다. 본 발명의 표시장치는 표시부(9304)에 사용할 수 있다.
이상과 같이, 본 발명의 표시장치의 적용범위는 지극히 넓고, 모든 분야의 전자기기에 사용하는 것이 가능하다.
본 발명은, 폴리실리콘 TFT 등의 특성 불균일이 큰 트랜지스터를 이용하여, 전원전압보다 작은 진폭의 CK신호로 시프트 레지스터를 동작시키는 경우에 대단히 유효하다. 본 발명의 시프트 레지스터를 사용함으로써 특성 불균일의 영향은 거의 무시할 수 있다. 또한 CK신호의 레벨 시프터는 시프터 레지스터에서 발생하는 펄스를 이용하여 제어하고, CK신호의 증폭이 필요한 단기간만 동작시키기 때문에, 관통전류가 흐르는 기간이 짧고, 저소비전력의 시프트 레지스터를 제공 할 수 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터로서,
    상기 레벨 시프터는, 용량수단과,
    상기 용량수단의 제1의 전극에 입력부가 접속된 제1의 인버터와,
    상기 제1의 인버터의 출력부에 입력부가 접속된 제2의 인버터와,
    상기 제1의 인버터의 입력부와 출력부의 사이에 설치된 제1의 스위치와,
    상기 제1의 인버터의 입력부와 전원과의 사이에 설치된 제2의 스위치와,
    상기 용량수단의 제2의 전극에 기준전위를 입력하는 제1의 수단과,
    상기 용량수단의 제2의 전극에 상기 클록신호를 입력하는 제2의 수단을 갖고,
    상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제3의 스위치 갖고,
    상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 하는 시프트 레지스터.
  4. 클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터로서,
    상기 레벨 시프터는, 직렬로 접속된 제1의 인버터 및 제2의 인버터와,
    상기 제1의 인버터의 입력부와 출력부의 사이에 설치된 제1의 스위치와,
    상기 제1의 인버터의 입력부와 전원과의 사이에 설치된 제2의 스위치와,
    상기 제1의 인버터의 입력부에 제1의 전극이 접속된 제1의 용량수단 및 제2의 용량수단과,
    상기 제1의 용량수단의 제2의 전극에 기준전위로서 상기 클록신호의 H레벨을 입력하는 제3의 스위치와,
    상기 제2의 용량수단의 제2의 전극에 기준전위로서 상기 클록신호의 L레벨을 입력하는 제4의 스위치와,
    상기 제1의 용량수단 및 제2의 용량수단의 제2의 전극에 상기 클록신호를 입력하는 수단을 갖고,
    상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제5의 스위치를 갖고,
    상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 하는 시프트 레지스터.
  5. 클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터로서,
    상기 레벨 시프터는, 직렬로 접속된 제1의 인버터 및 제2의 인버터와,
    상기 제1의 인버터의 입력부와 출력부의 사이에 설치된 제1의 스위치와,
    상기 제1의 인버터의 입력부와 전원과의 사이에 설치된 제2의 스위치와,
    상기 제1의 인버터의 입력부에 제1의 전극이 접속된 제1의 용량수단 및 제2의 용량수단과,
    상기 제1의 용량수단의 제2의 전극에 출력부가 접속된 제3의 인버터와,
    상기 제3의 인버터의 입력부와 출력부의 사이에 설치된 제3의 스위치와,
    상기 제3의 인버터의 입력부와 전원과의 사이에 설치된 제4의 스위치와,
    상기 제3의 인버터의 입력부에 제1의 전극이 접속된 제3의 용량수단과,
    상기 제3의 용량수단의 제2의 전극에 상기 클록신호의 H레벨의
    전위를 입력하는 제5의 스위치와,
    상기 제2의 용량수단의 제2의 전극에 출력부가 접속된 제4의 인버터와,
    상기 제4의 인버터의 입력부와 출력부의 사이에 설치된 제6의 스위치와,
    상기 제4의 인버터의 입력부와 전원과의 사이에 설치된 제7의 스위치와,
    상기 제4의 인버터의 입력부에 제1의 전극이 접속된 제4의 용량수단과,
    상기 제4의 용량수단의 제2의 전극에 상기 클록신호의 L레벨의 전위를 입력하는 제8의 스위치와,
    상기 제3의 용량수단 및 제4의 용량수단의 제2의 전극에 상기 클록신호를 입력하는 수단을 갖고,
    상기 제2의 인버터는, 상기 제1의 인버터의 출력이 일정하지 않은 기간에 있어서, 상기 레벨 시프터의 출력의 전위를 고정하는 제9의 스위치를 갖고,
    상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 하는 시프트 레지스터.
  6. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 시프트 레지스터를 구성하는 상기 레벨 시프터의 단수와 플립플롭의 단수의 비는, 1:N(N은 2이상)인 것을 특징으로 하는 시프트 레지스터.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 표시장치를 갖는 전자기기로서, 상기 표시장치는,
    클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터를 구비하고, 상기 레벨 시프터는,
    제1의 전극 및 제2의 전극을 갖는 용량과,
    상기 용량의 제1의 전극에 입력부가 접속된 제1의 인버터와,
    상기 제1의 인버터의 입력부와 출력부를 전기적으로 접속하는 제2의 인버터와,
    상기 용량의 제2의 전극에 기준전위를 입력하는 제1의 스위치와,
    상기 용량의 제2의 전극에 상기 클록신호를 입력하는 제2의 스위치와,
    상기 시프트 시프터의 출력펄스로부터 생성된 신호에 의해 제어되며, 전위를 고정하는 제3의 스위치를 구비하고,
    상기 레벨 시프터의 제어신호는 상기 시프트 레지스터의 출력펄스로부터 생성되는 것을 특징으로 하는 전자기기.
  16. 표시장치를 갖는 전자기기로서, 상기 표시장치는,
    클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터를 구비하고, 상기 레벨 시프터는,
    제1의 전극 및 제2의 전극을 갖는 용량과,
    상기 용량의 제1의 전극에 입력부가 접속된 제1의 인버터와,
    상기 제1의 인버터의 입력부와 출력부를 전기적으로 접속하는 제2의 인버터와,
    상기 제2의 인버터의 입력부와 상기 제2의 인버터의 출력부에 접속된 제1의 스위치와,
    상기 용량의 제2의 전극에 접속된 제2의 스위치와,
    상기 용량의 제2의 전극과 상기 제2의 스위치의 접속부에 접속된 제3의 스위치를 구비하고,
    상기 제2의 스위치는 상기 용량의 제2의 전극에 상기 클록신호를 입력하고,
    상기 제1의 스위치는 상기 용량의 제2의 전극에 기준전위를 입력하며,
    상기 제3의 스위치는, 상기 시프트 레지스터의 출력펄스로부터 생성된 신호에 의해 제어되어 상기 용량의 제2의 전극과 상기 제2의 스위치의 접속부에 기준전압을 공급하는 것을 특징으로 하는 전자기기.
  17. 제15항 또는 제16항에 있어서,
    상기 제1의 인버터의 입력부의 전위를 고정하는 제4의 스위치를 더 구비하는 것을 특징으로 하는 전자기기.
  18. 제15항 또는 제16항에 있어서,
    제4의 스위치를 더 구비하고, 상기 제1의 인버터의 입력부가 상기 제4의 스위치를 통해서 GND 전원에 접속되는 것을 특징으로 하는 전자기기.
  19. 표시장치를 갖는 전자기기로서, 상기 표시장치는,
    클록신호의 진폭을 증폭하는 레벨 시프터를 갖는 시프트 레지스터를 구비하고, 상기 레벨 시프터는,
    제1의 전극 및 제2의 전극을 갖는 용량과,
    상기 용량의 제1의 전극에 입력부가 접속된 보정 인버터와,
    상기 보정 인버터의 입력부와 출력부를 전기적으로 접속하는 출력 인버터와,
    상기 출력 인버터의 입력부와 상기 출력 인버터의 출력부에 접속된 문턱치를 설정하는 스위치와,
    상기 용량의 제2의 전극에 접속된 클록신호를 수신하는 스위치와,
    상기 용량의 제2의 전극과 클록신호를 수신하는 상기 스위치의 접속부에 접속된 레퍼런스용 스위치를 구비하고,
    클록신호를 수신하는 상기 스위치는 상기 용량의 제2의 전극에 상기 클록신호를 입력하고,
    문턱치를 설정하는 상기 스위치는 상기 용량의 제2의 전극에 기준전위를 입력하며,
    상기 레퍼런스용 스위치는, 상기 시프트 레지스터의 출력펄스로부터 생성된 신호에 의해 제어되어 상기 용량의 제2의 전극과 클록신호를 수신하는 상기 스위치의 접속부에 기준전압을 공급하는 것을 특징으로 하는 전자기기.
  20. 제15항, 제16항, 또는 제19항 중 어느 한 항에 있어서,
    상기 기준전위로서 상기 클록신호의 H레벨과 L레벨을 사용하는 것을 특징으로 하는 전자기기.
  21. 제19항에 있어서,
    상기 제1의 인버터의 입력부의 전위를 고정하는 스위치를 더 구비하는 것을 특징으로 하는 전자기기.
  22. 제19항에 있어서,
    전위를 공정하는 스위치를 더 구비하고, 상기 제1의 인버터의 입력부가 전위를 고정하는 상기 스위치를 통해서 GND 전원에 접속되는 것을 특징으로 하는 전자기기.
KR1020057010414A 2002-12-19 2003-12-15 시프트 레지스터 및 그 구동방법 KR101037120B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00368888 2002-12-19
JP2002368888 2002-12-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020107024353A Division KR101079760B1 (ko) 2002-12-19 2003-12-15 시프트 레지스터 및 그 구동방법

Publications (2)

Publication Number Publication Date
KR20050085458A KR20050085458A (ko) 2005-08-29
KR101037120B1 true KR101037120B1 (ko) 2011-05-26

Family

ID=32677130

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020107024353A KR101079760B1 (ko) 2002-12-19 2003-12-15 시프트 레지스터 및 그 구동방법
KR1020117007925A KR101129614B1 (ko) 2002-12-19 2003-12-15 표시장치를 구비한 전자장치
KR1020057010414A KR101037120B1 (ko) 2002-12-19 2003-12-15 시프트 레지스터 및 그 구동방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020107024353A KR101079760B1 (ko) 2002-12-19 2003-12-15 시프트 레지스터 및 그 구동방법
KR1020117007925A KR101129614B1 (ko) 2002-12-19 2003-12-15 표시장치를 구비한 전자장치

Country Status (9)

Country Link
US (5) US6870895B2 (ko)
EP (1) EP1575167B1 (ko)
JP (1) JP4583933B2 (ko)
KR (3) KR101079760B1 (ko)
CN (1) CN100530961C (ko)
AU (1) AU2003289344A1 (ko)
DE (1) DE60326642D1 (ko)
TW (3) TW200711310A (ko)
WO (1) WO2004057760A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1234673B1 (en) * 2001-02-09 2008-07-23 Seiko Epson Corporation Ink jet recording apparatus, control and ink replenishing method executed in the same, ink supply system incorporated in the same, and method of managing ink amount supplied by the system
US7142030B2 (en) * 2002-12-03 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit and electronic device
JP3974124B2 (ja) * 2003-07-09 2007-09-12 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
JP4457810B2 (ja) * 2004-03-04 2010-04-28 富士電機システムズ株式会社 表示装置駆動回路
JP4082384B2 (ja) * 2004-05-24 2008-04-30 セイコーエプソン株式会社 シフトレジスタ、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器
KR101169263B1 (ko) * 2004-12-13 2012-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 이용하는 전자 기기
JP4826213B2 (ja) * 2005-03-02 2011-11-30 ソニー株式会社 レベルシフト回路およびシフトレジスタ並びに表示装置
US7483013B2 (en) * 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
TWI274349B (en) * 2005-07-12 2007-02-21 Chi Mei Optoelectronics Corp Shift register
KR100624115B1 (ko) * 2005-08-16 2006-09-15 삼성에스디아이 주식회사 유기전계발광장치의 발광제어 구동장치
JP4887799B2 (ja) * 2006-01-20 2012-02-29 ソニー株式会社 表示装置および携帯端末
TWI325132B (en) * 2006-02-10 2010-05-21 Au Optronics Corp Shift register capable of self feedback
WO2008023473A1 (fr) * 2006-08-25 2008-02-28 Sharp Kabushiki Kaisha Circuit amplificateur et appareil d'affichage comportant celui-ci
TWI834568B (zh) 2006-09-29 2024-03-01 日商半導體能源研究所股份有限公司 半導體裝置
JP5246726B2 (ja) * 2006-10-05 2013-07-24 株式会社ジャパンディスプレイウェスト シフトレジスタ回路および表示装置
US20080088353A1 (en) * 2006-10-13 2008-04-17 Chun-Hung Kuo Level shifter circuit with capacitive coupling
US20090096491A1 (en) * 2007-10-15 2009-04-16 Seiko Epson Corporation Driver circuit, data driver, integrated circuit device, and electronic instrument
JPWO2009147770A1 (ja) * 2008-06-02 2011-10-20 パナソニック株式会社 クロック信号増幅回路
WO2011132023A1 (en) * 2010-04-22 2011-10-27 Freescale Semiconductor, Inc. Voltage level shifter, decoupler for a voltage level shifter, and voltage shifting method
KR20120091880A (ko) * 2011-02-10 2012-08-20 삼성디스플레이 주식회사 인버터 및 이를 이용한 유기전계발광 표시장치
JP5181057B1 (ja) * 2011-12-02 2013-04-10 シャープ株式会社 液晶表示装置、及び、テレビジョン受像機
US9202590B2 (en) 2013-07-29 2015-12-01 Broadcom Corporation Low power shift register
JP6225790B2 (ja) * 2014-03-27 2017-11-08 富士通株式会社 データ転送回路
CN110264936A (zh) * 2019-06-24 2019-09-20 京东方科技集团股份有限公司 栅极驱动电路和显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273616A (ja) * 1994-03-29 1995-10-20 Kawasaki Steel Corp チョッパ型コンパレータ

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59126319A (ja) * 1982-08-31 1984-07-20 Toshiba Corp チヨツパ形コンパレ−タ
DE3339253A1 (de) * 1983-10-28 1985-05-09 Siemens AG, 1000 Berlin und 8000 München Cmos-inverter
US4633222A (en) * 1985-10-01 1986-12-30 Rca Corporation Clock shaping circuit and method
JPS62220026A (ja) 1986-03-20 1987-09-28 Toshiba Corp 出力バツフア回路
US4760279A (en) 1986-07-02 1988-07-26 Kabushiki Kaisha Toshiba Noise cancelling circuit
JPS63299513A (ja) * 1987-05-29 1988-12-07 Toshiba Corp 出力回路
JP2541244B2 (ja) * 1987-10-30 1996-10-09 日本電気株式会社 クロック発生回路
JPH01138808A (ja) * 1987-11-26 1989-05-31 Toshiba Corp 電圧比較回路
NL8800234A (nl) 1988-02-01 1989-09-01 Philips Nv Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap.
JP2542678B2 (ja) * 1988-06-17 1996-10-09 富士通株式会社 半導体装置
JPH0695635B2 (ja) * 1988-06-21 1994-11-24 日本電気株式会社 レベルシフト回路
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
US5262685A (en) * 1991-10-16 1993-11-16 Unitrode Corporation High-speed, low power auto-zeroed sampling circuit
US5696463A (en) * 1993-11-02 1997-12-09 Hyundai Electronics Industries Co., Ltd. Address transition detecting circuit which generates constant pulse width signal
US5491429A (en) * 1994-09-16 1996-02-13 At&T Global Information Solutions Company Apparatus for reducing current consumption in a CMOS inverter circuit
JP3734537B2 (ja) 1995-09-19 2006-01-11 シャープ株式会社 アクティブマトリクス型液晶表示装置及びその駆動方法
KR0163938B1 (ko) 1996-01-13 1999-03-20 김광호 박막 트랜지스터형 액정표시장치의 구동회로
JPH10145220A (ja) 1996-11-13 1998-05-29 Toshiba Corp 駆動回路及び半導体集積回路
US5825219A (en) 1997-02-21 1998-10-20 Silicon Integrated System Corp. Fast edge rate signal driver
JPH10242834A (ja) 1997-02-26 1998-09-11 Nippon Precision Circuits Kk Ｃｍｏｓ回路
TW402841B (en) 1997-04-24 2000-08-21 Hitachi Ltd Complementary MOS semiconductor circuit
JPH1186586A (ja) 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP3288962B2 (ja) 1997-11-10 2002-06-04 日本プレシジョン・サーキッツ株式会社 ３値出力回路
JPH11184432A (ja) 1997-12-19 1999-07-09 Sony Corp 液晶表示装置の駆動回路
JPH11184440A (ja) * 1997-12-25 1999-07-09 Sony Corp 液晶表示装置の駆動回路
US6433607B2 (en) 1998-01-21 2002-08-13 Fujitsu Limited Input circuit and semiconductor integrated circuit having the input circuit
US6879313B1 (en) * 1999-03-11 2005-04-12 Sharp Kabushiki Kaisha Shift register circuit, image display apparatus having the circuit, and driving method for LCD devices
KR20000065711A (ko) * 1999-04-08 2000-11-15 윤종용 펄스발생기를 채용한 내부클럭신호 발생회로
JP3473745B2 (ja) 1999-05-28 2003-12-08 シャープ株式会社 シフトレジスタ、および、それを用いた画像表示装置
JP3428527B2 (ja) 1999-09-29 2003-07-22 日本電気株式会社 波形整形回路
JP2002196732A (ja) 2000-04-27 2002-07-12 Toshiba Corp 表示装置、画像制御半導体装置、および表示装置の駆動方法
JP2001332696A (ja) 2000-05-24 2001-11-30 Nec Corp 基板電位検知回路及び基板電位発生回路
JP3607580B2 (ja) 2000-07-10 2005-01-05 沖電気工業株式会社 電圧制御発振器
US7180496B2 (en) * 2000-08-18 2007-02-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving the same
JP3428593B2 (ja) 2000-09-05 2003-07-22 株式会社東芝 表示装置及びその駆動方法
US6873320B2 (en) * 2000-09-05 2005-03-29 Kabushiki Kaisha Toshiba Display device and driving method thereof
JP2002111479A (ja) * 2000-09-29 2002-04-12 Ricoh Co Ltd レベルシフト回路
TW562964B (en) * 2001-03-08 2003-11-21 Sanyo Electric Co Image display device
JP4707858B2 (ja) 2001-03-28 2011-06-22 ソニー株式会社 シフトレジスタおよびこれを用いた表示装置、ならびにカメラシステムおよび携帯端末装置
US6512407B2 (en) 2001-04-05 2003-01-28 Parthus Ireland Limited Method and apparatus for level shifting approach with symmetrical resulting waveform
US6700415B2 (en) 2001-06-07 2004-03-02 Atmel Corporation Sense amplifier with configurable voltage swing control
KR100397890B1 (ko) 2001-07-04 2003-09-19 삼성전자주식회사 펄스 신호를 발생시키는 고속 입력 리시버
JP3800050B2 (ja) * 2001-08-09 2006-07-19 日本電気株式会社 表示装置の駆動回路
JP4327411B2 (ja) * 2001-08-31 2009-09-09 株式会社ルネサステクノロジ 半導体装置
JP2003179068A (ja) * 2001-12-12 2003-06-27 Hitachi Ltd 画像表示装置およびその製造方法
US6650157B2 (en) 2002-01-11 2003-11-18 Sun Microsystems, Inc. Using a push/pull buffer to improve delay locked loop performance
US6753707B2 (en) 2002-04-04 2004-06-22 Oki Electric Industry Co, Ltd. Delay circuit and semiconductor device using the same
US7142030B2 (en) 2002-12-03 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit and electronic device
JP4551731B2 (ja) * 2004-10-15 2010-09-29 株式会社東芝 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273616A (ja) * 1994-03-29 1995-10-20 Kawasaki Steel Corp チョッパ型コンパレータ

Also Published As

Publication number Publication date
WO2004057760A1 (ja) 2004-07-08
CN1729623A (zh) 2006-02-01
US8189733B2 (en) 2012-05-29
KR101079760B1 (ko) 2011-11-04
EP1575167B1 (en) 2009-03-11
TWI328929B (ko) 2010-08-11
US20060245535A1 (en) 2006-11-02
TWI450258B (zh) 2014-08-21
KR101129614B1 (ko) 2012-03-27
US7680239B2 (en) 2010-03-16
US8526568B2 (en) 2013-09-03
US20050134325A1 (en) 2005-06-23
TW200421248A (en) 2004-10-16
JP4583933B2 (ja) 2010-11-17
KR20050085458A (ko) 2005-08-29
CN100530961C (zh) 2009-08-19
US20110148517A1 (en) 2011-06-23
TW200711310A (en) 2007-03-16
JPWO2004057760A1 (ja) 2006-04-27
KR20100132054A (ko) 2010-12-16
TW201205548A (en) 2012-02-01
TWI352331B (en) 2011-11-11
US7079617B2 (en) 2006-07-18
DE60326642D1 (de) 2009-04-23
US20040202276A1 (en) 2004-10-14
AU2003289344A1 (en) 2004-07-14
US6870895B2 (en) 2005-03-22
EP1575167A4 (en) 2006-05-17
KR20110052738A (ko) 2011-05-18
EP1575167A1 (en) 2005-09-14
US20100183114A1 (en) 2010-07-22

Similar Documents

Publication Publication Date Title
KR101037120B1 (ko) 시프트 레지스터 및 그 구동방법
US8004334B2 (en) Data latch circuit and electronic device
JP2018129111A (ja) 半導体装置
JP2009022021A (ja) 半導体装置
US6812768B2 (en) Input circuit, display device and information display apparatus
JP6584705B2 (ja) 液晶表示装置
JP2019133735A (ja) 半導体装置
JP2019040661A (ja) 半導体装置
JP2018129112A (ja) 半導体装置
JP2018129113A (ja) 半導体装置
JP2018049679A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150417

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170420

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180417

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 9