JPH10145220A - 駆動回路及び半導体集積回路 - Google Patents
駆動回路及び半導体集積回路Info
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- JPH10145220A JPH10145220A JP8301745A JP30174596A JPH10145220A JP H10145220 A JPH10145220 A JP H10145220A JP 8301745 A JP8301745 A JP 8301745A JP 30174596 A JP30174596 A JP 30174596A JP H10145220 A JPH10145220 A JP H10145220A
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- signal
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】信号線における振幅を小さく抑えることがで
き、集積化した場合のチップサイズの小型化及び消費電
流の削減化を図ること特徴とする。 【解決手段】電源VDDとgnd との間にはPチャネルのM
OSトランジスタ11、12及びNチャネルのMOSトラン
ジスタ13の各ソース・ドレイン間が直列に接続されてい
る。両MOSトランジスタ11、12の直列接続点にはデー
タバス14が接続されている。ダミー容量16の一端は電源
gnd に接続され、他端は両MOSトランジスタの12、13
の直列接続点に接続されている。
き、集積化した場合のチップサイズの小型化及び消費電
流の削減化を図ること特徴とする。 【解決手段】電源VDDとgnd との間にはPチャネルのM
OSトランジスタ11、12及びNチャネルのMOSトラン
ジスタ13の各ソース・ドレイン間が直列に接続されてい
る。両MOSトランジスタ11、12の直列接続点にはデー
タバス14が接続されている。ダミー容量16の一端は電源
gnd に接続され、他端は両MOSトランジスタの12、13
の直列接続点に接続されている。
Description
【0001】
【発明の属する技術分野】この発明は半導体集積回路内
に形成されている信号線の駆動回路に関する。
に形成されている信号線の駆動回路に関する。
【0002】
【従来の技術】近年、半導体記憶装置(以下、メモリと
称する)と論理集積回路(以下、ロジックと称する)と
を1チップ上に集積する、いわゆるロジック混載メモリ
が使われ始めている。このようにメモリとロジックとを
1チップ上に集積する利点は以下の通りである。 (1)従来はメモリ、ロジックがそれぞれ別々のパッケ
ージに封入されていたものが1つのパッケージに封入で
きるので、パッケージに要するコストが削減できる。 (2)メモリとロジックとの間にパッケージのリード、
ボンディグワイヤ、プリント基板上の配線等が介在しな
いので、動作周波数を上げることができる。 (3)プリント基板上に配置すべきパッケージ数が減少
するため、プリント基板の面積を削減することができ
る。 (4)メモリとロジックとを別々のパッケージに封入し
てプリント基板上で配線する従来の方式では物理的に実
現不可能な広いデータバス幅(メモリとロジックとを結
ぶデータ線の本数)が実現できる。
称する)と論理集積回路(以下、ロジックと称する)と
を1チップ上に集積する、いわゆるロジック混載メモリ
が使われ始めている。このようにメモリとロジックとを
1チップ上に集積する利点は以下の通りである。 (1)従来はメモリ、ロジックがそれぞれ別々のパッケ
ージに封入されていたものが1つのパッケージに封入で
きるので、パッケージに要するコストが削減できる。 (2)メモリとロジックとの間にパッケージのリード、
ボンディグワイヤ、プリント基板上の配線等が介在しな
いので、動作周波数を上げることができる。 (3)プリント基板上に配置すべきパッケージ数が減少
するため、プリント基板の面積を削減することができ
る。 (4)メモリとロジックとを別々のパッケージに封入し
てプリント基板上で配線する従来の方式では物理的に実
現不可能な広いデータバス幅(メモリとロジックとを結
ぶデータ線の本数)が実現できる。
【0003】以上のような利点から、メモリとロジック
間で高速に大量のデータのやり取りを必要とするグラフ
ィックIC等の分野でこのようなロジック混載メモリが
使われ始めている。
間で高速に大量のデータのやり取りを必要とするグラフ
ィックIC等の分野でこのようなロジック混載メモリが
使われ始めている。
【0004】一般に、メモリとロジック間のデータ転送
速度は、データバスの動作周波数とデータバス幅の積で
表される。上述のようにロジック混載メモリではデータ
バス幅を広げることが比較的容易であるため、メモリと
ロジック間のデータ転送速度を上げるためにデータバス
幅は増々広くなる傾向にある。データバス幅が64本程
度と少なかった時期には、データバスで消費される電力
は、ロジック混載メモリ全体で消費される電力と比較し
て無視できるほど小さく問題とはならなかった。しか
し、データバス幅が広くなればなる程、データバスで消
費される電力は大きくなり、近い将来、データバスで消
費される電力による発熱故に耐熱性の劣るプラスチック
パッケージにチップを封入できなくなったり、データバ
スの充放電電流によるノイズによってチップが誤動作す
るというような影響が出てくることは容易に想像でき
る。
速度は、データバスの動作周波数とデータバス幅の積で
表される。上述のようにロジック混載メモリではデータ
バス幅を広げることが比較的容易であるため、メモリと
ロジック間のデータ転送速度を上げるためにデータバス
幅は増々広くなる傾向にある。データバス幅が64本程
度と少なかった時期には、データバスで消費される電力
は、ロジック混載メモリ全体で消費される電力と比較し
て無視できるほど小さく問題とはならなかった。しか
し、データバス幅が広くなればなる程、データバスで消
費される電力は大きくなり、近い将来、データバスで消
費される電力による発熱故に耐熱性の劣るプラスチック
パッケージにチップを封入できなくなったり、データバ
スの充放電電流によるノイズによってチップが誤動作す
るというような影響が出てくることは容易に想像でき
る。
【0005】データバスで消費される電力P(W)は、
データバス本数をN(本)、動作周波数をf(Hz)、
データバス1本当たりの容量をC(F)、データバス上
の振幅(“H”と“L”の電位差)をV(V)とする
と、次式で与えられる。
データバス本数をN(本)、動作周波数をf(Hz)、
データバス1本当たりの容量をC(F)、データバス上
の振幅(“H”と“L”の電位差)をV(V)とする
と、次式で与えられる。
【0006】P=N・f・C・V2 … 1 この消費電力Pを小さくするには、データバス幅(N)
を狭くするか、周波数(f)を低くするか、データバス
の容量(C)を小さくするか、振幅(V)を小さくする
かのいずれかの方法がある。
を狭くするか、周波数(f)を低くするか、データバス
の容量(C)を小さくするか、振幅(V)を小さくする
かのいずれかの方法がある。
【0007】しかし、データ転送速度は上述の通り、デ
ータバス幅(N)と周波数(f)との積で表されるの
で、これらの値を小さくすることは、データ転送能力の
低下を意味する。また、データバスの容量(C)はバス
の長さで決まってしまうため、これはレイアウトによっ
て決まる値なので小さくすることは困難である。一方、
データバスの振幅は二乗で効いてくるため、振幅を小さ
くすることによる電力削減効果は非常に大きいことがわ
かる。
ータバス幅(N)と周波数(f)との積で表されるの
で、これらの値を小さくすることは、データ転送能力の
低下を意味する。また、データバスの容量(C)はバス
の長さで決まってしまうため、これはレイアウトによっ
て決まる値なので小さくすることは困難である。一方、
データバスの振幅は二乗で効いてくるため、振幅を小さ
くすることによる電力削減効果は非常に大きいことがわ
かる。
【0008】ところで、データバスの振幅を小さくした
ロジック混載メモリの公知例としては、発明者自身によ
る「" An Experimental 295MHz CMOS 4K×256 SRAM Usi
ngBiderectional Read/Write Shared Sense Amp and Se
lf-Timed Pulsed Word-Line Drivers," in IEEE Journa
l of Solid-State Circuts, vol.30, No.11, November
1995」がある。
ロジック混載メモリの公知例としては、発明者自身によ
る「" An Experimental 295MHz CMOS 4K×256 SRAM Usi
ngBiderectional Read/Write Shared Sense Amp and Se
lf-Timed Pulsed Word-Line Drivers," in IEEE Journa
l of Solid-State Circuts, vol.30, No.11, November
1995」がある。
【0009】この論文で述べられているスタティック・
ランダム・アクセス・メモリ(SRAM)は256対の
相補式データバスを有している。このSRAMにおける
データバス駆動回路の等価回路を図15に示す。図にお
いて、OUT はSRAMの出力回路を駆動する信号、71は
この信号OUT を反転するインバータ、72及び73はPチャ
ネルのMOSトランジスタ、74はデータバス、DATAはデ
ータバス74上に出力される信号、VDDはデータバス74の
“H”側電位を供給する電源(例えば 3.3V)、VDDL
はデータバス74の“L”側電位を供給する電源(例えば
3.0V)、75はデータバス74の寄生容量である。
ランダム・アクセス・メモリ(SRAM)は256対の
相補式データバスを有している。このSRAMにおける
データバス駆動回路の等価回路を図15に示す。図にお
いて、OUT はSRAMの出力回路を駆動する信号、71は
この信号OUT を反転するインバータ、72及び73はPチャ
ネルのMOSトランジスタ、74はデータバス、DATAはデ
ータバス74上に出力される信号、VDDはデータバス74の
“H”側電位を供給する電源(例えば 3.3V)、VDDL
はデータバス74の“L”側電位を供給する電源(例えば
3.0V)、75はデータバス74の寄生容量である。
【0010】次に、このような構成のデータバス駆動回
路の動作を図16のタイミングチャートを用いて説明す
る。まず、データバス74に“H”を出力する場合には信
号OUT をVDD電位にする。このとき、一方のMOSトラ
ンジスタ72がオン、他方のMOSトランジスタ73がオフ
となり、データバス74は電源電位VDDに接続され、その
電位は 3.3Vになる。
路の動作を図16のタイミングチャートを用いて説明す
る。まず、データバス74に“H”を出力する場合には信
号OUT をVDD電位にする。このとき、一方のMOSトラ
ンジスタ72がオン、他方のMOSトランジスタ73がオフ
となり、データバス74は電源電位VDDに接続され、その
電位は 3.3Vになる。
【0011】一方、データバス74に“L”を出力する場
合には信号OUT を接地電位にする。このとき、一方のM
OSトランジスタ72がオフ、他方のMOSトランジスタ
73がオンとなり、データバス74は電源電位VDDL に接続
され、その電位は 3.0Vになる。従って、データバス74
の振幅は 3.3V〜 3.0Vの 0.3Vになる。
合には信号OUT を接地電位にする。このとき、一方のM
OSトランジスタ72がオフ、他方のMOSトランジスタ
73がオンとなり、データバス74は電源電位VDDL に接続
され、その電位は 3.0Vになる。従って、データバス74
の振幅は 3.3V〜 3.0Vの 0.3Vになる。
【0012】このSRAMでは上述の通りデータバス74
の振幅が 0.3Vと小さく抑えられているため、データバ
スが電源電圧と等しい 3.3Vの振幅を持つ従来のSRA
Mと比較して、データバスで消費される電力を約1/6
0にすることに成功している。ちなみに、データバスが
3.3Vの振幅を持つ従来のSRAMでは、データバスで
消費される電力Pは以下の式で与えられる。
の振幅が 0.3Vと小さく抑えられているため、データバ
スが電源電圧と等しい 3.3Vの振幅を持つ従来のSRA
Mと比較して、データバスで消費される電力を約1/6
0にすることに成功している。ちなみに、データバスが
3.3Vの振幅を持つ従来のSRAMでは、データバスで
消費される電力Pは以下の式で与えられる。
【0013】 P=N・f・C・ 3.32 = 10.89N・f・C … 2 一方、この論文で述べられているSRAMでは、データ
バスが相補式なので、データバスの本数はN×2とな
り、データバス全体で消費される電力P′は以下の式で
与えられる。 P′=2×N・f・C・ 0.32 =0.18N・f・C … 3 ここで、両者の消費電力の比を求めると、P:P′=6
0.5:1となる。
バスが相補式なので、データバスの本数はN×2とな
り、データバス全体で消費される電力P′は以下の式で
与えられる。 P′=2×N・f・C・ 0.32 =0.18N・f・C … 3 ここで、両者の消費電力の比を求めると、P:P′=6
0.5:1となる。
【0014】
【発明が解決しようとする課題】このような評価結果か
ら、小振幅データバスを利用することによって、データ
バスで消費される電力が著しく削減されることが分かっ
た、しかし、上記論文で述べられているSRAMでは、
データバスの“L”側の中間電源電位VDDL ( 3.0V)
を外部から供給しなければならないという不都合があっ
た。
ら、小振幅データバスを利用することによって、データ
バスで消費される電力が著しく削減されることが分かっ
た、しかし、上記論文で述べられているSRAMでは、
データバスの“L”側の中間電源電位VDDL ( 3.0V)
を外部から供給しなければならないという不都合があっ
た。
【0015】一般的なロジック混載メモリでは、チップ
に供給される電源は 3.3Vまたは 5.0V等の1つだけな
ので、データバスの“L”側電位のためにもうひとつの
中間電位VDDL ( 3.0V)の電源を別に用意するのは煩
わしく、かつシステムコストの上昇につながる。
に供給される電源は 3.3Vまたは 5.0V等の1つだけな
ので、データバスの“L”側電位のためにもうひとつの
中間電位VDDL ( 3.0V)の電源を別に用意するのは煩
わしく、かつシステムコストの上昇につながる。
【0016】そこで、外部から上記電源VDDL を供給す
る代わりに、図17に示すように、チップ内部に電圧降
下回路76を設け、外部から供給される 3.3Vの電源電圧
VDDを降圧して内部降圧電源VDDL ( 3.0V)を作り出
し、それをデータバスの“L”側電位として使用すると
いう方法も考えられる。
る代わりに、図17に示すように、チップ内部に電圧降
下回路76を設け、外部から供給される 3.3Vの電源電圧
VDDを降圧して内部降圧電源VDDL ( 3.0V)を作り出
し、それをデータバスの“L”側電位として使用すると
いう方法も考えられる。
【0017】しかし、この方法では、電圧降下回路の分
だけチップサイズが大きくなってしまい、チップコスト
が上昇するという欠点がある。また、一般的な電圧降下
回路では、電源電圧を適当な抵抗あるいはトランジスタ
のオン抵抗によって分圧して降下電圧を形成している。
しかし、この方式であると、降下電圧を形成するために
幾許かの電流を抵抗あるいはトランジスタに流さなけれ
ばならず、その電流はジュール熱として抵抗あるいはト
ランジスタで消費されてしまうので無駄になるという問
題がある。
だけチップサイズが大きくなってしまい、チップコスト
が上昇するという欠点がある。また、一般的な電圧降下
回路では、電源電圧を適当な抵抗あるいはトランジスタ
のオン抵抗によって分圧して降下電圧を形成している。
しかし、この方式であると、降下電圧を形成するために
幾許かの電流を抵抗あるいはトランジスタに流さなけれ
ばならず、その電流はジュール熱として抵抗あるいはト
ランジスタで消費されてしまうので無駄になるという問
題がある。
【0018】この発明は上記のような事情を考慮してな
されたものであり、その目的は、信号線における振幅を
小さく抑えることができ、集積化した場合のチップサイ
ズの小型化及び消費電流の削減化を図ることができる駆
動回路及び半導体集積回路を提供することである。
されたものであり、その目的は、信号線における振幅を
小さく抑えることができ、集積化した場合のチップサイ
ズの小型化及び消費電流の削減化を図ることができる駆
動回路及び半導体集積回路を提供することである。
【0019】
【課題を解決するための手段】この発明の駆動回路は、
信号線と、上記信号線の信号を一方の論理値を示す信号
に設定する際にこの信号線を複数の電源のうち第1の電
源に接続し、上記信号線の信号を他方の論理値を示す信
号に設定する際にはこの信号線を上記第1の電源を含む
上記複数の電源のいずれからも電気的に遮断する手段を
具備している。
信号線と、上記信号線の信号を一方の論理値を示す信号
に設定する際にこの信号線を複数の電源のうち第1の電
源に接続し、上記信号線の信号を他方の論理値を示す信
号に設定する際にはこの信号線を上記第1の電源を含む
上記複数の電源のいずれからも電気的に遮断する手段を
具備している。
【0020】この発明の駆動回路は、信号線と、上記信
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第1の電源に接続する手段
と、上記信号線の信号を他方の論理値を示す信号に設定
する際にこの信号線を容量素子に接続する手段とを具備
している。
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第1の電源に接続する手段
と、上記信号線の信号を他方の論理値を示す信号に設定
する際にこの信号線を容量素子に接続する手段とを具備
している。
【0021】この発明の駆動回路は、信号線と、上記信
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第1の電源に接続する手段
と、容量素子と、上記信号線の信号を上記第1の電源に
接続する際に、上記容量素子を上記第1の電源以外の第
2の電源に接続して充電する手段と、上記信号線の信号
を他方の論理値を示す信号に設定する際にこの信号線を
上記容量素子に接続する手段とを具備している。
号線の信号を一方の論理値を示す信号に設定する際にこ
の信号線を複数の電源のうち第1の電源に接続する手段
と、容量素子と、上記信号線の信号を上記第1の電源に
接続する際に、上記容量素子を上記第1の電源以外の第
2の電源に接続して充電する手段と、上記信号線の信号
を他方の論理値を示す信号に設定する際にこの信号線を
上記容量素子に接続する手段とを具備している。
【0022】この発明の駆動回路は、信号線と、第1の
電源及びこれよりも低い電圧の第2の電源と、上記第1
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第1のスイッチ回路
と、一端が上記第2の電源に接続された容量素子と、上
記第2の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第1のスイッチ回路が導通
する期間に導通するように制御される第2のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1、第2のスイッチ
回路が非導通となる期間に導通するように制御される第
3のスイッチ回路とを具備している。
電源及びこれよりも低い電圧の第2の電源と、上記第1
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第1のスイッチ回路
と、一端が上記第2の電源に接続された容量素子と、上
記第2の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第1のスイッチ回路が導通
する期間に導通するように制御される第2のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1、第2のスイッチ
回路が非導通となる期間に導通するように制御される第
3のスイッチ回路とを具備している。
【0023】この発明の駆動回路は、信号線と、第1の
電源及びこれよりも高い電圧の第2の電源と、上記第1
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第1のスイッチ回路
と、一端が上記第2の電源に接続された容量素子と、上
記第2の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第1のスイッチ回路が導通
する期間に導通するように制御される第2のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1、第2のスイッチ
回路が非導通となる期間に導通するように制御される第
3のスイッチ回路とを具備している。
電源及びこれよりも高い電圧の第2の電源と、上記第1
の電源と上記信号線との間に接続され、上記信号線の信
号を一方の論理値を示す信号に設定する際に制御信号に
基づいて導通するように制御される第1のスイッチ回路
と、一端が上記第2の電源に接続された容量素子と、上
記第2の電源と上記容量素子の他端との間に接続され、
上記制御信号に基づいて上記第1のスイッチ回路が導通
する期間に導通するように制御される第2のスイッチ回
路と、上記信号線と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1、第2のスイッチ
回路が非導通となる期間に導通するように制御される第
3のスイッチ回路とを具備している。
【0024】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続し、上記信号線対の信
号を第2の論理状態に設定する際には上記一方の信号線
を上記第1の電源を含む上記複数の電源のいずれからも
電気的に遮断する手段と、上記信号線対の信号を第2の
論理状態に設定する際に上記他方の信号線を上記第1の
電源に接続し、上記信号線対の信号を第1の論理状態に
設定する際には上記他方の信号線を上記第1の電源を含
む上記複数の電源のいずれからも電気的に遮断する手段
と、上記信号線対の信号を上記第1、第2の論理状態の
いずれの状態にも設定しない際に上記信号線対の一方の
信号線と他方の信号線とを短絡する手段とを具備してい
る。
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続し、上記信号線対の信
号を第2の論理状態に設定する際には上記一方の信号線
を上記第1の電源を含む上記複数の電源のいずれからも
電気的に遮断する手段と、上記信号線対の信号を第2の
論理状態に設定する際に上記他方の信号線を上記第1の
電源に接続し、上記信号線対の信号を第1の論理状態に
設定する際には上記他方の信号線を上記第1の電源を含
む上記複数の電源のいずれからも電気的に遮断する手段
と、上記信号線対の信号を上記第1、第2の論理状態の
いずれの状態にも設定しない際に上記信号線対の一方の
信号線と他方の信号線とを短絡する手段とを具備してい
る。
【0025】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続する手段と、上記信号
線対の信号を第1の論理状態に設定する際に上記他方の
信号線を第1の容量素子に接続する手段と、上記信号線
対の信号を第2の論理状態に設定する際に上記他方の信
号線を上記第1の電源に接続する手段と、上記信号線対
の信号を第2の論理状態に設定する際に上記一方の信号
線を第2の容量素子に接続する手段と、上記信号線対の
信号を上記第1、第2の論理状態のいずれの状態にも設
定しない際に上記信号線対の一方の信号線と他方の信号
線とを短絡する手段とを具備している。
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続する手段と、上記信号
線対の信号を第1の論理状態に設定する際に上記他方の
信号線を第1の容量素子に接続する手段と、上記信号線
対の信号を第2の論理状態に設定する際に上記他方の信
号線を上記第1の電源に接続する手段と、上記信号線対
の信号を第2の論理状態に設定する際に上記一方の信号
線を第2の容量素子に接続する手段と、上記信号線対の
信号を上記第1、第2の論理状態のいずれの状態にも設
定しない際に上記信号線対の一方の信号線と他方の信号
線とを短絡する手段とを具備している。
【0026】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続する手段と、第1及び
第2の容量素子と、上記信号線対の信号を第1の論理状
態に設定する際に上記第1の容量素子を上記第1の電源
よりも低い電圧の第2の電源に接続する手段と、上記信
号線対の信号を第1の論理状態に設定する際に上記第2
の容量素子を上記信号線対の他方の信号線に接続する手
段と、上記信号線対の信号を第2の論理状態に設定する
際に上記他方の信号線を上記第1の電源に接続する手段
と、上記信号線対の信号を第2の論理状態に設定する際
に上記第2の容量素子を上記第2の電源に接続する手段
と、上記信号線対の信号を第2の論理状態に設定する際
に上記第1の容量素子を上記信号線対の一方の信号線に
接続する手段と、上記信号線対の信号を上記第1、第2
の論理状態のいずれの状態にも設定しない際に上記信号
線対の一方の信号線と他方の信号線とを短絡する手段と
を具備している。
他方の信号線からなる信号線対と、上記信号線対の信号
を第1の論理状態に設定する際に上記一方の信号線を複
数の電源のうち第1の電源に接続する手段と、第1及び
第2の容量素子と、上記信号線対の信号を第1の論理状
態に設定する際に上記第1の容量素子を上記第1の電源
よりも低い電圧の第2の電源に接続する手段と、上記信
号線対の信号を第1の論理状態に設定する際に上記第2
の容量素子を上記信号線対の他方の信号線に接続する手
段と、上記信号線対の信号を第2の論理状態に設定する
際に上記他方の信号線を上記第1の電源に接続する手段
と、上記信号線対の信号を第2の論理状態に設定する際
に上記第2の容量素子を上記第2の電源に接続する手段
と、上記信号線対の信号を第2の論理状態に設定する際
に上記第1の容量素子を上記信号線対の一方の信号線に
接続する手段と、上記信号線対の信号を上記第1、第2
の論理状態のいずれの状態にも設定しない際に上記信号
線対の一方の信号線と他方の信号線とを短絡する手段と
を具備している。
【0027】この発明の駆動回路は、一方の信号線及び
他方の信号線からなる信号線対と、第1の電源及びこれ
よりも低い電圧の第2の電源と、上記第1の電源と上記
一方の信号線との間に接続され、上記信号線対の信号を
第1の論理状態に設定する際に第1の制御信号に基づい
て導通するように制御される第1のスイッチ回路と、上
記第1の電源と上記他方の信号線との間に接続され、上
記信号線対の信号を第2の論理状態に設定する際に第2
の制御信号に基づいて導通するように制御される第2の
スイッチ回路と、それぞれの一端が上記第2の電源に接
続された第1、第2の容量素子と、上記第2の電源と上
記第1の容量素子の他端との間に接続され、上記第2の
制御信号に基づいて導通制御される第3のスイッチ回路
と、上記第1の容量素子の他端と上記一方の信号線との
間に接続され、上記第2の制御信号に基づいて導通制御
される第4のスイッチ回路と、上記第2の電源と上記第
2の容量素子の他端との間に接続され、上記第1の制御
信号に基づいて導通制御される第5のスイッチ回路と、
上記第2の容量素子の他端と上記他方の信号線との間に
接続され、上記第1の制御信号に基づいて導通制御され
る第6のスイッチ回路と、上記一方の信号線と上記他方
の信号線との間に接続され、上記第1、第2の制御信号
に基づいて導通制御される第7のスイッチ回路とを具備
している。
他方の信号線からなる信号線対と、第1の電源及びこれ
よりも低い電圧の第2の電源と、上記第1の電源と上記
一方の信号線との間に接続され、上記信号線対の信号を
第1の論理状態に設定する際に第1の制御信号に基づい
て導通するように制御される第1のスイッチ回路と、上
記第1の電源と上記他方の信号線との間に接続され、上
記信号線対の信号を第2の論理状態に設定する際に第2
の制御信号に基づいて導通するように制御される第2の
スイッチ回路と、それぞれの一端が上記第2の電源に接
続された第1、第2の容量素子と、上記第2の電源と上
記第1の容量素子の他端との間に接続され、上記第2の
制御信号に基づいて導通制御される第3のスイッチ回路
と、上記第1の容量素子の他端と上記一方の信号線との
間に接続され、上記第2の制御信号に基づいて導通制御
される第4のスイッチ回路と、上記第2の電源と上記第
2の容量素子の他端との間に接続され、上記第1の制御
信号に基づいて導通制御される第5のスイッチ回路と、
上記第2の容量素子の他端と上記他方の信号線との間に
接続され、上記第1の制御信号に基づいて導通制御され
る第6のスイッチ回路と、上記一方の信号線と上記他方
の信号線との間に接続され、上記第1、第2の制御信号
に基づいて導通制御される第7のスイッチ回路とを具備
している。
【0028】この発明の半導体集積回路は、同一の半導
体チップ上に形成された第1、第2の回路ブロックと、
上記第1、第2の回路ブロックのそれぞれに設けられた
信号送信回路と、上記第1、第2の回路ブロックのそれ
ぞれに設けられた信号受信回路と、上記第1の回路ブロ
ックの信号送信回路と上記第2の回路ブロックの信号受
信回路との間及び上記第2の回路ブロックの信号送信回
路と上記第1の回路ブロックの信号受信回路との間にそ
れぞれに設けられた信号線とを具備し、上記各信号送信
回路は、上記信号線の信号を一方の論理値を示す信号に
設定する際にこの信号線を複数の電源のうち第1の電源
に接続する手段と、容量素子と、上記信号線の信号を上
記第1の電源に接続する際に、上記容量素子を上記第1
の電源以外の第2の電源に接続して充電する手段と、上
記信号線の信号を他方の論理値を示す信号に設定する際
にこの信号線を上記容量素子に接続する手段とを具備し
ている。
体チップ上に形成された第1、第2の回路ブロックと、
上記第1、第2の回路ブロックのそれぞれに設けられた
信号送信回路と、上記第1、第2の回路ブロックのそれ
ぞれに設けられた信号受信回路と、上記第1の回路ブロ
ックの信号送信回路と上記第2の回路ブロックの信号受
信回路との間及び上記第2の回路ブロックの信号送信回
路と上記第1の回路ブロックの信号受信回路との間にそ
れぞれに設けられた信号線とを具備し、上記各信号送信
回路は、上記信号線の信号を一方の論理値を示す信号に
設定する際にこの信号線を複数の電源のうち第1の電源
に接続する手段と、容量素子と、上記信号線の信号を上
記第1の電源に接続する際に、上記容量素子を上記第1
の電源以外の第2の電源に接続して充電する手段と、上
記信号線の信号を他方の論理値を示す信号に設定する際
にこの信号線を上記容量素子に接続する手段とを具備し
ている。
【0029】この発明の駆動回路は、3値以上の複数の
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第1の論理値に設定する際にこの信号線を複
数の電源のうち第1の電源に接続する手段と、上記信号
線を上記第1の論理値以外の残りの論理値に設定する際
に、予め所定電圧に充電された複数の容量素子を上記信
号線に接続する手段とを具備している。。
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第1の論理値に設定する際にこの信号線を複
数の電源のうち第1の電源に接続する手段と、上記信号
線を上記第1の論理値以外の残りの論理値に設定する際
に、予め所定電圧に充電された複数の容量素子を上記信
号線に接続する手段とを具備している。。
【0030】この発明の駆動回路は、3値以上の複数の
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第1の論理値に設定する際にこの信号線を複
数の電源のうち第1の電源に接続する手段と、それぞれ
の一端が上記第1の電源に接続された複数の容量素子
と、上記信号線を上記第1の論理値に設定する際に、上
記複数の容量素子それぞれの他端を上記第1の電源より
も高い電圧の第2の電源に接続して上記複数の容量素子
を充電する手段と、上記信号線を上記第1の論理値以外
の残りの論理値に設定する際に、予め充電された上記複
数の容量素子を上記信号線に接続する手段とを具備して
いる。
論理値を取り得る信号線と、上記信号線を上記複数の論
理値のうち第1の論理値に設定する際にこの信号線を複
数の電源のうち第1の電源に接続する手段と、それぞれ
の一端が上記第1の電源に接続された複数の容量素子
と、上記信号線を上記第1の論理値に設定する際に、上
記複数の容量素子それぞれの他端を上記第1の電源より
も高い電圧の第2の電源に接続して上記複数の容量素子
を充電する手段と、上記信号線を上記第1の論理値以外
の残りの論理値に設定する際に、予め充電された上記複
数の容量素子を上記信号線に接続する手段とを具備して
いる。
【0031】
【発明の実施の形態】以下図面を参照してこの発明の実
施の形態を説明する。図1はこの発明に係る駆動回路を
SRAMにおける出力回路に実施した、この発明の第1
の実施の形態による回路構成を示している。
施の形態を説明する。図1はこの発明に係る駆動回路を
SRAMにおける出力回路に実施した、この発明の第1
の実施の形態による回路構成を示している。
【0032】図1において、VDDはデータバスの“H”
側電位を供給する電源(例えば 3.3V)であり、gnd は
接地電位の電源(0V)である。上記電源VDDとgnd と
の間には2個のPチャネルのMOSトランジスタ11、12
のソース・ドレイン間及び1個のNチャネルのMOSト
ランジスタ13のソース・ドレイン間が直列に接続されて
いる。上記両MOSトランジスタ11、12の直列接続点に
はデータバス14が接続されている。15は上記データバス
14に付随している寄生容量であり、この寄生容量15の一
端は上記電源gnd に接続され、他端はデータバス14に接
続されている。16はダミー容量であり、このダミー容量
16の一端は上記電源gnd に接続され、他端は上記両MO
Sトランジスタの12、13の直列接続点に接続されてい
る。なお、このダミー容量16はMOSトランジスタのゲ
ート容量、ジャンクション容量、金属配線による寄生容
量等を用いて構成することができる。
側電位を供給する電源(例えば 3.3V)であり、gnd は
接地電位の電源(0V)である。上記電源VDDとgnd と
の間には2個のPチャネルのMOSトランジスタ11、12
のソース・ドレイン間及び1個のNチャネルのMOSト
ランジスタ13のソース・ドレイン間が直列に接続されて
いる。上記両MOSトランジスタ11、12の直列接続点に
はデータバス14が接続されている。15は上記データバス
14に付随している寄生容量であり、この寄生容量15の一
端は上記電源gnd に接続され、他端はデータバス14に接
続されている。16はダミー容量であり、このダミー容量
16の一端は上記電源gnd に接続され、他端は上記両MO
Sトランジスタの12、13の直列接続点に接続されてい
る。なお、このダミー容量16はMOSトランジスタのゲ
ート容量、ジャンクション容量、金属配線による寄生容
量等を用いて構成することができる。
【0033】また、図1において、OUT はSRAMの出
力回路を駆動する信号であり、この信号OUT は上記Pチ
ャネルのMOSトランジスタ12及びNチャネルのMOS
トランジスタ13のゲートに供給されると共にインバータ
17に供給される。上記インバータ17の出力信号は上記P
チャネルのMOSトランジスタ11のゲートに供給され
る。
力回路を駆動する信号であり、この信号OUT は上記Pチ
ャネルのMOSトランジスタ12及びNチャネルのMOS
トランジスタ13のゲートに供給されると共にインバータ
17に供給される。上記インバータ17の出力信号は上記P
チャネルのMOSトランジスタ11のゲートに供給され
る。
【0034】次に上記のように構成された出力回路の動
作について、図2のタイミングチャートを用いて説明す
る。まず、データバス14に“H”の信号(DATA)を出力
する場合には信号OUT をVDD電位にする。このとき、P
チャネルのMOSトランジスタ11がオンし、データバス
14は電源VDDに接続されて、その電位は 3.3Vになる。
このとき、NチャネルのMOSトランジスタ13もオンす
るので、ダミー容量16が電源gnd に接続され、完全に放
電されて0Vになる。
作について、図2のタイミングチャートを用いて説明す
る。まず、データバス14に“H”の信号(DATA)を出力
する場合には信号OUT をVDD電位にする。このとき、P
チャネルのMOSトランジスタ11がオンし、データバス
14は電源VDDに接続されて、その電位は 3.3Vになる。
このとき、NチャネルのMOSトランジスタ13もオンす
るので、ダミー容量16が電源gnd に接続され、完全に放
電されて0Vになる。
【0035】次に、データバス14に“L”の信号(DAT
A)を出力する場合には信号OUT を接地電位(gnd )に
する。このとき、一方のPチャネルのMOSトランジス
タ11がオフ、他方のPチャネルのMOSトランジスタ12
がオン、NチャネルのMOSトランジスタ13がオフとな
り、ダミー容量16がデータバス14に接続される。データ
バス14がダミー容量16に接続される前は、データバス14
の電位はVDDになっているので、データバス14の寄生容
量15もVDDに充電されている。一方、ダミー容量16は放
電されており、0Vにされている。MOSトランジスタ
12がオンすることによってこの両容量が接続されるので
あるから、接続後の両者の電位VOLは、寄生容量15の値
をCBUS 、ダミー容量16の値をCdummy とすると、電荷
分配の法則に従い下記の式で与えられる。
A)を出力する場合には信号OUT を接地電位(gnd )に
する。このとき、一方のPチャネルのMOSトランジス
タ11がオフ、他方のPチャネルのMOSトランジスタ12
がオン、NチャネルのMOSトランジスタ13がオフとな
り、ダミー容量16がデータバス14に接続される。データ
バス14がダミー容量16に接続される前は、データバス14
の電位はVDDになっているので、データバス14の寄生容
量15もVDDに充電されている。一方、ダミー容量16は放
電されており、0Vにされている。MOSトランジスタ
12がオンすることによってこの両容量が接続されるので
あるから、接続後の両者の電位VOLは、寄生容量15の値
をCBUS 、ダミー容量16の値をCdummy とすると、電荷
分配の法則に従い下記の式で与えられる。
【0036】 VOL=VDD×CBUS /(CBUS +Cdummy ) … 4 ここで、例えばCBUS が1pF、Cdummy が 0.1pFの
場合、すなわちダミー容量16が寄生容量15の1/10程
度を想定すると、4式は下記の5式となる。
場合、すなわちダミー容量16が寄生容量15の1/10程
度を想定すると、4式は下記の5式となる。
【0037】 VOL= 3.3× 1.0/( 1.0+ 0.1)= 3.0 … 5 このVOL= 3.0Vをデータバス14の“L”側の電位と考
えれば、このデータバス14は、“H”側電位が 3.3V、
“L”側電位が 3.0Vで 0.3Vの振幅を持つものと考え
られる。そして、ダミー容量16の値Cdummy を適当に選
べば、“L”側電位VOLを自由に変えることができる。
えれば、このデータバス14は、“H”側電位が 3.3V、
“L”側電位が 3.0Vで 0.3Vの振幅を持つものと考え
られる。そして、ダミー容量16の値Cdummy を適当に選
べば、“L”側電位VOLを自由に変えることができる。
【0038】このように第1の実施の形態によれば、デ
ータバスの振幅を例えば 0.3Vと小さくすることができ
るので、データバスで消費される電力を削減することが
できる。
ータバスの振幅を例えば 0.3Vと小さくすることができ
るので、データバスで消費される電力を削減することが
できる。
【0039】しかも、データバスの“L”側の電位は、
ダミー容量16を予め0Vに放電しておき、このダミー容
量16をデータバス14に接続することで形成するようにし
ているので、外部からこの“L”側電位を供給したり、
内部に電圧降下回路を設ける必要がない。この結果、集
積化した場合のチップサイズの小型化及び消費電流の削
減化を図ることができる。
ダミー容量16を予め0Vに放電しておき、このダミー容
量16をデータバス14に接続することで形成するようにし
ているので、外部からこの“L”側電位を供給したり、
内部に電圧降下回路を設ける必要がない。この結果、集
積化した場合のチップサイズの小型化及び消費電流の削
減化を図ることができる。
【0040】図3はこの発明に係る駆動回路をSRAM
における出力回路に実施した、この発明の第2の実施の
形態による回路構成を示している。なお、この実施の形
態の出力回路において、前記図1と対応する箇所には同
じ符号を付して説明を行う。この実施の形態では、前記
電源VDDとgnd との間に1個のPチャネルのMOSトラ
ンジスタ18のソース・ドレイン間及び2個のNチャネル
のMOSトランジスタ19、20のソース・ドレイン間が直
列に接続されている。そして、上記両MOSトランジス
タ19、20の直列接続点に前記データバス14が接続されて
いる。また、前記ダミー容量16は、前記MOSトランジ
スタ18、19の直列接続点に接続されている。
における出力回路に実施した、この発明の第2の実施の
形態による回路構成を示している。なお、この実施の形
態の出力回路において、前記図1と対応する箇所には同
じ符号を付して説明を行う。この実施の形態では、前記
電源VDDとgnd との間に1個のPチャネルのMOSトラ
ンジスタ18のソース・ドレイン間及び2個のNチャネル
のMOSトランジスタ19、20のソース・ドレイン間が直
列に接続されている。そして、上記両MOSトランジス
タ19、20の直列接続点に前記データバス14が接続されて
いる。また、前記ダミー容量16は、前記MOSトランジ
スタ18、19の直列接続点に接続されている。
【0041】さらに、前記信号OUT は上記Pチャネルの
MOSトランジスタ18及びNチャネルのMOSトランジ
スタ19の各ゲート及び前記インバータ17に供給され、こ
のインバータ17の出力信号は上記NチャネルのMOSト
ランジスタ20のゲートに供給される。
MOSトランジスタ18及びNチャネルのMOSトランジ
スタ19の各ゲート及び前記インバータ17に供給され、こ
のインバータ17の出力信号は上記NチャネルのMOSト
ランジスタ20のゲートに供給される。
【0042】次に上記のように構成された出力回路の動
作について、図4のタイミングチャートを用いて説明す
る。まず、データバス14に“L”の信号を出力する場合
には信号OUT を接地電位にする。このとき、Nチャネル
のMOSトランジスタ20がオンし、データバス14が接地
電位の電源gnd に接続されて、その電位は0Vとなる。
このとき、NチャネルのMOSトランジスタ19はオフ
し、PチャネルのMOSトランジスタ18がオンするの
で、ダミー容量16は電源VDDに接続されてVDDで充電さ
れる。
作について、図4のタイミングチャートを用いて説明す
る。まず、データバス14に“L”の信号を出力する場合
には信号OUT を接地電位にする。このとき、Nチャネル
のMOSトランジスタ20がオンし、データバス14が接地
電位の電源gnd に接続されて、その電位は0Vとなる。
このとき、NチャネルのMOSトランジスタ19はオフ
し、PチャネルのMOSトランジスタ18がオンするの
で、ダミー容量16は電源VDDに接続されてVDDで充電さ
れる。
【0043】次に、データバス14に“H”の信号を出力
する場合には信号OUT を電源電位(VDD)にする。この
とき、PチャネルのMOSトランジスタ18がオフ、Nチ
ャネルのMOSトランジスタ19がオン、NチャネルのM
OSトランジスタ20がオフとなり、ダミー容量16がデー
タバス14に接続される。このダミー容量16に接続される
前は、データバス14の電位が電源gnd の0Vなので、デ
ータバス14の寄生容量15も0Vに放電されている。一
方、ダミー容量16は予めVDDに充電されている。そし
て、この両容量が接続されるのであるから、接続後の両
者の電位VOHは、先のように寄生容量15の値をCBUS 、
ダミー容量16の値をCdummy とすると、電荷分配の法則
に従い下記の式で与えられる。
する場合には信号OUT を電源電位(VDD)にする。この
とき、PチャネルのMOSトランジスタ18がオフ、Nチ
ャネルのMOSトランジスタ19がオン、NチャネルのM
OSトランジスタ20がオフとなり、ダミー容量16がデー
タバス14に接続される。このダミー容量16に接続される
前は、データバス14の電位が電源gnd の0Vなので、デ
ータバス14の寄生容量15も0Vに放電されている。一
方、ダミー容量16は予めVDDに充電されている。そし
て、この両容量が接続されるのであるから、接続後の両
者の電位VOHは、先のように寄生容量15の値をCBUS 、
ダミー容量16の値をCdummy とすると、電荷分配の法則
に従い下記の式で与えられる。
【0044】 VOH=VDD×Cdummy /(CBUS +Cdummy ) … 6 ここで、前記と同様に例えばCBUS が1pF、Cdummy
が 0.1pFの場合、すなわちダミー容量16が寄生容量15
の1/10程度を想定すると、6式は下記の7式とな
る。
が 0.1pFの場合、すなわちダミー容量16が寄生容量15
の1/10程度を想定すると、6式は下記の7式とな
る。
【0045】 VOH= 3.3× 0.1/( 1.0+ 0.1)= 0.3 … 7 このVOH= 0.3Vをデータバス14の“H”側の電位と考
えれば、このデータバス14は、“H”側電位が 0.3V、
“L”側電位が0Vで 0.3Vの振幅を持つものと考えら
れる。そして、ダミー容量16の値Cdummy を適当に選べ
ば、“H”側電位VOHを自由に変えることができる。
えれば、このデータバス14は、“H”側電位が 0.3V、
“L”側電位が0Vで 0.3Vの振幅を持つものと考えら
れる。そして、ダミー容量16の値Cdummy を適当に選べ
ば、“H”側電位VOHを自由に変えることができる。
【0046】このように第2の実施の形態においても、
前記の第1の実施の形態の場合と同様の理由により、デ
ータバスで消費される電力を削減することができ、集積
化した場合のチップサイズの小型化及び消費電流の削減
化を図ることができる。
前記の第1の実施の形態の場合と同様の理由により、デ
ータバスで消費される電力を削減することができ、集積
化した場合のチップサイズの小型化及び消費電流の削減
化を図ることができる。
【0047】図5はこの発明に係る駆動回路をSRAM
における出力回路に実施した、この発明の第3の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、前記図1に示した第1の実施の形態による
出力回路を2回路分設けて、一対のデータバス14A、14
Bに相補な信号DATA、/DATAを出力するように構成した
ものである。
における出力回路に実施した、この発明の第3の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、前記図1に示した第1の実施の形態による
出力回路を2回路分設けて、一対のデータバス14A、14
Bに相補な信号DATA、/DATAを出力するように構成した
ものである。
【0048】すなわち、一方のデータバス14Aを駆動す
る出力回路21A及び他方のデータバス14Bを駆動する出
力回路21Bにはそれぞれ、前記図1に示した第1の実施
の形態の場合と同様に、2個のPチャネルのMOSトラ
ンジスタ11、12と1個のNチャネルのMOSトランジス
タ13及びダミー容量16が設けられている。
る出力回路21A及び他方のデータバス14Bを駆動する出
力回路21Bにはそれぞれ、前記図1に示した第1の実施
の形態の場合と同様に、2個のPチャネルのMOSトラ
ンジスタ11、12と1個のNチャネルのMOSトランジス
タ13及びダミー容量16が設けられている。
【0049】そして、前記信号OUT は、出力回路21A内
のPチャネルのMOSトランジスタ12及びNチャネルの
MOSトランジスタ13、出力回路21B内のPチャネルの
MOSトランジスタ11の各ゲートに供給されると共に前
記インバータ17に供給される。また、上記インバータ17
の出力信号は出力回路21A内のPチャネルのMOSトラ
ンジスタ11、出力回路21B内のPチャネルのMOSトラ
ンジスタ12及びNチャネルのMOSトランジスタ13の各
ゲートに供給される。
のPチャネルのMOSトランジスタ12及びNチャネルの
MOSトランジスタ13、出力回路21B内のPチャネルの
MOSトランジスタ11の各ゲートに供給されると共に前
記インバータ17に供給される。また、上記インバータ17
の出力信号は出力回路21A内のPチャネルのMOSトラ
ンジスタ11、出力回路21B内のPチャネルのMOSトラ
ンジスタ12及びNチャネルのMOSトランジスタ13の各
ゲートに供給される。
【0050】次に上記のような構成された出力回路の動
作について、図6のタイミングチャートを用いて説明す
る。まず、一方のデータバス14Aに“H”の信号を、他
方のデータバス14Bに“L”の信号を出力する場合には
信号OUT をVDD電位にする。このとき、一方の出力回路
21Aでは、前記図1で説明した場合と同様にPチャネル
のMOSトランジスタ11がオンし、データバス14Aは電
源電位VDDに接続されて、その電位は 3.3Vになる。こ
のとき、出力回路21A内のダミー容量16は完全に放電さ
れて0Vになる。他方の出力回路21Bでは、Pチャネル
のMOSトランジスタ12がオンし、予め接地電位に放電
されているダミー容量16がデータバス14Bに接続され、
データバス14Bの電位は前記4式で与えられるVOLとな
る。
作について、図6のタイミングチャートを用いて説明す
る。まず、一方のデータバス14Aに“H”の信号を、他
方のデータバス14Bに“L”の信号を出力する場合には
信号OUT をVDD電位にする。このとき、一方の出力回路
21Aでは、前記図1で説明した場合と同様にPチャネル
のMOSトランジスタ11がオンし、データバス14Aは電
源電位VDDに接続されて、その電位は 3.3Vになる。こ
のとき、出力回路21A内のダミー容量16は完全に放電さ
れて0Vになる。他方の出力回路21Bでは、Pチャネル
のMOSトランジスタ12がオンし、予め接地電位に放電
されているダミー容量16がデータバス14Bに接続され、
データバス14Bの電位は前記4式で与えられるVOLとな
る。
【0051】次に、一方のデータバス14Aに“L”の信
号を、他方のデータバス14Bに“H”の信号を出力する
場合には信号OUT を接地電位にする。このとき、一方の
出力回路21Aでは、PチャネルのMOSトランジスタ12
がオンし、予め接地電位に放電されているダミー容量16
がデータバス14Aに接続され、データバス14Aの電位は
前記4式で与えられるVOLとなる。他方の出力回路21B
では、PチャネルのMOSトランジスタ11がオンし、デ
ータバス14Bが電源電位VDDに接続されて、その電位は
3.3Vになる。
号を、他方のデータバス14Bに“H”の信号を出力する
場合には信号OUT を接地電位にする。このとき、一方の
出力回路21Aでは、PチャネルのMOSトランジスタ12
がオンし、予め接地電位に放電されているダミー容量16
がデータバス14Aに接続され、データバス14Aの電位は
前記4式で与えられるVOLとなる。他方の出力回路21B
では、PチャネルのMOSトランジスタ11がオンし、デ
ータバス14Bが電源電位VDDに接続されて、その電位は
3.3Vになる。
【0052】このように、このデータバス14A、14Bは
それぞれ、“H”側電位が 3.3V、“L”側電位が 3.0
Vで 0.3Vの振幅を持つものと考えられる。そして、ダ
ミー容量16の値Cdummy を適当に選べば、“L”側電位
VOLを自由に変えることができる。
それぞれ、“H”側電位が 3.3V、“L”側電位が 3.0
Vで 0.3Vの振幅を持つものと考えられる。そして、ダ
ミー容量16の値Cdummy を適当に選べば、“L”側電位
VOLを自由に変えることができる。
【0053】このように第3の実施の形態による出力回
路では、一対のデータバス14A、14Bに相補な信号を出
力することができ、それぞれのデータバスの振幅を小さ
くすることができるので、データバスで消費される電力
を削減することができる。また、前記の第1の実施の形
態の場合と同様の理由により、集積化した場合のチップ
サイズの小型化及び消費電流の削減化を図ることができ
る。
路では、一対のデータバス14A、14Bに相補な信号を出
力することができ、それぞれのデータバスの振幅を小さ
くすることができるので、データバスで消費される電力
を削減することができる。また、前記の第1の実施の形
態の場合と同様の理由により、集積化した場合のチップ
サイズの小型化及び消費電流の削減化を図ることができ
る。
【0054】なお、上記第3の実施の形態による出力回
路では、前記図1に示した第1の実施の形態による出力
回路を2回路分設けて、一対のデータバス14A、14Bに
VDDとVOLとの間の振幅を持つ相補な信号を出力させる
場合について説明したが、これは図3に示すようにVDD
とVOHとの間の振幅を持つ出力回路を2回路分設けて、
一対のデータバス14A、14Bに相補な信号を出力させる
こともできる。
路では、前記図1に示した第1の実施の形態による出力
回路を2回路分設けて、一対のデータバス14A、14Bに
VDDとVOLとの間の振幅を持つ相補な信号を出力させる
場合について説明したが、これは図3に示すようにVDD
とVOHとの間の振幅を持つ出力回路を2回路分設けて、
一対のデータバス14A、14Bに相補な信号を出力させる
こともできる。
【0055】図7はこの発明に係る駆動回路をSRAM
における出力回路に実施した、この発明の第4の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、一対のデータバス14A、14Bに相補な信号
を出力すると共に、一対のデータバス14A、14Bそれぞ
れの信号を設定する各サイクルの最初にデータバス14
A、14B相互間を短絡することによってさらに消費電力
の削減を図るようにしたものである。
における出力回路に実施した、この発明の第4の実施の
形態による回路構成を示している。この実施の形態の出
力回路では、一対のデータバス14A、14Bに相補な信号
を出力すると共に、一対のデータバス14A、14Bそれぞ
れの信号を設定する各サイクルの最初にデータバス14
A、14B相互間を短絡することによってさらに消費電力
の削減を図るようにしたものである。
【0056】この実施の形態による出力回路では、前記
図1に示した第1の実施の形態による出力回路が2回路
分設けられている。すなわち、一方のデータバス14Aを
駆動する出力回路21A及び他方のデータバス14Bを駆動
する出力回路21Bにはそれぞれ、前記図1に示した第1
の実施の形態の場合と同様に、2個のPチャネルのMO
Sトランジスタ11、12と1個のNチャネルのMOSトラ
ンジスタ13及びダミー容量16が設けられている。
図1に示した第1の実施の形態による出力回路が2回路
分設けられている。すなわち、一方のデータバス14Aを
駆動する出力回路21A及び他方のデータバス14Bを駆動
する出力回路21Bにはそれぞれ、前記図1に示した第1
の実施の形態の場合と同様に、2個のPチャネルのMO
Sトランジスタ11、12と1個のNチャネルのMOSトラ
ンジスタ13及びダミー容量16が設けられている。
【0057】そして、出力回路21A内のPチャネルのM
OSトランジスタ11、出力回路21B内のPチャネルのM
OSトランジスタ12及びNチャネルのMOSトランジス
タ13の各ゲートには一方の信号/OUTHが供給され、出力
回路21B内のPチャネルのMOSトランジスタ11、出力
回路21A内のPチャネルのMOSトランジスタ12及びN
チャネルのMOSトランジスタ13の各ゲートには他方の
信号/OUTLが供給される。上記一方の信号/OUTHは一方
のデータバス14Aに“H”の信号を出力する場合に
“L”になる信号であり、同様に他方の信号/OUTLは他
方のデータバス14Bに“H”の信号を出力する場合に
“L”になる信号である。
OSトランジスタ11、出力回路21B内のPチャネルのM
OSトランジスタ12及びNチャネルのMOSトランジス
タ13の各ゲートには一方の信号/OUTHが供給され、出力
回路21B内のPチャネルのMOSトランジスタ11、出力
回路21A内のPチャネルのMOSトランジスタ12及びN
チャネルのMOSトランジスタ13の各ゲートには他方の
信号/OUTLが供給される。上記一方の信号/OUTHは一方
のデータバス14Aに“H”の信号を出力する場合に
“L”になる信号であり、同様に他方の信号/OUTLは他
方のデータバス14Bに“H”の信号を出力する場合に
“L”になる信号である。
【0058】この実施の形態による出力回路ではさら
に、NANDゲート22とPチャネルのMOSトランジス
タ23とが設けられている。上記NANDゲート22には上
記一方の信号/OUTHと他方の信号/OUTLが供給され、こ
のNANDゲート22の出力信号は上記MOSトランジス
タ23のゲートに供給される。このMOSトランジスタ23
のソース・ドレイン間は上記一方のデータバス14Aと他
方のデータバス14Bとの間に接続されている。
に、NANDゲート22とPチャネルのMOSトランジス
タ23とが設けられている。上記NANDゲート22には上
記一方の信号/OUTHと他方の信号/OUTLが供給され、こ
のNANDゲート22の出力信号は上記MOSトランジス
タ23のゲートに供給される。このMOSトランジスタ23
のソース・ドレイン間は上記一方のデータバス14Aと他
方のデータバス14Bとの間に接続されている。
【0059】次に上記のような構成された出力回路の動
作について、図8のタイミングチャートを用いて説明す
る。なお、図8では2サイクル分の波形が示されてい
る。各サイクルの最初(Tpre1、Tpre2)では、一方の
信号/OUTH及び他方の信号/OUTLが共に“H”(VDD)
となる。このとき、NANDゲート22の出力信号が
“L”(gnd )となり、これによりPチャネルのMOS
トランジスタ23がオンして、一方のデータバス14Aと他
方のデータバス14Bとが短絡されて両データバスの電位
が同電位となる。このときの両データバスの電位VPREC
H は電荷分配の法則から、次の8式で与えられる。
作について、図8のタイミングチャートを用いて説明す
る。なお、図8では2サイクル分の波形が示されてい
る。各サイクルの最初(Tpre1、Tpre2)では、一方の
信号/OUTH及び他方の信号/OUTLが共に“H”(VDD)
となる。このとき、NANDゲート22の出力信号が
“L”(gnd )となり、これによりPチャネルのMOS
トランジスタ23がオンして、一方のデータバス14Aと他
方のデータバス14Bとが短絡されて両データバスの電位
が同電位となる。このときの両データバスの電位VPREC
H は電荷分配の法則から、次の8式で与えられる。
【0060】 VPRECH =VDD×(CBUS +Cdummy )/(CBUS +2Cdummy )… 8 ここで、前記と同様に例えばVDDが 3.3V、CBUS が1
pF、Cdummy が 0.1pFの場合、すなわちダミー容量
16が寄生容量15の1/10程度を想定すると、8式は下
記の9式となる。
pF、Cdummy が 0.1pFの場合、すなわちダミー容量
16が寄生容量15の1/10程度を想定すると、8式は下
記の9式となる。
【0061】 VPRECH = 3.3×(1+ 0.1)/(1+2× 0.1) = 3.025(V) … 9 次に、Tact1で一方の信号/OUTHが“L”になると、出
力回路21A内のPチャネルのMOSトランジスタ11がオ
ンし、一方のデータバス14AがVDDとなる。同時に出力
回路21B内のPチャネルのMOSトランジスタ12がオン
し、他方のデータバス14Bがダミー容量16と接続され
る。接続後のデータバス14Bの電位VOLは電荷分配の法
則から、次の10式で与えられる。
力回路21A内のPチャネルのMOSトランジスタ11がオ
ンし、一方のデータバス14AがVDDとなる。同時に出力
回路21B内のPチャネルのMOSトランジスタ12がオン
し、他方のデータバス14Bがダミー容量16と接続され
る。接続後のデータバス14Bの電位VOLは電荷分配の法
則から、次の10式で与えられる。
【0062】 VOL=VDD×CBUS /(CBUS +2Cdummy ) … 10 上記10式で与えられるVOLがデータバスの“L”側の
電位となる。この10式に、VDD= 3.3V、CBUS =1
pF、Cdummy = 0.1pFの関係を代入してまとめると
下記の11式が得られる。
電位となる。この10式に、VDD= 3.3V、CBUS =1
pF、Cdummy = 0.1pFの関係を代入してまとめると
下記の11式が得られる。
【0063】 VOL= 3.3× 0.1/(1+2× 0.1) = 2.75 (V) … 11 次に、Tact2で他方の信号/OUTLが“L”になった場合
には、出力回路21B内のPチャネルのMOSトランジス
タ11がオンし、他方のデータバス14BがVDDとなる。こ
のとき、出力回路21A内ではPチャネルのMOSトラン
ジスタ12がオンし、一方のデータバス14AはVOLとな
る。
には、出力回路21B内のPチャネルのMOSトランジス
タ11がオンし、他方のデータバス14BがVDDとなる。こ
のとき、出力回路21A内ではPチャネルのMOSトラン
ジスタ12がオンし、一方のデータバス14AはVOLとな
る。
【0064】この実施の形態では、各サイクルの最初に
相補データバスを短絡するような構成としたので、低消
費電力性を保持したままで、データバスの振幅を大きく
することができるという効果が得られる。反対に、デー
タバスの振幅を他の実施の形態の場合と同じにするなら
ば、消費電力をより削減することができる。
相補データバスを短絡するような構成としたので、低消
費電力性を保持したままで、データバスの振幅を大きく
することができるという効果が得られる。反対に、デー
タバスの振幅を他の実施の形態の場合と同じにするなら
ば、消費電力をより削減することができる。
【0065】例えば、前記図5に示した第3の実施の形
態において、VDDが 3.3V、CBUSが1pF、Cdummy
が 0.1pFであると仮定すると、データバスの振幅は
3.3V− 3.0V= 0.3Vとなる。このとき、データバス
で消費される電力P(W)は、周波数をf(Hz)とす
ると、次の12式で与えられる。
態において、VDDが 3.3V、CBUSが1pF、Cdummy
が 0.1pFであると仮定すると、データバスの振幅は
3.3V− 3.0V= 0.3Vとなる。このとき、データバス
で消費される電力P(W)は、周波数をf(Hz)とす
ると、次の12式で与えられる。
【0066】 P=2f×CBUS × 0.32 =f× 0.18 (pW) … 12 これに対し、図7に示した第4の実施の形態における電
力P(W)は次の13式で与えられる。
力P(W)は次の13式で与えられる。
【0067】 P=2f×CBUS × 0.2752 =f× 0.15 (pW) … 13 すなわち、先の第3の実施の形態の場合よりも消費電力
が少ないにもかかわらず、データバスの振幅は第3の実
施の形態の場合では 0.3Vのものが0.55Vと大きくなっ
ている。振幅が大きい方がデータバスの信号を受ける側
で“H”/“L”の判断が容易となるので、消費電力が
増加しない限り振幅は大きい方が良い。
が少ないにもかかわらず、データバスの振幅は第3の実
施の形態の場合では 0.3Vのものが0.55Vと大きくなっ
ている。振幅が大きい方がデータバスの信号を受ける側
で“H”/“L”の判断が容易となるので、消費電力が
増加しない限り振幅は大きい方が良い。
【0068】図9はこの発明に係る駆動回路を多値論理
の出力回路に実施した、この発明の第5の実施の形態に
よる回路構成を示している。図9において、前記各実施
の形態の場合と同様に、VDDはデータバスの“H”側電
位を供給する電源(例えば 3.3V)であり、gnd は接地
電位の電源(0V)である。31-0、31-1、31-1は3ビッ
トの駆動信号OUT0、OUT1、OUT2のそれぞれが供給される
“H”側電位設定回路である。これらの各“H”側電位
設定出力回路31-0、31-1、31-1は、電源VDDとデータバ
ス32との間にソース・ドレイン間が直列に接続されたP
チャネルのMOSトランジスタ33及びNチャネルのMO
Sトランジスタ34と、両MOSトランジスタ33、34の直
列接続点に接続されたダミー容量35とから構成されてい
る。また、上記データバス32と電源gnd との間にはデー
タバス32の“L”側電位を設定するためのNチャネルの
MOSトランジスタ36のソース・ドレイン間が接続され
ている。このMOSトランジスタ36のゲートには、上記
3ビットの駆動信号OUT0、OUT1、OUT2が入力されるNO
Rゲート37の出力信号が供給される。なお、データバス
32には寄生容量38が接続されている。
の出力回路に実施した、この発明の第5の実施の形態に
よる回路構成を示している。図9において、前記各実施
の形態の場合と同様に、VDDはデータバスの“H”側電
位を供給する電源(例えば 3.3V)であり、gnd は接地
電位の電源(0V)である。31-0、31-1、31-1は3ビッ
トの駆動信号OUT0、OUT1、OUT2のそれぞれが供給される
“H”側電位設定回路である。これらの各“H”側電位
設定出力回路31-0、31-1、31-1は、電源VDDとデータバ
ス32との間にソース・ドレイン間が直列に接続されたP
チャネルのMOSトランジスタ33及びNチャネルのMO
Sトランジスタ34と、両MOSトランジスタ33、34の直
列接続点に接続されたダミー容量35とから構成されてい
る。また、上記データバス32と電源gnd との間にはデー
タバス32の“L”側電位を設定するためのNチャネルの
MOSトランジスタ36のソース・ドレイン間が接続され
ている。このMOSトランジスタ36のゲートには、上記
3ビットの駆動信号OUT0、OUT1、OUT2が入力されるNO
Rゲート37の出力信号が供給される。なお、データバス
32には寄生容量38が接続されている。
【0069】なお、上記各ダミー容量35は、MOSトラ
ンジスタのゲート容量、ジャンクション容量、金属配線
による寄生容量等を用いて構成することができ、“H”
側電位設定出力回路31-0内のダミー容量35の値をC0 、
“H”側電位設定出力回路31-1内のダミー容量35の値を
C1 、“H”側電位設定出力回路31-2内のダミー容量35
の値をC2 とすると、これらC0 、C1 、C2 の間には
下記のような関係が成立としている。
ンジスタのゲート容量、ジャンクション容量、金属配線
による寄生容量等を用いて構成することができ、“H”
側電位設定出力回路31-0内のダミー容量35の値をC0 、
“H”側電位設定出力回路31-1内のダミー容量35の値を
C1 、“H”側電位設定出力回路31-2内のダミー容量35
の値をC2 とすると、これらC0 、C1 、C2 の間には
下記のような関係が成立としている。
【0070】 C0 :C1 :C2 =1:2:4 … 14 次に上記構成でなる出力回路の動作を説明する。まず、
3ビットの駆動信号OUT0、OUT1、OUT2が全て“L”(gn
d )であった場合を考える。この場合には“H”側電位
設定出力回路31-0、31-1、31-2内の各PチャネルのMO
Sトランジスタ33がそれぞれオンし、各ダミー容量35は
電源VDDで充電される。このとき、NORゲート37の出
力信号は“H”となり、データバス32の“L”側電位を
設定するためのNチャネルのMOSトランジスタ36がオ
ンするので、データバス32が電源gnd に接続され、寄生
容量38が接地電位に放電される。
3ビットの駆動信号OUT0、OUT1、OUT2が全て“L”(gn
d )であった場合を考える。この場合には“H”側電位
設定出力回路31-0、31-1、31-2内の各PチャネルのMO
Sトランジスタ33がそれぞれオンし、各ダミー容量35は
電源VDDで充電される。このとき、NORゲート37の出
力信号は“H”となり、データバス32の“L”側電位を
設定するためのNチャネルのMOSトランジスタ36がオ
ンするので、データバス32が電源gnd に接続され、寄生
容量38が接地電位に放電される。
【0071】次に、駆動信号OUT0のみが“H”(VDD)
となり、残りの駆動信号OUT1、OUT2が共に“L”になる
場合を考える。OUT0が“H”であると、NORゲート37
の出力信号は“L”となるために、NチャネルのMOS
トランジスタ36がオフする。また、“H”側電位設定出
力回路31-0内のNチャネルのMOSトランジスタ34がオ
ンするため、この“H”側電位設定出力回路31-0内のダ
ミー容量35がデータバス32に接続される。すると、デー
タバス32の電位V(“001 ”)(OUT0=“1”、OUT1=
“0”、OUT2=“0”という意味)は、寄生容量38の値
をCBUS とすると、電荷分配の法則により下記の15式
で表される。
となり、残りの駆動信号OUT1、OUT2が共に“L”になる
場合を考える。OUT0が“H”であると、NORゲート37
の出力信号は“L”となるために、NチャネルのMOS
トランジスタ36がオフする。また、“H”側電位設定出
力回路31-0内のNチャネルのMOSトランジスタ34がオ
ンするため、この“H”側電位設定出力回路31-0内のダ
ミー容量35がデータバス32に接続される。すると、デー
タバス32の電位V(“001 ”)(OUT0=“1”、OUT1=
“0”、OUT2=“0”という意味)は、寄生容量38の値
をCBUS とすると、電荷分配の法則により下記の15式
で表される。
【0072】 V(“001 ”)=VDD×C0 /(CBUS +C0 ) … 15 ここで、VDD= 3.3V、CBUS =1pF、C0 = 0.1p
Fの関係を代入してまとめると下記の16式が得られ
る。
Fの関係を代入してまとめると下記の16式が得られ
る。
【0073】 V(“001 ”)= 3.3× 0.1/(1+ 0.1)= 0.3(V) … 16 ここで、いったん3ビットの駆動信号OUT0、OUT1、OUT2
の全てを“L”にしてデータバスを電源gnd に接続し
て、寄生容量38を放電させ、次に駆動信号OUT1のみが
“H”となり、残りの駆動信号OUT0、OUT2が共に“L”
になる場合を考える。OUT1が“H”であると、NORゲ
ート37の出力信号は“L”となるために、Nチャネルの
MOSトランジスタ36がオフする。また、“H”側電位
設定出力回路31-1内のNチャネルのMOSトランジスタ
34がオンするため、この“H”側電位設定出力回路31-1
内のダミー容量35がデータバス32に接続される。する
と、データバス32の電位V(“010 ”)(OUT0=
“0”、OUT1=“1”、OUT2=“0”という意味)は、
寄生容量38の値をCBUS とすると、電荷分配の法則によ
り下記の17式で表される。
の全てを“L”にしてデータバスを電源gnd に接続し
て、寄生容量38を放電させ、次に駆動信号OUT1のみが
“H”となり、残りの駆動信号OUT0、OUT2が共に“L”
になる場合を考える。OUT1が“H”であると、NORゲ
ート37の出力信号は“L”となるために、Nチャネルの
MOSトランジスタ36がオフする。また、“H”側電位
設定出力回路31-1内のNチャネルのMOSトランジスタ
34がオンするため、この“H”側電位設定出力回路31-1
内のダミー容量35がデータバス32に接続される。する
と、データバス32の電位V(“010 ”)(OUT0=
“0”、OUT1=“1”、OUT2=“0”という意味)は、
寄生容量38の値をCBUS とすると、電荷分配の法則によ
り下記の17式で表される。
【0074】 V(“010 ”)=VDD×C1 /(CBUS +C1 ) … 17 ここで、C1 =2C0 であるから、下記の18式が得ら
れる。 V(“010 ”)=2×VDD×C0 /(CBUS +2×C0 ) … 18 そして、上記と同様に各値を上記18式に代入すると、
V(“010 ”)=0.55Vとなる。
れる。 V(“010 ”)=2×VDD×C0 /(CBUS +2×C0 ) … 18 そして、上記と同様に各値を上記18式に代入すると、
V(“010 ”)=0.55Vとなる。
【0075】以下、同様に3ビットの駆動信号OUT
0、OUT1、OUT2の全ての組み合わせについて計算すると
以下のようになる。 V(“000 ”)=0×VDD/10=0.00(V) V(“001 ”)=1×VDD/11=0.30(V) V(“010 ”)=2×VDD/12=0.55(V) V(“011 ”)=3×VDD/13=0.76(V) V(“100 ”)=4×VDD/14=0.94(V) V(“101 ”)=5×VDD/15=1.10(V) V(“110 ”)=6×VDD/16=1.24(V) V(“111 ”)=7×VDD/17=1.36(V) なお、データバス32の電位を0V以外の値から0V以外
の他の値に設定する際には、いったん3ビットの駆動信
号OUT0、OUT1、OUT2の全てを“L”にしてデータバスを
0Vに設定した後に行う必要がある。
0、OUT1、OUT2の全ての組み合わせについて計算すると
以下のようになる。 V(“000 ”)=0×VDD/10=0.00(V) V(“001 ”)=1×VDD/11=0.30(V) V(“010 ”)=2×VDD/12=0.55(V) V(“011 ”)=3×VDD/13=0.76(V) V(“100 ”)=4×VDD/14=0.94(V) V(“101 ”)=5×VDD/15=1.10(V) V(“110 ”)=6×VDD/16=1.24(V) V(“111 ”)=7×VDD/17=1.36(V) なお、データバス32の電位を0V以外の値から0V以外
の他の値に設定する際には、いったん3ビットの駆動信
号OUT0、OUT1、OUT2の全てを“L”にしてデータバスを
0Vに設定した後に行う必要がある。
【0076】このように上記実施の形態による出力回路
では、3ビットの駆動信号OUT0、OUT1、OUT2の組み合わ
せに基づいて、データバス32上に8階調の電位を出力す
ることができる。すなわち、この実施の形態によれば、
複数の電源や抵抗分割回路を用いることなくD/A(デ
ィジタル/アナログ)変換を行い、1本のデータバスに
3ビットのデータを乗せることができる。
では、3ビットの駆動信号OUT0、OUT1、OUT2の組み合わ
せに基づいて、データバス32上に8階調の電位を出力す
ることができる。すなわち、この実施の形態によれば、
複数の電源や抵抗分割回路を用いることなくD/A(デ
ィジタル/アナログ)変換を行い、1本のデータバスに
3ビットのデータを乗せることができる。
【0077】また、上記データバス32上に出力される8
階調の電位を、データバス32に接続された受信側でA/
D(アナログ/ディジタル)変換すれば、3ビットのデ
ータを復元することができる。
階調の電位を、データバス32に接続された受信側でA/
D(アナログ/ディジタル)変換すれば、3ビットのデ
ータを復元することができる。
【0078】なお、この実施の形態では3ビットの駆動
信号を用いる場合について説明したが、これは2ビット
の場合でも、あるいは4ビット以上の場合でも容易に実
現することは明らかである。
信号を用いる場合について説明したが、これは2ビット
の場合でも、あるいは4ビット以上の場合でも容易に実
現することは明らかである。
【0079】図10はこの発明に係る駆動回路を有す
る、この発明の第6の実施の形態による半導体集積回路
のブロック図である。この実施の形態による半導体集積
回路において、40は半導体チップであり、この半導体チ
ップ40内には、ASIC例えばCPU等からなる第1の
回路ブロック41とこの第1の回路ブロック41との間で信
号の授受を行う例えばメモリ等からなる第2の回路ブロ
ック42とが設けられている。そして、上記第1の回路ブ
ロック41と第2の回路ブロック42とはデータバス、アド
レスバス等からなる複数の信号線43で接続されている。
さらに上記第1の回路ブロック41と第2の回路ブロック
42内にはそれぞれ、データ、アドレス等を出力する出力
回路44と、データ、アドレス等を受ける入力回路45とが
それぞ複数設けられている。なお、上記第1の回路ブロ
ック41及び第2の回路ブロック42それぞれ設けられてい
る上記各出力回路44は、前記図1、図3、図5、図7に
示すような構成にされている。
る、この発明の第6の実施の形態による半導体集積回路
のブロック図である。この実施の形態による半導体集積
回路において、40は半導体チップであり、この半導体チ
ップ40内には、ASIC例えばCPU等からなる第1の
回路ブロック41とこの第1の回路ブロック41との間で信
号の授受を行う例えばメモリ等からなる第2の回路ブロ
ック42とが設けられている。そして、上記第1の回路ブ
ロック41と第2の回路ブロック42とはデータバス、アド
レスバス等からなる複数の信号線43で接続されている。
さらに上記第1の回路ブロック41と第2の回路ブロック
42内にはそれぞれ、データ、アドレス等を出力する出力
回路44と、データ、アドレス等を受ける入力回路45とが
それぞ複数設けられている。なお、上記第1の回路ブロ
ック41及び第2の回路ブロック42それぞれ設けられてい
る上記各出力回路44は、前記図1、図3、図5、図7に
示すような構成にされている。
【0080】このような構成の半導体集積回路によれ
ば、第1、第2の回路ブロック41、42に設けられている
各出力回路44からの出力が供給される各信号線43の振幅
を小さくすることができるので、動作の高速化が達成で
きる。しかも、各信号線43(データバス)で消費される
電力を削減することができ、集積化した場合のチップサ
イズの小型化及び消費電流の削減化を図ることができる
という前記図1、図3、図5、図7に示す各出力回路の
特徴をそのまま受け継いでいる。
ば、第1、第2の回路ブロック41、42に設けられている
各出力回路44からの出力が供給される各信号線43の振幅
を小さくすることができるので、動作の高速化が達成で
きる。しかも、各信号線43(データバス)で消費される
電力を削減することができ、集積化した場合のチップサ
イズの小型化及び消費電流の削減化を図ることができる
という前記図1、図3、図5、図7に示す各出力回路の
特徴をそのまま受け継いでいる。
【0081】図11は上記図10の実施の形態におい
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の一構成例を示す回路図である。一
対のデータバス43A、43Bそれぞれと内部信号OUT 、/
OUT を得る一対のノード51A、51Bとの間には、制御信
号/PASSで導通制御されるスイッチ用のNチャネル
のMOSトランジスタ52B、52Bの各ソース・ドレイン
間が挿入されている。また、上記一対のノード51A、51
B相互間には、制御信号/EQLで導通制御されるイコ
ライズ用のNチャネルのMOSトランジスタ53のソース
・ドレイン間が挿入されている。
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の一構成例を示す回路図である。一
対のデータバス43A、43Bそれぞれと内部信号OUT 、/
OUT を得る一対のノード51A、51Bとの間には、制御信
号/PASSで導通制御されるスイッチ用のNチャネル
のMOSトランジスタ52B、52Bの各ソース・ドレイン
間が挿入されている。また、上記一対のノード51A、51
B相互間には、制御信号/EQLで導通制御されるイコ
ライズ用のNチャネルのMOSトランジスタ53のソース
・ドレイン間が挿入されている。
【0082】さらに上記一対のノード51A、51B相互間
には、PチャネルのMOSトランジスタ54、55、Nチャ
ネルのMOSトランジスタ56、57及び58からなるセンス
増幅回路59が設けられている。このセンス増幅回路59
は、NチャネルのMOSトランジスタ58のゲートに供給
される駆動制御信号DRIVEが“H”にされたときに
活性化され、一対のノード51A、51B相互間の電位差を
増幅する。
には、PチャネルのMOSトランジスタ54、55、Nチャ
ネルのMOSトランジスタ56、57及び58からなるセンス
増幅回路59が設けられている。このセンス増幅回路59
は、NチャネルのMOSトランジスタ58のゲートに供給
される駆動制御信号DRIVEが“H”にされたときに
活性化され、一対のノード51A、51B相互間の電位差を
増幅する。
【0083】このような構成の入力回路の動作を、図1
2に示すタイミングチャートを用いて説明する。まず、
予め制御信号/EQLが“L”にされることにより、イ
コライズ用のNチャネルのMOSトランジスタ53がオン
し、一対のノード51A、51Bが同電位に設定される(イ
コライズ)。このとき、一対のノード51A、51Bの一方
は、予めセンス増幅回路59によってVDD( 3.3V)に設
定されている。このためめ、上記イコライズが行われる
ことにより、両ノード51A、51Bは共にVDD( 3.3V)
に設定される。
2に示すタイミングチャートを用いて説明する。まず、
予め制御信号/EQLが“L”にされることにより、イ
コライズ用のNチャネルのMOSトランジスタ53がオン
し、一対のノード51A、51Bが同電位に設定される(イ
コライズ)。このとき、一対のノード51A、51Bの一方
は、予めセンス増幅回路59によってVDD( 3.3V)に設
定されている。このためめ、上記イコライズが行われる
ことにより、両ノード51A、51Bは共にVDD( 3.3V)
に設定される。
【0084】次に制御信号/EQLが“H”となった後
に、制御信号/PASSが“L”にされる。するとスイ
ッチ用のNチャネルのMOSトランジスタ52B、52Bが
共にオンし、一対のデータバス43A、43B上の振幅の小
さな信号(例えば図示のように“H”側電位が 3,3V、
“L”側電位が 3,0Vの 0.3Vの振幅)が一対のノード
51A、51Bに伝えられる。次に駆動制御信号DRIVE
が“H”にされる。これによりセンス増幅回路59が活性
化され、一対のノード51A、51Bに伝えられた振幅の小
さな信号がVDD( 3.3V)とgnd (0V)との間の電位
差を持つ信号に増幅される。
に、制御信号/PASSが“L”にされる。するとスイ
ッチ用のNチャネルのMOSトランジスタ52B、52Bが
共にオンし、一対のデータバス43A、43B上の振幅の小
さな信号(例えば図示のように“H”側電位が 3,3V、
“L”側電位が 3,0Vの 0.3Vの振幅)が一対のノード
51A、51Bに伝えられる。次に駆動制御信号DRIVE
が“H”にされる。これによりセンス増幅回路59が活性
化され、一対のノード51A、51Bに伝えられた振幅の小
さな信号がVDD( 3.3V)とgnd (0V)との間の電位
差を持つ信号に増幅される。
【0085】図13は上記図10の実施の形態におい
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の他の構成例を示す回路図である。
この入力回路は2個のPチャネルのMOSトランジスタ
61、62と、3個のNチャネルのMOSトランジスタ63、
64、65で構成されている。そして、前記一対のデータバ
ス43A、43Bは上記NチャネルのMOSトランジスタ6
3、64の各ゲートに接続されている。また、上記Nチャ
ネルのMOSトランジスタ65のゲートには駆動制御信号
DRIVEが供給される。すなわち、これら各MOSト
ランジスタ61〜65は差動型のセンス増幅回路66を構成し
ており、NチャネルのMOSトランジスタ65のゲートに
供給される駆動制御信号DRIVEが“H”にされたと
きに活性化され、一対のノード51A、51B相互間の電位
差を増幅する。また、そのタイミングチャートを図14
に示す。
て、各信号線43が一対のデータバスで構成されている場
合の前記入力回路45の他の構成例を示す回路図である。
この入力回路は2個のPチャネルのMOSトランジスタ
61、62と、3個のNチャネルのMOSトランジスタ63、
64、65で構成されている。そして、前記一対のデータバ
ス43A、43Bは上記NチャネルのMOSトランジスタ6
3、64の各ゲートに接続されている。また、上記Nチャ
ネルのMOSトランジスタ65のゲートには駆動制御信号
DRIVEが供給される。すなわち、これら各MOSト
ランジスタ61〜65は差動型のセンス増幅回路66を構成し
ており、NチャネルのMOSトランジスタ65のゲートに
供給される駆動制御信号DRIVEが“H”にされたと
きに活性化され、一対のノード51A、51B相互間の電位
差を増幅する。また、そのタイミングチャートを図14
に示す。
【0086】
【発明の効果】以上説明したようにこの発明によれば、
信号線における振幅を小さく抑えることができ、集積化
した場合のチップサイズの小型化及び消費電流の削減化
を図ることができる駆動回路及び半導体集積回路を提供
することができる。
信号線における振幅を小さく抑えることができ、集積化
した場合のチップサイズの小型化及び消費電流の削減化
を図ることができる駆動回路及び半導体集積回路を提供
することができる。
【図1】この発明に係る駆動回路をSRAMにおける出
力回路に実施した第1の実施の形態による回路構成を示
す図。
力回路に実施した第1の実施の形態による回路構成を示
す図。
【図2】図1の出力回路の動作を示すタイミングチャー
ト。
ト。
【図3】この発明に係る駆動回路をSRAMにおける出
力回路に実施した第2の実施の形態による回路構成を示
す図。
力回路に実施した第2の実施の形態による回路構成を示
す図。
【図4】図3の出力回路の動作を示すタイミングチャー
ト。
ト。
【図5】この発明に係る駆動回路をSRAMにおける出
力回路に実施した第3の実施の形態による回路構成を示
す図。
力回路に実施した第3の実施の形態による回路構成を示
す図。
【図6】図5の出力回路の動作を示すタイミングチャー
ト。
ト。
【図7】この発明に係る駆動回路をSRAMにおける出
力回路に実施した第4の実施の形態による回路構成を示
す図。
力回路に実施した第4の実施の形態による回路構成を示
す図。
【図8】図7の出力回路の動作を示すタイミングチャー
ト。
ト。
【図9】この発明に係る駆動回路を多値論理の出力回路
に実施した第5の実施の形態による回路構成を示す図。
に実施した第5の実施の形態による回路構成を示す図。
【図10】この発明に係る駆動回路を有する第6の実施
の形態による半導体集積回路のブロック図。
の形態による半導体集積回路のブロック図。
【図11】図10の実施の形態の半導体集積回路におけ
る入力回路の一構成例を示す回路図。
る入力回路の一構成例を示す回路図。
【図12】図11の入力回路の動作を示すタイミングチ
ャート。
ャート。
【図13】図10の実施の形態の半導体集積回路におけ
る入力回路の他の構成例を示す回路図。
る入力回路の他の構成例を示す回路図。
【図14】図13の入力回路の動作を示すタイミングチ
ャート。
ャート。
【図15】SRAMにおける従来のデータバス駆動回路
の等価回路図。
の等価回路図。
【図16】図15のデータバス駆動回路の動作を示すタ
イミングチャート。
イミングチャート。
【図17】従来、考えられている他のデータバス駆動回
路の等価回路図。
路の等価回路図。
11、12、18、33…PチャネルのMOSトランジスタ、 13、19、20、34、36…NチャネルのMOSトランジス
タ、 14、14A、14B、32…データバス、 15、38…寄生容量、 16、35…ダミー容量、 17…インバータ、 21A、21B…出力回路、 31-0、31-1、31-1…“H”側電位設定回路、 37…NORゲート、 40…半導体チップ、 41…第1の回路ブロック、 42…第2の回路ブロック、 43…信号線、 44…出力回路、 45…入力回路、 59…センス増幅回路、 66…差動型のセンス増幅回路。
タ、 14、14A、14B、32…データバス、 15、38…寄生容量、 16、35…ダミー容量、 17…インバータ、 21A、21B…出力回路、 31-0、31-1、31-1…“H”側電位設定回路、 37…NORゲート、 40…半導体チップ、 41…第1の回路ブロック、 42…第2の回路ブロック、 43…信号線、 44…出力回路、 45…入力回路、 59…センス増幅回路、 66…差動型のセンス増幅回路。
Claims (26)
- 【請求項1】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
際にこの信号線を複数の電源のうち第1の電源に接続
し、上記信号線の信号を他方の論理値を示す信号に設定
する際にはこの信号線を上記第1の電源を含む上記複数
の電源のいずれからも電気的に遮断する手段を具備した
ことを特徴とする駆動回路。 - 【請求項2】 前記信号線が前記複数の電源のいずれか
らも電気的に遮断されている際に、前記信号線を、接地
電圧よりは高くかつ前記第1の電源の電圧よりも低い電
圧に設定する手段をさらに具備したことを特徴とする請
求項1に記載の駆動回路。 - 【請求項3】 前記信号線が相補な信号を伝達する信号
線対であることを特徴とする請求項1に記載の駆動回
路。 - 【請求項4】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
際にこの信号線を複数の電源のうち第1の電源に接続す
る手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
際にこの信号線を容量素子に接続する手段とを具備した
ことを特徴とする駆動回路。 - 【請求項5】 前記信号線が前記第1の電源に接続され
ている際に、前記容量素子を接地電圧よりは高くかつ前
記第1の電源の電圧よりも低い第2の電源に接続する手
段をさらに具備したことを特徴とする請求項4に記載の
駆動回路。 - 【請求項6】 前記信号線が相補な信号を伝達する信号
線対であることを特徴とする請求項4に記載の駆動回
路。 - 【請求項7】 信号線と、 上記信号線の信号を一方の論理値を示す信号に設定する
際にこの信号線を複数の電源のうち第1の電源に接続す
る手段と、 容量素子と、 上記信号線の信号を上記第1の電源に接続する際に、上
記容量素子を上記第1の電源以外の第2の電源に接続し
て充電する手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
際にこの信号線を上記容量素子に接続する手段とを具備
したことを特徴とする駆動回路。 - 【請求項8】 前記信号線が相補な信号を伝達する信号
線対であることを特徴とする請求項7に記載の駆動回
路。 - 【請求項9】 信号線と、 第1の電源及びこれよりも低い電圧の第2の電源と、 上記第1の電源と上記信号線との間に接続され、上記信
号線の信号を一方の論理値を示す信号に設定する際に制
御信号に基づいて導通するように制御される第1のスイ
ッチ回路と、 一端が上記第2の電源に接続された容量素子と、 上記第2の電源と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1のスイッチ回路が
導通する期間に導通するように制御される第2のスイッ
チ回路と、 上記信号線と上記容量素子の他端との間に接続され、上
記制御信号に基づいて上記第1、第2のスイッチ回路が
非導通となる期間に導通するように制御される第3のス
イッチ回路とを具備したことを特徴とする駆動回路。 - 【請求項10】 前記信号線が相補な信号を伝達する信
号線対になっていることを特徴とする請求項9に記載の
駆動回路。 - 【請求項11】 前記容量素子の値が、前記信号線に付
随している容量の値よりも小さく設定されていることを
特徴とする請求項9に記載の駆動回路。 - 【請求項12】 前記容量素子の値が、前記信号線に付
随している容量の値の1/10程度に設定されているこ
とを特徴とする請求項9に記載の駆動回路。 - 【請求項13】 信号線と、 第1の電源及びこれよりも高い電圧の第2の電源と、 上記第1の電源と上記信号線との間に接続され、上記信
号線の信号を一方の論理値を示す信号に設定する際に制
御信号に基づいて導通するように制御される第1のスイ
ッチ回路と、 一端が上記第2の電源に接続された容量素子と、 上記第2の電源と上記容量素子の他端との間に接続さ
れ、上記制御信号に基づいて上記第1のスイッチ回路が
導通する期間に導通するように制御される第2のスイッ
チ回路と、 上記信号線と上記容量素子の他端との間に接続され、上
記制御信号に基づいて上記第1、第2のスイッチ回路が
非導通となる期間に導通するように制御される第3のス
イッチ回路とを具備したことを特徴とする駆動回路。 - 【請求項14】 前記信号線が相補な信号を伝達する信
号線対になっていることを特徴とする請求項13に記載
の駆動回路。 - 【請求項15】 前記容量素子の値が、前記信号線に付
随している容量の値よりも小さく設定されていることを
特徴とする請求項13に記載の駆動回路。 - 【請求項16】 前記容量素子の値が、前記信号線に付
随している容量の値の1/10程度に設定されているこ
とを特徴とする請求項13に記載の駆動回路。 - 【請求項17】 一方の信号線及び他方の信号線からな
る信号線対と、 上記信号線対の信号を第1の論理状態に設定する際に上
記一方の信号線を複数の電源のうち第1の電源に接続
し、上記信号線対の信号を第2の論理状態に設定する際
には上記一方の信号線を上記第1の電源を含む上記複数
の電源のいずれからも電気的に遮断する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記他方の信号線を上記第1の電源に接続し、上記信号線
対の信号を第1の論理状態に設定する際には上記他方の
信号線を上記第1の電源を含む上記複数の電源のいずれ
からも電気的に遮断する手段と、 上記信号線対の信号を上記第1、第2の論理状態のいず
れの状態にも設定しない際に上記信号線対の一方の信号
線と他方の信号線とを短絡する手段とを具備したことを
特徴とする駆動回路。 - 【請求項18】 一方の信号線及び他方の信号線からな
る信号線対と、 上記信号線対の信号を第1の論理状態に設定する際に上
記一方の信号線を複数の電源のうち第1の電源に接続す
る手段と、 上記信号線対の信号を第1の論理状態に設定する際に上
記他方の信号線を第1の容量素子に接続する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記他方の信号線を上記第1の電源に接続する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記一方の信号線を第2の容量素子に接続する手段と、 上記信号線対の信号を上記第1、第2の論理状態のいず
れの状態にも設定しない際に上記信号線対の一方の信号
線と他方の信号線とを短絡する手段とを具備したことを
特徴とする駆動回路。 - 【請求項19】 一方の信号線及び他方の信号線からな
る信号線対と、 上記信号線対の信号を第1の論理状態に設定する際に上
記一方の信号線を複数の電源のうち第1の電源に接続す
る手段と、 第1及び第2の容量素子と、 上記信号線対の信号を第1の論理状態に設定する際に上
記第1の容量素子を上記第1の電源よりも低い電圧の第
2の電源に接続する手段と、 上記信号線対の信号を第1の論理状態に設定する際に上
記第2の容量素子を上記信号線対の他方の信号線に接続
する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記他方の信号線を上記第1の電源に接続する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記第2の容量素子を上記第2の電源に接続する手段と、 上記信号線対の信号を第2の論理状態に設定する際に上
記第1の容量素子を上記信号線対の一方の信号線に接続
する手段と、 上記信号線対の信号を上記第1、第2の論理状態のいず
れの状態にも設定しない際に上記信号線対の一方の信号
線と他方の信号線とを短絡する手段とを具備したことを
特徴とする駆動回路。 - 【請求項20】 一方の信号線及び他方の信号線からな
る信号線対と、 第1の電源及びこれよりも低い電圧の第2の電源と、 上記第1の電源と上記一方の信号線との間に接続され、
上記信号線対の信号を第1の論理状態に設定する際に第
1の制御信号に基づいて導通するように制御される第1
のスイッチ回路と、 上記第1の電源と上記他方の信号線との間に接続され、
上記信号線対の信号を第2の論理状態に設定する際に第
2の制御信号に基づいて導通するように制御される第2
のスイッチ回路と、 それぞれの一端が上記第2の電源に接続された第1、第
2の容量素子と、 上記第2の電源と上記第1の容量素子の他端との間に接
続され、上記第2の制御信号に基づいて導通制御される
第3のスイッチ回路と、 上記第1の容量素子の他端と上記一方の信号線との間に
接続され、上記第2の制御信号に基づいて導通制御され
る第4のスイッチ回路と、 上記第2の電源と上記第2の容量素子の他端との間に接
続され、上記第1の制御信号に基づいて導通制御される
第5のスイッチ回路と、 上記第2の容量素子の他端と上記他方の信号線との間に
接続され、上記第1の制御信号に基づいて導通制御され
る第6のスイッチ回路と、 上記一方の信号線と上記他方の信号線との間に接続さ
れ、上記第1、第2の制御信号に基づいて導通制御され
る第7のスイッチ回路とを具備したことを特徴とする駆
動回路。 - 【請求項21】 同一の半導体チップ上に形成された第
1、第2の回路ブロックと、 上記第1、第2の回路ブロックのそれぞれに設けられた
信号送信回路と、 上記第1、第2の回路ブロックのそれぞれに設けられた
信号受信回路と、 上記第1の回路ブロックの信号送信回路と上記第2の回
路ブロックの信号受信回路との間及び上記第2の回路ブ
ロックの信号送信回路と上記第1の回路ブロックの信号
受信回路との間にそれぞれに設けられた信号線とを具備
し、 上記各信号送信回路は、 上記信号線の信号を一方の論理値を示す信号に設定する
際にこの信号線を複数の電源のうち第1の電源に接続す
る手段と、 容量素子と、 上記信号線の信号を上記第1の電源に接続する際に、上
記容量素子を上記第1の電源以外の第2の電源に接続し
て充電する手段と、 上記信号線の信号を他方の論理値を示す信号に設定する
際にこの信号線を上記容量素子に接続する手段とを具備
したことを特徴とする半導体集積回路。 - 【請求項22】 前記信号線が相補な信号を伝達する信
号線対であることを特徴とする請求項21に記載の半導
体集積回路。 - 【請求項23】 3値以上の複数の論理値を取り得る信
号線と、 上記信号線を上記複数の論理値のうち第1の論理値に設
定する際にこの信号線を複数の電源のうち第1の電源に
接続する手段と、 上記信号線を上記第1の論理値以外の残りの論理値に設
定する際に、予め所定電圧に充電された複数の容量素子
を上記信号線に接続する手段とを具備したことを特徴と
する駆動回路。 - 【請求項24】 3値以上の複数の論理値を取り得る信
号線と、 上記信号線を上記複数の論理値のうち第1の論理値に設
定する際にこの信号線を複数の電源のうち第1の電源に
接続する手段と、 それぞれの一端が上記第1の電源に接続された複数の容
量素子と、 上記信号線を上記第1の論理値に設定する際に、上記複
数の容量素子それぞれの他端を上記第1の電源よりも高
い電圧の第2の電源に接続して上記複数の容量素子を充
電する手段と、 上記信号線を上記第1の論理値以外の残りの論理値に設
定する際に、予め充電された上記複数の容量素子を上記
信号線に接続する手段とを具備したことを特徴とする駆
動回路。 - 【請求項25】 前記複数の容量素子の値が互いに異な
っていることを特徴とする請求項24に記載の駆動回
路。 - 【請求項26】 前記複数の容量素子のうちの第1の容
量素子の値を基準にして他の容量素子はその値が基準容
量値の2のべき乗倍に設定されていることを特徴とする
請求項25に記載の駆動回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8301745A JPH10145220A (ja) | 1996-11-13 | 1996-11-13 | 駆動回路及び半導体集積回路 |
US08/970,110 US5933028A (en) | 1996-11-13 | 1997-11-13 | Data transmitter circuit and semiconductor device using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8301745A JPH10145220A (ja) | 1996-11-13 | 1996-11-13 | 駆動回路及び半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10145220A true JPH10145220A (ja) | 1998-05-29 |
Family
ID=17900662
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8301745A Pending JPH10145220A (ja) | 1996-11-13 | 1996-11-13 | 駆動回路及び半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5933028A (ja) |
JP (1) | JPH10145220A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010152974A (ja) * | 2008-12-25 | 2010-07-08 | Toshiba Corp | 半導体記憶装置 |
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---|---|---|---|---|
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US7330583B2 (en) | 2002-08-19 | 2008-02-12 | Photon Dynamics, Inc. | Integrated visual imaging and electronic sensing inspection systems |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1996
- 1996-11-13 JP JP8301745A patent/JPH10145220A/ja active Pending
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1997
- 1997-11-13 US US08/970,110 patent/US5933028A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010152974A (ja) * | 2008-12-25 | 2010-07-08 | Toshiba Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US5933028A (en) | 1999-08-03 |
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