JPH10242834A - Ｃｍｏｓ回路 - Google Patents

Ｃｍｏｓ回路

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JPH10242834A
JPH10242834A JP9041882A JP4188297A JPH10242834A JP H10242834 A JPH10242834 A JP H10242834A JP 9041882 A JP9041882 A JP 9041882A JP 4188297 A JP4188297 A JP 4188297A JP H10242834 A JPH10242834 A JP H10242834A
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JP
Japan
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mos transistor
channel mos
power supply
output
supply terminal
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Application number
JP9041882A
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English (en)
Inventor
Eiichi Hasegawa
栄一 長谷川
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Nippon Precision Circuits Inc
Original Assignee
Nippon Precision Circuits Inc
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Publication date
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
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    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

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Abstract

(57)【要約】 【課題】 小規模の回路構成で貫通電流を抑えたＣＭＯ
Ｓ回路を実現する。 【解決手段】 互いのドレイン同士を接続して出力端子
としたＰ、ＮチャネルＭＯＳトランジスタ７、８のゲー
トにそれぞれ、Ｎ、ＰチャネルＭＯＳトランジスタ１、
２により電源の供給を制御され、Ｐ、ＮチャネルＭＯＳ
トランジスタの互いのドレイン同士を接続して出力端子
とし、ゲート同士を接続して入力端子としてなる直列回
路Ｌ１、Ｌ２の出力端子を接続してある。また、入力信
号を電源供給用のＭＯＳトランジスタ１、２の駆動信号
とし、この駆動信号に対して遅延を持った駆動信号によ
り直列回路Ｌ１、Ｌ２を駆動させる。これにより、出力
用のＭＯＳトランジスタ７、８は互いに他方のオンタイ
ミングに対してオフタイミングが先行することとなり貫
通電流を抑える。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明はＣＭＯＳ回路に関するもの
である。
【０００２】
【従来の技術】現在、ＣＭＯＳ構成の出力バッファが多
用されている。基本的なものは図３に示すようにＰチャ
ネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジス
タの互いのドレインを接続してこの接続点に出力端子を
設け、互いのゲートを接続して入力端子を設けてなる。
このため、ＰチャネルＭＯＳトランジスタ、Ｎチャネル
ＭＯＳトランジスタが同時にオンとなるタイミングがあ
り、電源端子ＶＤＤ、ＶＳＳ間に貫通電流が流れる。こ
のような貫通電流を抑えるため例えば特公平7-107978号
公報に開示された出力バッファがある。これは図４に示
すように、ＰチャネルＭＯＳトランジスタ２０、Ｎチャ
ネルＭＯＳトランジスタ４０の互いのドレインを接続
し、この接続点に出力端子を設けてあり、それぞれのゲ
ートにはインバータ１３０、１４０の出力を供給してあ
る。また、入力用のインバータ１２０の出力をインバー
タ１２２、１２４に出力し、インバータ１２２、１２４
はそれぞれトランジスタ１２６、１２８の構成するトラ
ンスミッションゲートＥ、トランジスタ１３６、１３８
の構成するトランスミッションゲートＦに出力を供給す
る。２つのトランスミッションゲートＥ、Ｆはそれぞれ
一方のトランジスタ１２８、１３６のゲートにインバー
タ１２０の出力を受けており、トランスミッションゲー
トＥ、Ｆはそれぞれの他方のトランジスタ１２６、１３
６のゲートにインバータ１２２、１２４の出力をさらに
遅延させるインバータ１３２、１４２の出力を受ける。
これにより、トランスミッションゲートＥ、Ｆの出力は
前者の立上がりを後者より早く、後者の立下がりを前者
より早くしてある。これにより、それぞれトランスミッ
ションゲートＥ、Ｆの出力を受けるインバータ１３０、
１４０にてオン、オフされるトランジスタ２０、４０は
同時にオンとならないこととなり、貫通電流を抑えてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、図４の
ものでは出力用の２個のＭＯＳトランジスタの他に７個
のインバータ、２個のトランスミッションゲートを用い
るという複雑なものとなり、回路規模が大きくなる。
【０００４】
【課題を解決するための手段】そこで、本発明では、出
力用の第１、第２の導電型の２個のＭＯＳトランジスタ
のゲートにそれぞれ、これらのＭＯＳトランジスタ自体
の導電型とは異なる導電型のＭＯＳトランジスタにより
電源の供給を制御され、異なる導電型のＭＯＳトランジ
スタの互いのドレイン同士を接続して出力端子とし、ゲ
ート同士を接続して入力端子としてなるそれぞれの直列
回路の出力端子を接続してある。また、入力信号を電源
供給用のＭＯＳトランジスタの駆動信号とし、この駆動
信号に対して遅延を持った駆動信号により上記直列回路
を駆動させる。これにより、出力用のＭＯＳトランジス
タは互いに他方のオンタイミングに対してオフタイミン
グが先行することとなり貫通電流を抑える。
【０００５】
【発明の実施の形態】入力信号をゲートに受け、ソース
を第１の電源端子側に接続した第１の導電型の第１のＭ
ＯＳトランジスタと、上記入力信号をゲートに受け、ソ
ースを上記第１の電源端子とは異なる電位の第２の電源
端子側に接続した上記第１の導電型とは異なる第２の導
電型の第２のＭＯＳトランジスタと、上記入力信号を遅
延する遅延回路と、互いのゲート同士およびドレイン同
士をそれぞれ接続した上記第１、２の導電型の第３、第
４のＭＯＳトランジスタからなり、上記互いに接続され
たゲートに上記遅延回路の出力を受け、上記第１の導電
型の上記第３のＭＯＳトランジスタのソースを上記第１
のＭＯＳトランジスタのドレインに接続し、上記第２の
導電型の上記第４のＭＯＳトランジスタのソースを上記
第２の電源端子に接続し、上記互いに接続されたドレイ
ンを出力端子とする第１の直列回路と、互いのゲート同
士およびドレイン同士をそれぞれ接続した上記第１、２
の導電型の第５、第６のＭＯＳトランジスタからなり、
上記互いに接続されたゲートに上記遅延回路の出力を受
け、上記第２の導電型の上記第６のＭＯＳトランジスタ
のソースを上記第２のＭＯＳトランジスタのドレインに
接続し、上記第１の導電型の上記第５のＭＯＳトランジ
スタのソースを上記第１の電源端子に接続し、上記互い
に接続されたドレインを出力端子とする第２の直列回路
と、ゲートに上記第１の直列回路の出力を受けるととも
にソースを上記第２の電源端子側に接続した上記第２の
導電型の第７のＭＯＳトランジスタと、ゲートに上記第
２の直列回路の出力を受けるとともにソースを上記第１
の電源端子側に接続した上記第１の導電型の第８のＭＯ
Ｓトランジスタとの互いのドレインを接続し、この接続
点に上記入力信号に対応する出力信号を出力するための
出力端子を設けた第３の直列回路とを具備するＣＭＯＳ
回路を構成する。
【０００６】
【実施例】次に本発明の一実施例のＣＭＯＳ回路につい
て説明する。図１は本例の構成を説明する電気回路図で
ある。同図において１、２はそれぞれＮチャネルＭＯＳ
トランジスタ、ＰチャネルＭＯＳトランジスタである。
ＮチャネルＭＯＳトランジスタ１のソースは電源端子Ｖ
ＳＳ（０Ｖ）に接続され、ＰチャネルＭＯＳトランジス
タ２のソースは電源端子ＶＤＤ（５Ｖ）に接続され、こ
れらのＭＯＳトランジスタのゲートには波形整形用のイ
ンバータｉ１を介して入力信号が印加される。ｉ２、ｉ
３はインバータであり、インバータｉ２、ｉ３はインバ
ータｉ１の出力を順次遅延する遅延回路ｄ１を構成す
る。
【０００７】３、４はそれぞれＮチャネルＭＯＳトラン
ジスタ、ＰチャネルＭＯＳトランジスタであり、互いの
ゲート同士およびドレイン同士をそれぞれ接続して第１
の直列回路Ｌ１を構成する。ここで、ＮチャネルＭＯＳ
トランジスタ３、ＰチャネルＭＯＳトランジスタ４の互
いに接続されたゲートは入力端子ＩＮ１として遅延回路
ｄ１の出力を受け、互いに接続されたドレインには出力
端子ＯＵＴ１が設けられる。また、ＮチャネルＭＯＳト
ランジスタ３のソースにＮチャネルＭＯＳトランジスタ
１のドレインを接続し、ＰチャネルＭＯＳトランジスタ
４のソースを電源端子ＶＤＤに接続してある。
【０００８】５、６はそれぞれＮチャネルＭＯＳトラン
ジスタ、ＰチャネルＭＯＳトランジスタであり、互いの
ゲート同士およびドレイン同士をそれぞれ接続して第２
の直列回路Ｌ２を構成する。ここで、ＮチャネルＭＯＳ
トランジスタ５、ＰチャネルＭＯＳトランジスタ６の互
いに接続されたゲートは入力端子ＩＮ２として遅延回路
ｄ１の出力を受け、互いに接続されたドレインには出力
端子ＯＵＴ２が設けられる。また、ＮチャネルＭＯＳト
ランジスタ５のソースを電源端子ＶＳＳに接続し、Ｐチ
ャネルＭＯＳトランジスタ６のソースをＰチャネルＭＯ
Ｓトランジスタ２のドレインに接続してある。
【０００９】７、８はＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタであり、互いのドレイン
同士を接続してここに出力端子ＯＵＴを設け、それぞれ
ソースを電源ＶＤＤ、ＶＳＳに接続してある。Ｐチャネ
ルＭＯＳトランジスタ７のゲートは出力端子ＯＵＴ１の
出力を受け、ＮチャネルＭＯＳトランジスタ８のゲート
は出力端子ＯＵＴ２からの出力を受ける。
【００１０】次に以上のように構成される本例のＣＭＯ
Ｓ回路の動作について図２のタイミングチャートを参照
しながら説明する。
【００１１】入力端子ＩＮに印加される入力信号はイン
バータｉ１を介して図２のＡに示すように整形されてＮ
チャネルＭＯＳトランジスタ１、ＰチャネルＭＯＳトラ
ンジスタ２のゲートに印加されるとともに、遅延回路ｄ
１にて図２のＢに示すように遅延され第１の直列回路Ｌ
１、第２の直列回路Ｌ２の入力端子ＩＮ１、ＩＮ２に印
加される。
【００１２】タイミングｔ１において信号Ａが“Ｌ”で
あるとすると、ＮチャネルＭＯＳトランジスタ１、Ｐチ
ャネルＭＯＳトランジスタ２はそれぞれ図２のＮ、Ｐに
示すようにそれぞれ、オフ、オンとなっており、信号Ｂ
は“Ｌ”となっている。第１の直列回路Ｌ１、第２の直
列回路Ｌ２の出力端子ＯＵＴ１、ＯＵＴ２の出力はとも
に“Ｈ”となっており、それぞれの信号を受けるＰチャ
ネルＭＯＳトランジスタ７、ＮチャネルＭＯＳトランジ
スタ８はそれぞれオフ、オンとなり、出力端子ＯＵＴは
“Ｌ”となっている。
【００１３】次にタイミングｔ２となると、信号Ａが
“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１、Ｐチ
ャネルＭＯＳトランジスタ２はそれぞれオン、オフとな
る。ここで、第１の直列回路Ｌ１ではＮチャネルＭＯＳ
トランジスタ３がオフ、ＰチャネルＭＯＳトランジスタ
４がオンとなっており、ＮチャネルＭＯＳトランジスタ
１のオンとは関わらずＰチャネルＭＯＳトランジスタ４
を介して電源端子ＶＤＤ側に引かれており、出力端子Ｏ
ＵＴ１は“Ｈ”となっている。また、第２の直列回路で
は、ＮチャネルＭＯＳトランジスタ５がオフ、Ｐチャネ
ルＭＯＳトランジスタ６がオンとなっている。ここで、
電源端子ＶＤＤ側に第２の直列回路Ｌ２を引いていたＰ
チャネルＭＯＳトランジスタ２がオフとなることによ
り、出力端子ＯＵＴ２は基板電位に引かれ、ここでは電
源端子ＶＳＳ側に引かれて“Ｌ”となり、ＮチャネルＭ
ＯＳトランジスタ７はオフとなる。ここで、Ｐチャネル
ＭＯＳトランジスタ２とＮチャネルＭＯＳトランジスタ
５がオフとなっており、出力端子ＯＵＴ２は電源ＶＤ
Ｄ、ＶＳＳからも切り離され一見フローティングとなっ
ているように見えるが、便宜上ＣＮとして示したゲート
容量、配線容量があるため“Ｌ”に保持されるのであ
る。
【００１４】次にタイミングｔ３となると、信号Ｂが
“Ｈ”となり、第１の直列回路Ｌ１では、ＮチャネルＭ
ＯＳトランジスタ３がオン、ＰチャネルＭＯＳトランジ
スタ４がオフとなる。これにより、出力端子ＯＵＴ１は
“Ｌ”となり、ＰチャネルＭＯＳトランジスタ７がオン
となる。これにより、出力端子ＯＵＴは“Ｈ”となる。
このとき、ＰチャネルＭＯＳトランジスタ７のオン動作
に先行してタイミングｔ２においてＮチャネルＭＯＳト
ランジスタ８がオフとなっているので電源端子ＶＤＤか
ら、電源端子ＶＳＳへ貫通電流が流れることはない。
【００１５】また、第２の直列回路Ｌ２ではＮチャネル
ＭＯＳトランジスタ５がオン、ＰチャネルＭＯＳトラン
ジスタ６がオフとなり、出力端子ＯＵＴ２はＮチャネル
ＭＯＳトランジスタ５を介して電源端子ＶＳＳ側に引か
れる。これにより、出力端子ＯＵＴ２の“Ｌ”の状態
は、ゲート容量、配線容量によるダイナミックな保持か
ら電源端子ＶＳＳによる静的な保持へと変わる。
【００１６】次にタイミングｔ４となると信号Ａが
“Ｌ”となり、ＮチャネルＭＯＳトランジスタ１、Ｐチ
ャネルＭＯＳトランジスタ２がそれぞれオフ、オンとな
る。このとき、第１の直列回路Ｌ１ではＮチャネルＭＯ
Ｓトランジスタ３、ＰチャネルＭＯＳトランジスタがそ
れぞれオン、オフとなっているが、第１の直列回路Ｌ１
を電源端子ＶＳＳ側に引いていたＮチャネルＭＯＳトラ
ンジスタ１がオフとされるため、出力端子ＯＵＴ１は基
板電位に引かれ、ここでは電源ＶＤＤ側に引かれ“Ｈ”
となる。こごても便宜上ＣＰで示されるゲート容量、配
線容量によってダイナミックに出力端子ＯＵＴ１の状態
が保持される。これにより、ＰチャネルＭＯＳトランジ
スタ７がオフとなる。また、第２の直列回路において
は、ＮチャネルＭＯＳトランジスタ５、ＰチャネルＭＯ
Ｓトランジスタ６はそれぞれオン、オフとなっており、
すでに出力端子ＯＵＴ２はＮチャネルＭＯＳトランジス
タ５を介して電源端子ＶＳＳに接続された状態にあり、
ＰチャネルＭＯＳトランジスタ２のオフに関わらず
“Ｌ”の状態を保持する。
【００１７】次にタイミングｔ５となると信号Ｂが
“Ｌ”となり、第１の直列回路Ｌ１では、ＮチャネルＭ
ＯＳトランジスタ３、ＰチャネルＭＯＳトランジスタ４
はそれぞれオフ、オンとなり、出力端子ＯＵＴ１はＰチ
ャネルＭＯＳトランジスタ４を介して電源端子ＶＤＤに
引かれる。これにより、出力端子ＯＵＴ１の“Ｈ”の状
態は、ゲート容量、配線容量によるダイナミックな保持
から電源端子ＶＤＤによる静的な保持へと変わる。第２
の直列回路Ｌ２では、ＮチャネルＭＯＳトランジスタ
５、ＰチャネルＭＯＳトランジスタ６はそれぞれオフ、
オンとなり、出力端子ＯＵＴ２はＰチャネルＭＯＳトラ
ンジスタ２、６を介して電源端子ＶＤＤ側に引かれ
“Ｈ”となる。これによりＮチャネルＭＯＳトランジス
タ８がオンとなり、出力端子ＯＵＴは“Ｌ”となる。こ
こでも、タイミングｔ４においてＰチャネルＭＯＳトラ
ンジスタ７がオフとなった後、タイミングｔ５において
ＮチャネルＭＯＳトランジスタ８がオンとなり、これら
のトランジスタが同時にオンとなることはなく貫通電流
をなくすことがない。
【００１８】以上のように本例では、３個のインバー
タ、８個のトランジスタという簡単な構成で貫通電流を
抑えることが可能となる。
【００１９】
【発明の効果】本発明によれば、小規模の回路構成で貫
通電流を抑えたＣＭＯＳ回路が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のＣＭＯＳ回路の構成を示す
ための説明図。
【図２】図１の動作説明のためのタイミングチャート。
【図３】従来の技術を説明するための説明図。
【図４】従来の技術を説明するための説明図。
【符号の説明】
１ ＮチャネルＭＯＳトランジスタ（第１のＭＯＳ
トランジスタ） ２ ＰチャネルＭＯＳトランジスタ（第２のＭＯＳ
トランジスタ） ３ ＮチャネルＭＯＳトランジスタ（第３のＭＯＳ
トランジスタ） ４ ＰチャネルＭＯＳトランジスタ（第４のＭＯＳ
トランジスタ） Ｌ１ 第１の直列回路 ５ ＮチャネルＭＯＳトランジスタ（第５のＭＯＳ
トランジスタ） ６ ＰチャネルＭＯＳトランジスタ（第６のＭＯＳ
トランジスタ） Ｌ２ 第２の直列回路 ７ ＰチャネルＭＯＳトランジスタ（第７のＭＯＳ
トランジスタ） ８ ＮチャネルＭＯＳトランジスタ（第８のＭＯＳ
トランジスタ）

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 入力信号をゲートに受け、ソースを第１
    の電源端子側に接続した第１の導電型の第１のＭＯＳト
    ランジスタと、 上記入力信号をゲートに受け、ソースを上記第１の電源
    端子とは異なる電位の第２の電源端子側に接続した上記
    第１の導電型とは異なる第２の導電型の第２のＭＯＳト
    ランジスタと、 上記入力信号を遅延する遅延回路と、 互いのゲート同士およびドレイン同士をそれぞれ接続し
    た上記第１、２の導電型の第３、第４のＭＯＳトランジ
    スタからなり、上記互いに接続されたゲートに上記遅延
    回路の出力を受け、上記第１の導電型の上記第３のＭＯ
    Ｓトランジスタのソースを上記第１のＭＯＳトランジス
    タのドレインに接続し、上記第２の導電型の上記第４の
    ＭＯＳトランジスタのソースを上記第２の電源端子に接
    続し、上記互いに接続されたドレインを出力端子とする
    第１の直列回路と、 互いのゲート同士およびドレイン同士をそれぞれ接続し
    た上記第１、２の導電型の第５、第６のＭＯＳトランジ
    スタからなり、上記互いに接続されたゲートに上記遅延
    回路の出力を受け、上記第２の導電型の上記第６のＭＯ
    Ｓトランジスタのソースを上記第２のＭＯＳトランジス
    タのドレインに接続し、上記第１の導電型の上記第５の
    ＭＯＳトランジスタのソースを上記第１の電源端子に接
    続し、上記互いに接続されたドレインを出力端子とする
    第２の直列回路と、 ゲートに上記第１の直列回路の出力を受けるとともにソ
    ースを上記第２の電源端子側に接続した上記第２の導電
    型の第７のＭＯＳトランジスタと、ゲートに上記第２の
    直列回路の出力を受けるとともにソースを上記第１の電
    源端子側に接続した上記第１の導電型の第８のＭＯＳト
    ランジスタとの互いのドレインを接続し、この接続点に
    上記入力信号に対応する出力信号を出力するための出力
    端子を設けた第３の直列回路とを具備することを特徴と
    するＣＭＯＳ回路。
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