KR100397890B1

KR100397890B1 - 펄스 신호를 발생시키는 고속 입력 리시버

Info

Publication number: KR100397890B1
Application number: KR10-2001-0039701A
Authority: KR
Inventors: 이종철; 윤용진; 이광진
Original assignee: 삼성전자주식회사
Priority date: 2001-07-04
Filing date: 2001-07-04
Publication date: 2003-09-19
Also published as: US6507224B1; KR20030003857A; JP4173671B2; US20030006835A1; JP2003046385A

Abstract

반도체 장치에 유용하게 사용되어질 입력 리시버가 제시된다. 상기 입력 리시버는 메인 클럭의 입력에 응답하여 소정 지연된 샘플링 클럭 타이이밍 클럭 발생기를 포함한다. 그리고, 상기 메인 클럭과 이보다 소정 지연된 샘플링 클럭들이 제1상태 일 때 외부로부터 수신되는 입력신호와 미리 설정된 기준신호들을 입력하고, 상기 메인 클럭과 샘플링 클럭이 제2상태로 천이 될 때 상기 입력신호와 기준신호들간의 전압차를 증폭하고 샘플링하여 출력하는 클럭드 샘플드 증폭기를 구비하고 있다. 상기 클럭드 샘플드 증폭기의 입출력노드들에는 펄스출력노드를 가지고 전원전압과 접지전압 사이에 접속되며, 상기 샘플링 클럭이 제1상태 일 때 상기 출력노드를 전원전압 레벨로 프리차아지하고, 상기 샘플링 클럭이 제2상태로 천이 할 때 상기 증폭 샘플링된 신호에 따라 상기 출력노드를 선택적으로 접지전압의 레벨로 풀다운 시켜 펄스신호를 출력하는 클럭드 펄스 발생기를 포함한다.

Description

펄스 신호를 발생시키는 고속 입력 리시버{HIGH SPEED INPUT RECEIVER FOR GENERATING PULSE SIGNAL}

본 발명은 칩의 외부로부터 입력되는 신호를 칩의 내부회로로 전송하는데 사용되는 입력 리시버에 관한 것으로, 특히 반도체 장치 등에서 외부로부터의 신호를 펄스 형태의 신호로 변환하여 입력하는데 적절하게 사용될 수 있는 펄스 신호를 발생하는 입력 리시버에 관한 것이다.

고속 반도체 장치에 있어서, 외부로부터 데이타를 수신할 때에는 안정된 데이타의 레벨을 보장하기 위하여 버퍼 및 래치 등의 회로를 통과하는 과정을 실행한다. 이와 같은 버퍼링 및 래치의 동작에 정확하게 완료되어야 정상적으로 입력 데이타를 샘플링 하였다고 할 수 있다. 따라서, 초고속 반도체 장치에서는 외부로부터 입력되는 데이타를 빨리 버퍼링하여 래치하고, 상기 래치된 입력신호를 내부에서 원하는 신호 형태의 데이타로 전환하여 주는 과정을 신속히 진행시켜주어야 하며, 이러한 동작은 반도체 장치의 동작 주파수를 향상시키는 데에 큰 도움을 주게 된다.

초고속 반도체 장치 등과 같은 디지털 회로에서 입력 신호의 수신은 칩의 외부로부터 들어오는 신호를 버퍼링하여 수신하고, 상기 수신된 신호를 클럭의 상승 혹은 하강 에지(rising or falling edge)에서 클럭킹하여 레지스터 등에 래치하는 과정을 포함한다. 이러한 과정을 효율적으로 처리하기 위해 다양한 입력 리시버가 개발되고 있다.

상기와 같은 입력 리시버는 외부로부터 반도체 장치의 내부로 들어오는 입력신호를 수신하고, 상기 수신된 입력신호의 데이타의 레벨에 따라 한쌍의 데이타 전송라인 TSL/CSL(True Signal Line/Complement Signal Line)에 위상이 서로 다른 펄스 형태의 신호를 발생시켜 내부의 회로로 전송한다. 이와 같은 입력 리시버는 외부로부터 입력되는 데이타를 클럭 펄스에 의해 샘플링하여 상기 클럭 펄스와 동일한 폭(width)을 갖는 펄스 데이타를 출력한다. 이와 같은 입력 리시버는 특히 반도체 장치의 내부 동작 시간을 단축시킴과 동시에 신호의 스윙 진폭이 점점 더 작아 지는 입력 신호를 신속히 샘플링할 수 있는 입력 리시버의 필요성이 커지고 있다.

도 1은 종래의 기술에 의한 입력 리시버의 한 예를 도시하고 있다. 도 1을 참조하면, 패드(PAD)를 통하여 입력되는 신호 Vi는 소정 레벨의 기준신호 Vref가 입력되는 프리앰프 10으로 입력된다. 상기 프리앰프 10은 상기 입력신호 Vi와 상기 기준신호 Vref의 레벨을 비교하고 그 차이를 증폭하여 출력한다.

종래의 실시예에서는 상기 두 신호를 게이트로 각각 입력하는 피모오스 트랜지스터들 24, 26과, 소오스가 전원전압 Vdd에 접속되고 드레인이 상기 피모오스 트랜지스터들 24, 26들의 소오스에 접속된 피모오스 트랜지스터 28과, 상기 신호 입력용 피모오스 트랜지스터들 24, 26들의 드레인들과 접지사이에 채널이 접속되고 게이트가 상기 피모오스 트랜지스터 28의 게이트에 접속된 정전류용 엔모오스 트랜지스터들 30 및 32로 구성되어 있다. 이와 같이 구성된 프리앰프 10은 상기 두개의 피모오스 트랜지스터들 24 및 26의 게이트로 입력되는 신호 Vi와 기준신호 Vref를 비교하여 차동 증폭된 신호를 출력노드에 접속된 인버터 12를 통해 위상 분할기(phase splitter) 14로 공급한다.

위상 분할기 14는 두 개의 인버터 체인으로 구성되는데, 하나의 인버터 체인은 입력되는 신호를 그대로 출력단자로 드라이브하고 또다른 인버터 체인은 입력 신호의 위상을 반전하여 출력단자로 드라이브한다. 따라서, 상기 위상 분할기 14는 상기 차동증폭된 OUT를 위상이 상반된 두 개의 신호 OUT, OUTB로 분할하여 클럭드 샘플드 증폭기(clocked sampled amplifier) 16으로 공급한다.

클럭드 샘플드 증폭기 16은 상기 두 개의 입력신호 OUT, OUTB를 외부로부터 공급되는 클럭 신호 CLK에 의해 샘플링하고 래치드 증폭하여 펄스의 형태의 출력신호 OUT_CB, OUT_TB를 출력단자에 접속된 두 개의 드라이버 22, 23들에 의해 각각 칩 내부의 회로에 공급한다. 상기 클럭드 샘플드 증폭기 16의 동작을 구체적으로 설명하면 하기와 같다.

외부로부터 공급되는 샘플링용의 클럭 CLK가 "로우"의 레벨인 경우, 클럭드 샘플드 증폭기 16의 출력노드와 전원전압 Vdd의 사이에 접속된 프라차아지 회로 20를 구동하여 상기 출력노드를 각각 전원전압 Vdd의 레벨수준으로 프리차아지 하여 드라이버들 22, 23의 출력신호 OUT_CB, OUT_TB를 모두 "하이" 상태로 한다. 이와 같은 프리차아지 회로 20은 상기 전원전압 Vdd와 상기 클럭드 샘플드 증폭기 16의 출력노드들 사이에 드레인과 소오스가 각각 접속되고 게이트로 입력되는 클럭 신호 CLK에 의해 스위칭되는 두 개의 피모오스 트랜지스터들 34, 36로 구성되어 있다.

상기 클럭드 샘플드 증폭기 16의 출력이 프리 차아지된 상태에서, 클럭 CLK가 논리 "하이"로 천이되면 엔모오스 트랜지스터 38이 "턴온"되어 클럭드 래치드 증폭기(clocked latched amplifier) 18을 인에이블 시키고, 전술한 프리차아지 회로 20을 디스에이블시킨다. 이때, 위상 분할기 14로부터 출력되는 증폭신호 OUT와OUTB가 엔모오스 트랜지스터 40, 42의 게이트로 각각 입력되면, 상기 증폭신호 OUT, OUTB의 레벨차는 상기 클럭드 래치드 증폭기 18내의 피모오스 트랜지스터 44, 46 및 엔모오스 트랜지스터 48, 50들로 구성된 래치회로에 의해 감지 증폭된다. 따라서, 상기 클럭드 샘플드 증폭기 16로부터 출력되는 신호 OUT_CB, OUT_TB는 펄스 형태로 출력된다.

상술한 바와 같이, 도 1과 같이 구성된 종래의 입력 리시버는 펄스 형태의 클럭 CLK가 클럭드 샘플드 증폭기 16을 인에이블 시켜 입력되는 데이타를 샘플링하는 방식이며, 상기 클럭 CLK의 입력에 따라 클럭드 래치드 증폭기 18을 디스에이블함과 동시에 프리차아지 회로 20을 구동하여 출력신호를 OUT_CB, OUT_TB를 전원전압 Vdd의 레벨로 프리차아지 하여 최종 출력 신호의 형태를 펄스 형태로 하는 것이다.

상기 도 1과 같이, 프리차아지 회로를 가지는 클럭드 샘플드 증폭기 16를 사용하여 데이타를 샘플링하는 경우에는 하나의 단(stage)만을 이용하여 칩 내부에서 사용할 수 있는 펄스 형태의 데이타를 만들 수 있는 장점을 가지나, 클럭드 래치드 증폭기 18이 인에이블된 이후 래치동작이 발생하는 순간까지 일정 시간의 지연이 필수적으로 요구된다. 또한 외부로부터 들어오는 입력 신호를 프리앰프 10과 위상분할기 14 등을 이용하여 클럭드 샘플드 증폭기 16에서 센싱 가능한 신호, 예를 들면, 참신호(true signal)와 상보신호(complement signal)로 변환함으로써 이러한 변환과정에서 발생하는 지연이 입력 신호의 레벨(level)에 의해 크게 변하는 문제를 갖고 있다. 따라서, 입력신호가 작은 스윙(small swing)을 가지고 주파수가 높아 동작 속도가 빠른 경우에는 사용이 불가능해 진다.

따라서, 본 발명은 매우 작은 스윙 입력 신호에 대해서도 민감하게 반응하여 클럭드 샘플드 증폭(clocked sampled amplifying)하여 펄스 형태의 데이타를 발생시키는 입력 리시버를 제공함에 있다.

본 발명의 다른 목적은 매우 작은 스윙 전압 레벨에 대해서도 고속 클럭에 민감하게 반응하여 입력신호를 샘플드 증폭하여 펄스 형태의 데이타를 발생시키는 입력 리시버를 제공함에 있다.

본 발명의 다른 목적은 외부로부터 입력되는 신호를 고속으로 샘플링 증폭하하여 한쌍의 신호로 만들어 펄스 형태의 신호로 고속 출력하는 입력 리시버를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명은 메인 클럭과 이보다 소정 지연된 샘플링 클럭들이 제1상태 일 때 외부로부터 수신되는 입력신호와 미리 설정된 기준신호들을 입력하고, 상기 메인 클럭과 샘플링 클럭이 제2상태로 천이 될 때 상기 입력신호와 기준신호들간의 전압차를 증폭하고 샘플링하여 출력하는 클럭드 샘플드 증폭기(clocked sampled amplifier)와; 출력노드를 가지고 전원전압과 접지전압 사이에 접속되며, 상기 샘플링 클럭이 제1상태 일 때 상기 출력노드를 전원전압 레벨로 프리차아지하고, 상기 샘플링 클럭이 제2상태로 천이 할 때 상기 증폭 샘플링된 신호에 따라 상기 출력노드를 선택적으로 접지전압의 레벨로 풀다운 시켜 펄스신호를 출력하는 클럭드 펄스 발생기로 구성함을 특징으로 한다.

바람직하기로, 상기 클럭드 샘플드 증폭기는 상기 기준신호와 입력신호의 레벨 차이를 선행하여 증폭하고 샘플링 클럭에 의해 증폭된 신호를 샘플링하여 출력되도록 동작되며, 이러한 동작은 메인 클럭과 샘플링 클럭의 입력에 의해 제어된다.

본 발명의 실시예에 따른 바람직한 클럭드 샘플드 증폭기는 제1 및 제2입출력노드와, 메인 클럭이 제2상태로 천이시에 응답하여 제1 및 제2입출력노드로 공급되는 신호들의 전압차(voltage difference)를 감지 증폭하는 래치드 증폭기와, 상기 샘플링 클럭에 따라 미리 설정된 기준신호와 외부로부터 수신되는 입력신호를 제1 및 제2입출력노드에 선택적으로 제공하는 제1 및 제2패스 게이트로 구성된다.

상기 래치드 증폭기는 상기 제1 및 제2입출력노드 사이에 접속된 피센스앰프 (P-type sense amplifier) 및 엔센스앰프(N-type sense amplifier)와, 상기 메인 클럭이 제2상태로 천이 될 때 상기 피센스앰프와 엔센스앰프를 구동하는 센스앰프 드라이버로 구성된다.

그리고, 클럭드 펄스 발생기는 상기 샘플링 클럭이 제1상태 일 때 제1 및 제2출력노드들을 각각 전원전압의 레벨로 프리차아지 하는 프리차아지 트랜지스터들과, 상기 샘플링 클럭이 제2상태 일 때 인에이블되어 상기 제1 및 제2입출력노드의 출력신호를 반전하는 제1풀다운/입력 트랜지스터 및 제2풀다운/입력 트랜지스터와, 상기 제1 및 제2출력노드 사이에 접속되며 상기 레벨이 더 높은 출력노드의 전압을 풀업시키는 풀업증폭기로 구성되어 있다.

상기와 같이 구성되는 본원 발명의 고속 입력 리시버는 프리앰프나 버퍼를 통하지 않고 입력신호를 직접 증폭 및 샘플링하여 펄스신호로 정형하므로서 작은 스윙 레벨(small swing level)의 신호를 반도체 장치내에서 필요로하는 신호 레벨로 고속 입력할 수 있다. 또한, 클럭드 샘플드 증폭기가 프리차아지의 동작을 수행하지 않음으로 고속으로 입력을 증폭할 수 있는 이점도 갖는다.

도 1은 종래의 기술에 의한 펄스 출력을 위한 입력 리시버의 회로도를 도시한 도면,

도 2는 본 발명의 바람직한 실시예에 따라 펄스 신호를 발생시키는 고속 입력 리시버의 구체적인 실시예시도.

도 3은 도 2의 동작을 설명하기 위한 각 부분의 동작 파형도.

〈도면의 주요부분에 대한 부호설명〉

68: 래치드 증폭기, 90 : 타이밍 클럭 발생부,

104, 106: 드라이버, 105 : 클럭드 샘플드 증폭기,

110: 클럭드 펄스 발생기,

이하 본 발명의 바람직한 실시예에 따른 고속 입력 리시버의 구성 및 그 동작이 첨부한 도면과 함께 상세하게 설명될 것이다. 또한, 본 발명을 설명함에 있어서, 이 분야의 통상의 지식을 가진 자들에게 있어서 너무나 자명한 구성요소들에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략될 것이다.

도 2는 본 발명의 바람직한 실시예에 따라 구성된 고속 입력 리시버의 회로도로서, 이는 타이밍 클럭 발생부 90과, 클럭드 샘플드 증폭기 105 및 클럭드 펄스 발생부 및 드라이버들 104, 106들을 포함하여 구성되어 있다.

도 3은 도 2에 도시된 각 부분의 동작을 설명하기 위한 동작 파형도이다.

도 2 및 도 3를 참조하여 본 발명의 실시예에 따른 고속 입력 리시버의 동작을 구체적으로 설명한다.

도 2에 도시된 타이밍 클럭 발생부 90은 도 3과 같이 소정의 듀티비(duty ratio)를 가지는 메인 클럭 CLKB을 반전하여 상보 메인 클럭 CLK과 소정 지연된 샘플링 클럭 CLKB2 및 상보 샘플링 클럭 CLK2를 각각 발생하는 다수의 인버터들을 구비하고 있다. 예를 들면, 메인 클럭 CLKB를 반전하는 인버터 52과, 상기 메인 클럭 CLKB를 소정 지연하여 샘플링 클럭 CLKB2를 발생하는 인버터 체인 54, 56과, 상기 메인 클럭 CLKB를 소정 지연하여 상보 샘플링 클럭 CLK2를 발생하는 인버터 체인 48~62등을 구성된다. 이때, 인버터 54, 56들의 구동능력과 상기 인버터 54, 56들내의 로드들의 사이즈를 적절하게 조절하여 상기 샘플링 클럭 CLKB2과 상보 샘플링 클럭 CLK2들 간에는 지연이 거의 없도록 하는 것이 요구된다. 즉, 위상차는 180도이고 지연은 거의 없는 것이 바람직하다. 이는 증폭 샘플링된 위상 분할된 신호들의 폭을 거의 변화시키지 않고 펄스 형태로 출력하기 위함이며, 이러한 동작은 후술하는 설명에 의해 보다 명확하게 이해될 것이다.

패드를 통해 외부로부터 수신된 입력신호 Vi(소절 레벨을 가지는 전압 신호)는 클럭드 샘플드 증폭기 105내의 패스게이트 64의 일측으로 입력된다. 상기 클럭드 샘플드 증폭기 105는 일측으로 일정한 레벨의 기준신호 Vref를 입력하는 또다른 패스게이트 66을 구비하고 있다. 상기 두 패스게이트들 64 및 66의 타측들은 제1입출력노드 OUT 및 제2입출력노드 OUTB에 각각 접속되어 있다. 그리고, 상기 제1 및 제2입출력노드들 OUT, OUTB 사이에는 래치드 증폭기 68이 연결되어 있다. 상기 래치드 증폭기 68은 두 개의 피모오스 트랜지스터 70, 72로 구성된 피센스앰프 74와 두 개의 엔모오스 트랜지스터 76 및 68로 구성된 엔센스앰프 80이 구비되며, 상기 피센스앰프 74 및 엔센스앰프 80들 각각에는 전원전압 Vdd와 접지전압 Vss에 각각의 소오스가 접속된 피모오스 트랜지스터 82 및 엔모오스 트랜지스터 84의 드레인이 각각 접속되어 있다.

도 3에 도시된 바와 같이 메인 클럭 CLKB가 제1상태, 예를 들면, "하이" 상태이면, 상보 메인 클럭 CLK는 "로우", 샘플링 클럭 CLKB는 "하이", 상보 샘플링 클럭 CLK2는 "로우"이다. 따라서, 도 3에 도시된 바와 같이 레벨이 낮은 작은 스윙폭의 입력신호 Vi가 입력되는 상태에서 메인 클럭 CLKB가 제1상태로 입력되면, 패스 게이트 64, 66이 "턴온"된다. 이때, 상기 제1 및 제2입출력노드 OUT, OUTB는 기준신호 Vref와 입력신호 Vi의 값을 따라가게 된다. 여기서, 상기 제1 및 제2패스 게이트들 각각은 피모오스 트랜지스터의 채널과 엔모오스 트랜지스터의 채널이 병렬 접속된 전송 게이트를 이용하는 것이 바람직하다.

메인 클럭 CLKB이 제2상태, 예를 들면, "로우"로 천이되면 상보 메인 클럭 CLK가 "하이"로 되므로, 센스앰프 구동용 피모오스 트랜지스터 82와 엔모오스 트랜지스터 84가 "턴온"된다. 따라서, 피센스앰프 74와 엔센스앰프 80들은 상기 제1 및 제2입출력노드 OUT, OUTB의 레벨 차이를 증폭한다. 예를 들면, 피센스앰프 74는 상기 두 개의 입출력노드 OUT, OUTB중 레벨이 높은 노드의 전압을 더욱 높게 증폭하고, 엔센스앰프 80은 상기 두 개의 입출력노드 OUT, OUTB중 레벨이 낮은 노드의 전압을 더욱 낮게 증폭한다. 상기와 같은 상태에서 소정 시간후 샘플링 클럭 CLKB2가 "로우"로 천이되면, 상기 두 개의 패스게이트 64, 66들이 "턴오프"되어 소정 레벨로 증폭된 상기 신호를 샘플링하게 된다. 상기와 같이 증폭 샘플된 신호의 레벨은 도 3에 도시된 것처럼 더욱 증폭되어 CMOS 레벨로 된다. 즉, 상기 증폭 샘플된 레벨은 전원전압 Vdd와 접지전압 Vss의 값을 가지게 된다.

상기한 바와 같이, 도 2에 도시된 클럭드 샘플드 증폭기 105는 프리차아지(precharge) 구간이 없고, 입력되는 입력신호 Vi와 기준신호 Vref간의 전압차가 피센스앰프 74 및 엔센스앰프 80에 의해 래치되기 이전에 이미 제1 및 제2입출력노드 OUT과 OUTB의 레벨이 차이를 보이고 있기 때문에 레벨 증폭은 보다 빠른 시간 내에 이루어질 수 있다. 상기 클럭드 샘플드 증폭기 105내의 래치드 증폭기 68이 동작하여 상기 제1입출력노드 OUT와 제2입출력노드 OUTB의 전압을 각각 전원전압 Vdd와 접지전압 Vss의 레벨로 전환시키는데 필요한 시간은 전적으로 피센스앰프 74와 엔센스앰프 80으로 구성된 래치의 포지티브 피이드백(positive feedback)에 의해서 발생한다. 상기 포지티브 피이드백의 속도는 두 입출력노드의 초기 전압레벨 값에는 거의 영향을 받지 않기 때문에 작은 스윙(small swing)의 입력신호 Vi가 들어오더라도 속도 지연(speed push)이 거의 발생하지 않는다.

상기 래치드 증폭기 68의 동작에 의해 풀 CMOS 레벨로 변환된 데이타(입력신호 Vi)는 샘플링 클럭 CLKB2에 의해 프리차아지 및 인에이블되는 클럭드 펄스 발생기 110에 의해 반도체 장치내에서 사용할 수 있는 펄스 형태의 신호로 출력된다.

클럭드 펄스 발생기 110에 입력되는 상보 샘플링 클럭 CLK2는 상기 제1입출력노드 OUT와 제2입출력노드 OUTB의 값이 전원전압 Vdd와 접지전압 Vss로 전환되는 시점에 활성화된다. 즉, 샘플링 클럭 CLKB가 논리 "로우" 상태로 천이되는 시점에 상기 상보 샘플링 클럭 CLK2가 논리 "하이"로 활성화된다.

상기 상보 샘플링 클럭 CLK2가 "하이"로 되면 이를 게이트로 입력하는 피모오스 트랜지스터들 86과 88이 "턴오프"된다. 상기 피모오스 트랜지스터들 86과 88은 전원전압 Vdd와 상기 제1 및 제2출력노드 OTB, OCB의 사이에 각각 접속되어 있다. 따라서, 상보 샘플링 클럭 CLK가 "하이"로 천이되면 제1 및 제2출력노드 OTB, OCB로 공급되는 전원전압 Vdd가 차단된어 프리차아지 동작을 중단한다. 그리고, 상기 상보 샘플링 클럭 CLK2에 게이트가 접속된 엔모오스 트랜지스터들 98 및 102가 "턴온"되어 클럭드 펄스 발생기 110을 인에이블 시킨다.

이때, 도 3에 도시된 바와 같이 CMOS 레벨로 증폭된 데이타 신호들(OUT, OUTB)이 상기 제1 및 제2출력노드 OTB, OCB와 상기 구동용 엔모오스 트랜지스터들 98 및 102의 드레인 사이에 각각 접속된 두 개의 엔모오스 트랜지스터 96, 100의 게이트로 입력되면, 상기 두 엔모오스 트랜지스터 96, 100의 게이트-소오스간의 전압 Vgs에 따라 상기 제1출력노드 OTB 혹은 제2출력노드 OCB는 도 3과 같이 펄스신호로서 출력된다. 즉, 샘플링 클럭 CLKB가 "로우"로 천이되면, 전원전압 Vdd의 레벨로 프리차아지되어 있던 상기 제1 및 제2출력노드들 OTB, OCB중 하나의 출력노드만이 도 3과 같이 "로우"로 천이 된다. 예를 들어, 도 3과 같이 제1입출력노드 OUT가 "하이" 레벨로 증폭 샘플링 되었다면, 제1출력노드 OTB의 레벨이 풀다운되어 도 3과 같이 펄스신호로서 출력된다.

상기 제1 및 제2출력노드들 OTB, OCB의 사이에 접속된 풀업 증폭기 44는 프리차아지 레벨을 유지하는 출력노드의 전압을 풀업 레벨로 래치한다. 상기 풀업 증폭기 44는 두 개의 피모오스 트랜지스터 91, 92들로 구성되며, 피센스앰프의 구성과 유사하게 구성되어 있다. 이기간은 상보 샘플링 클럭 CLK2가 "하이" 상태로 샘플링 및 펄스 생성(Pulse evaluation)을 하는 시간이다.

상기 샘플링 클럭 CLKB가 "하이"로 천이되면, 입력신호 Vi의 증폭 샘플링 및 펄스 생성(Pulse evaluation)을 종료하고, 상기 제1 및 제2출력노드 OTB, OCB는 다시 피모오스 트랜지스터들 91,92에 의해 전원전압 Vdd의 레벨로 프리차아지 된다. 상기와 같이 동작되는 클럭드 펄스 발생부 110은 상기 상보 샘플링 클럭 CLK2와 입력 데이타의 레벨에 따라 제1출력노드 OTB 및 제2출렬노드 OCB 중 하나의 신호를 로우 펄스 신호로 발생하게 된다.

상기 클럭드 펄스 발생부 110의 제1 및 제2출력노드 OTB, OCB에 접속된 드라이버들 104, 106들 각각은 충분한 구동능력으로 입력되는 펄스 형태의 신호들을 반도체 장치 내부의 회로로 공급한다.

지금까지, 본 발명의 최선의 실시예를 설명하였다. 상기 실시예에 있어서, 기준신호는 외부로부터 기준전압이 인가되어도 되고, 입력 리시버를 구비하는 직접회로내에서 발생시켜 사용하여도 무방하다.

상기 실시예의 리시버 회로에 있어서, 기분신호 Vref와 입력신호 Vi의 입력단자 사이의 구별은 절대적인 것이 아니며, 이들 입력 단자들을 사용하는 방법은 상기한 것에 한정되지 않는다. 또한, 클럭신호는 클럭신호와 반대되는 위상 및 클럭신호에 대한 상보 신호로서 나타냈었으나, 필수 불가결하지 않다는 것도 이해하여야 한다.

더욱이, 본 발명의 고속 입력 리시버의 구성은 상기한 것에 한정되는 것이 아니다. 예를 들면, P형 모오스 트랜지스터는 입력 리시버의 동일 위치에서 N형 모오스 트랜지스터 대신에 사용되거나 또는 그역으로 사용되어도 되고 전원전압은 그라운드 전위에 대하여 역으로 되고, 이러한 경우에는 메인클럭과 샘플링 클럭의 위상을 반대로 대도록 적절하게 변경하여야 한다. 이와 같은 구성에 의해 상기 입력 리시버와 유사하게 사용될 입력 리시버를 얻을 수 있다. 또한, 본 발명에 따른 고속 입력 리시버의 용도는 반도체 메모리 장치에서 입력신호의 수신 및 변환에 한정되는 것은 아니다.

상술한 바와 같이 본 발명은 본 발명의 펄스 고속 입력 리시버는 입력신호의 스윙폭에 거의 무관한 특성을 가지고 입력신호에 대응한 펄스신호를 생성한다. 또한, 프리앰프 등과 같은 회로를 가지지 않으므로, 입력신호의 샘플링 과정에서 프리차아지 없이 빠르게 동작할 수 있어 초고속 동작하는 반도체 장치에 매우 유용하게 사용 될 수 있다.

Claims

고속 입력 리시버에 있어서,

메인 클럭과 이보다 소정 지연된 샘플링 클럭들이 제1상태 일 때 외부로부터 수신되는 입력신호와 미리 설정된 기준신호들을 입력하고, 상기 메인 클럭과 샘플링 클럭이 제2상태로 천이 될 때 상기 입력신호와 기준신호들간의 전압차를 증폭하고 샘플링하여 출력하는 클럭드 샘플드 증폭기와;

출력노드를 가지고 전원전압과 접지전압 사이에 접속되며, 상기 샘플링 클럭이 제1상태 일 때 상기 출력노드를 전원전압 레벨로 프리차아지하고, 상기 샘플링 클럭이 제2상태로 천이 할 때 상기 증폭 샘플링된 신호에 따라 상기 출력노드를 선택적으로 접지전압의 레벨로 풀다운 시켜 펄스신호를 출력하는 클럭드 펄스 발생기를 포함하여 구성함을 특징으로 하는 고속 입력 리시버.
제1항에 있어서, 상기 클럭드 샘플드 증폭기는 상기 기준신호와 입력신호의 레벨 차이를 선행하여 증폭하고 샘플링 클럭에 의해 증폭된 신호를 샘플링하여 출력되도록 동작되며, 이러한 동작은 메인 클럭과 샘플링 클럭의 입력에 의해 제어됨을 특징으로 하는 고속 입력 리시버.
제1항에 있어서, 상기 바람직한 클럭드 샘플드 증폭기는 제1 및 제2입출력노드와, 메인 클럭이 제2상태로 천이시에 응답하여 제1 및 제2입출력노드로 공급되는 신호들의 전압차를 감지 증폭하는 래치드 증폭기와, 상기 샘플링 클럭에 따라 미리 설정된 기준신호와 외부로부터 수신되는 입력신호를 제1 및 제2입출력노드에 선택적으로 제공하는 제1 및 제2패스 게이트로 구성함을 특징으로 하는 고속 입력 리시버.
제3항에 있어서, 상기 래치드 증폭기는 상기 제1 및 제2입출력노드 사이에 접속된 피센스앰프 및 엔센스앰프와, 상기 메인 클럭이 제2상태로 천이 될 때 상기 피센스앰프와 엔센스앰프를 구동하는 센스앰프 드라이버로 구성함을 특징으로 하는 고속 입력 리시버.
제3항에 있어서, 상기 제1 및 제2패스 게이트들 각각은 게이트에 상기 샘플링 클럭을 입력하는 피모오스 트랜지스터의 채널과, 상기 샘플링 클럭과 위상이 반대이며 지연이 없는 상보 샘플링 클럭을 게이트로 입력하는 엔모오스 트랜지스터의 채널이 병렬 접속된 트랜스미션 게이트임을 특징으로 하는 고속 입력 리시버.
제4항 또는 제5항에 있어서, 상기 센스앰프 드라이버는 전원전압과 상기 피센스앰프의 사이에 소오스 및 드레인이 접속되며, 게이트가 상기 메인 클럭에 접속되어 상기 메인클럭이 활성화될 때 상기 피센스앰프를 구동하는 피모오스 트랜지스터와, 상기 엔센스앰프와 접지전압 사이에 드레인 및 소오스가 접속되며, 게이트가 상기 메인 클럭과 위상이 상반된 상보 메인 클럭에 접속되어 상기 상보 메인클럭이 활성화될 때 상기 엔센스앰프를 구동하는 엔모오스 트랜지스터로 구성함을 특징으로 하는 고속 입력 리시버.
제1항 또는 제3항에 있어서, 상기 클럭드 펄스 발생기는 상기 샘플링 클럭이 제1상태 일 때 제1 및 제2출력노드들을 각각 전원전압의 레벨로 프리차아지 하는 프리차아지 트랜지스터들과, 상기 샘플링 클럭이 제2상태 일 때 인에이블되어 상기 제1 및 제2입출력노드의 출력신호를 반전하는 제1풀다운/입력 트랜지스터 및 제2풀다운/입력 트랜지스터와, 상기 제1 및 제2출력노드 사이에 접속되며 레벨이 더 높은 출력노드의 전압을 풀업시키는 풀업증폭기로 구성함을 특징으로 하는 고속 입력 리시버.