JP2002196732A - 表示装置、画像制御半導体装置、および表示装置の駆動方法 - Google Patents
表示装置、画像制御半導体装置、および表示装置の駆動方法Info
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Abstract
(57)【要約】
【課題】 本発明は、小型化が可能で、高解像度でも安
定動作する表示装置を提供することを目的とする。 【解決手段】 本発明の表示装置は、ガラス基板上にポ
リシリコンＴＦＴを用いて形成された画素アレイ部、信
号線駆動回路、走査線駆動回路および制御回路と、グラ
フィックコントローラＩＣとを有する。グラフィックコ
ントローラＩＣは、デジタル画素データDATAの並び替え
を内部で行うため、ゲートアレイを設ける必要がなくな
る。また、クロック信号ＣＬＫの周期をデジタル画素デ
ータDATAの周期の２倍以上にするため、ポリシリコンＴ
ＦＴが正常に動作する周波数のクロック信号ＣＬＫを信
号線駆動回路に供給できる。さらに、クロック信号ＣＬ
Ｋのエッジとデジタル画素データDATAの変化位置とをず
らして出力するため、信号線駆動回路でデジタル画素デ
ータDATAを確実に取り込むことができる。
定動作する表示装置を提供することを目的とする。 【解決手段】 本発明の表示装置は、ガラス基板上にポ
リシリコンＴＦＴを用いて形成された画素アレイ部、信
号線駆動回路、走査線駆動回路および制御回路と、グラ
フィックコントローラＩＣとを有する。グラフィックコ
ントローラＩＣは、デジタル画素データDATAの並び替え
を内部で行うため、ゲートアレイを設ける必要がなくな
る。また、クロック信号ＣＬＫの周期をデジタル画素デ
ータDATAの周期の２倍以上にするため、ポリシリコンＴ
ＦＴが正常に動作する周波数のクロック信号ＣＬＫを信
号線駆動回路に供給できる。さらに、クロック信号ＣＬ
Ｋのエッジとデジタル画素データDATAの変化位置とをず
らして出力するため、信号線駆動回路でデジタル画素デ
ータDATAを確実に取り込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示素子と駆動回
路を同一の絶縁基板上に形成する表示装置、画像制御半
導体装置、および表示装置の駆動方法に関する。
路を同一の絶縁基板上に形成する表示装置、画像制御半
導体装置、および表示装置の駆動方法に関する。
【０００２】
【従来の技術】多数の表示素子を絶縁基板等に縦横に列
設した表示装置が知られており、その代表的なものに液
晶表示装置がある。
設した表示装置が知られており、その代表的なものに液
晶表示装置がある。
【０００３】この種の従来の表示装置では、表示素子が
列設された画素アレイ基板とは別個に、駆動回路基板を
設けるのが一般的である。例えば、アクティブマトリク
ス型の表示素子は、画素アレイ基板上に縦横に列設され
た信号線および走査線の交点付近に形成され、これ以外
に、画素アレイ基板には、各信号線を駆動するための信
号線駆動回路と、各走査線を駆動するための走査線駆動
回路とが形成されている。
列設された画素アレイ基板とは別個に、駆動回路基板を
設けるのが一般的である。例えば、アクティブマトリク
ス型の表示素子は、画素アレイ基板上に縦横に列設され
た信号線および走査線の交点付近に形成され、これ以外
に、画素アレイ基板には、各信号線を駆動するための信
号線駆動回路と、各走査線を駆動するための走査線駆動
回路とが形成されている。
【０００４】一方、駆動回路基板には、ＣＰＵからの指
示に従ってビットマップへの展開等の画像処理を行うグ
ラフィックコントローラＩＣと、グラフィックコントロ
ーラから出力される画素データを画素アレイ基板の構造
および駆動に合わせて並べ替える順序変更の役割と、画
素アレイ基板や表示装置の周辺回路を制御するための信
号を生成する役割をはたすＬＣＤコントローラＩＣとが
形成されている。このＬＣＤコントローラＩＣは、ゲー
トアレイ等で構成される。
示に従ってビットマップへの展開等の画像処理を行うグ
ラフィックコントローラＩＣと、グラフィックコントロ
ーラから出力される画素データを画素アレイ基板の構造
および駆動に合わせて並べ替える順序変更の役割と、画
素アレイ基板や表示装置の周辺回路を制御するための信
号を生成する役割をはたすＬＣＤコントローラＩＣとが
形成されている。このＬＣＤコントローラＩＣは、ゲー
トアレイ等で構成される。
【０００５】図３６は従来の液晶表示装置のブロック図
であり、ガラス基板上にポリシリコンＴＦＴを用いて画
素アレイ部１と駆動回路の一部（信号線駆動回路や走査
線駆動回路など）を形成し、別基板にＣＰＵ１００、グ
ラフィックコントローラＩＣ１０１、およびゲートアレ
イ（Ｇ／Ａ）１０２を形成した例を示している。
であり、ガラス基板上にポリシリコンＴＦＴを用いて画
素アレイ部１と駆動回路の一部（信号線駆動回路や走査
線駆動回路など）を形成し、別基板にＣＰＵ１００、グ
ラフィックコントローラＩＣ１０１、およびゲートアレ
イ（Ｇ／Ａ）１０２を形成した例を示している。
【０００６】図３６において、ゲートアレイ１０２は、
グラフィックコントローラＩＣ１０１から出力されたデ
ジタル画素データの並び替えと画素アレイや表示装置の
周辺回路の制御を行う。ゲートアレイ１０２の出力は、
制御回路１０３、サンプリング回路１０４、およびラッ
チ回路１０５を介してＤ／Ａコンバータ（ＤＡＣ）１０
６に入力される。Ｄ／Ａコンバータ１０６は、デジタル
画素データをアナログ電圧に変換する。このアナログ電
圧はアンプ（ＡＭＰ）１０７で増幅され、選択回路１０
８で選択された各信号線１０９に供給される。
グラフィックコントローラＩＣ１０１から出力されたデ
ジタル画素データの並び替えと画素アレイや表示装置の
周辺回路の制御を行う。ゲートアレイ１０２の出力は、
制御回路１０３、サンプリング回路１０４、およびラッ
チ回路１０５を介してＤ／Ａコンバータ（ＤＡＣ）１０
６に入力される。Ｄ／Ａコンバータ１０６は、デジタル
画素データをアナログ電圧に変換する。このアナログ電
圧はアンプ（ＡＭＰ）１０７で増幅され、選択回路１０
８で選択された各信号線１０９に供給される。
【０００７】部品コストの削減および小型化を図るに
は、部品点数、基板面積およびと基板の数を減らす必要
があるが、従来の表示装置では、グラフィックコントロ
ーラＩＣ５、ゲートアレイ１０２、信号線駆動回路、お
よび走査線駆動回路等の複数の回路を用いて駆動回路を
構成していたため、駆動回路の回路規模を小さくできな
いという問題がある。
は、部品点数、基板面積およびと基板の数を減らす必要
があるが、従来の表示装置では、グラフィックコントロ
ーラＩＣ５、ゲートアレイ１０２、信号線駆動回路、お
よび走査線駆動回路等の複数の回路を用いて駆動回路を
構成していたため、駆動回路の回路規模を小さくできな
いという問題がある。
【０００８】また、最近、液晶表示装置では、高速動作
が可能なポリシリコンＴＦＴ(ThinFilm Transistor)を
ガラス基板上に形成して、画素アレイ部だけでなく、駆
動回路の一部もガラス基板上に形成する技術が進んでい
る。
が可能なポリシリコンＴＦＴ(ThinFilm Transistor)を
ガラス基板上に形成して、画素アレイ部だけでなく、駆
動回路の一部もガラス基板上に形成する技術が進んでい
る。
【０００９】
【発明が解決しようとする課題】しかしながら、ポリシ
リコンＴＦＴは高速動作が可能といっても、移動度がそ
れほど速くないため、解像度が高くなって一画素あたり
の周期が短くなると、安定に動作しなくなる。したがっ
て、従来は、高速動作が必要なグラフィックコントロー
ラＩＣ５等はガラス基板の外部に設けるのが一般的であ
り、駆動回路全体を画素アレイ部と一体に形成すること
はできなかった。
リコンＴＦＴは高速動作が可能といっても、移動度がそ
れほど速くないため、解像度が高くなって一画素あたり
の周期が短くなると、安定に動作しなくなる。したがっ
て、従来は、高速動作が必要なグラフィックコントロー
ラＩＣ５等はガラス基板の外部に設けるのが一般的であ
り、駆動回路全体を画素アレイ部と一体に形成すること
はできなかった。
【００１０】また、従来の液晶表示装置では、ガラス基
板上にデータバスが引き回されるため、ガラス基板の面
積が大きくて信号線の本数が多いほど、データバスの負
荷容量が大きくなってしまう。データバスの負荷容量が
大きくなると、波形がなまる等の問題が生じるため、従
来は、データバス上を伝搬するデータの電圧振幅を大き
くしていた。ところが、データバス上を伝搬するデータ
の電圧振幅を大きくすると、消費電力が増えるという問
題がある。
板上にデータバスが引き回されるため、ガラス基板の面
積が大きくて信号線の本数が多いほど、データバスの負
荷容量が大きくなってしまう。データバスの負荷容量が
大きくなると、波形がなまる等の問題が生じるため、従
来は、データバス上を伝搬するデータの電圧振幅を大き
くしていた。ところが、データバス上を伝搬するデータ
の電圧振幅を大きくすると、消費電力が増えるという問
題がある。
【００１１】本発明は、このような点に鑑みてなされた
ものであり、その目的は、小型化が可能で、高解像度で
も安定動作し、かつ消費電力を低減できる表示装置、画
像制御半導体装置、および表示装置の駆動方法を提供す
ることにある。
ものであり、その目的は、小型化が可能で、高解像度で
も安定動作し、かつ消費電力を低減できる表示装置、画
像制御半導体装置、および表示装置の駆動方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、信号線および走査線の各交点付近に
形成される表示素子と、前記絶縁基板上に形成され各信
号線を駆動する信号線駆動回路と、前記絶縁基板上に形
成され各走査線を駆動する走査線駆動回路と、前記信号
線駆動回路による信号線の駆動順序に合わせた順序でデ
ジタル画素データを出力するグラフィックコントローラ
ＩＣと、を備え、前記グラフィックコントローラＩＣ
は、前記デジタル画素データの周期の２倍以上の周期で
クロック信号を出力し、前記信号線駆動回路および前記
走査線駆動回路は、前記クロック信号に同期させて、そ
れぞれ信号線および走査線の駆動を行う。
ために、本発明は、絶縁基板上に縦横に列設される信号
線および走査線と、信号線および走査線の各交点付近に
形成される表示素子と、前記絶縁基板上に形成され各信
号線を駆動する信号線駆動回路と、前記絶縁基板上に形
成され各走査線を駆動する走査線駆動回路と、前記信号
線駆動回路による信号線の駆動順序に合わせた順序でデ
ジタル画素データを出力するグラフィックコントローラ
ＩＣと、を備え、前記グラフィックコントローラＩＣ
は、前記デジタル画素データの周期の２倍以上の周期で
クロック信号を出力し、前記信号線駆動回路および前記
走査線駆動回路は、前記クロック信号に同期させて、そ
れぞれ信号線および走査線の駆動を行う。
【００１３】また、本発明は、絶縁基板上に縦横に列設
される信号線および走査線と、信号線および走査線の各
交点付近に形成される表示素子と、前記絶縁基板上に形
成され各信号線を駆動する信号線駆動回路と、前記絶縁
基板上に形成され各走査線を駆動する走査線駆動回路
と、絶縁基板の一辺の略中央から前記一辺の両端に向け
てそれぞれ配置される複数のデータバスと、前記信号線
駆動回路により各信号線が複数本おきに同時に駆動され
るように、前記データバス上を伝搬するデジタル画素デ
ータの順序制御を行う順序制御回路と、を備える。
される信号線および走査線と、信号線および走査線の各
交点付近に形成される表示素子と、前記絶縁基板上に形
成され各信号線を駆動する信号線駆動回路と、前記絶縁
基板上に形成され各走査線を駆動する走査線駆動回路
と、絶縁基板の一辺の略中央から前記一辺の両端に向け
てそれぞれ配置される複数のデータバスと、前記信号線
駆動回路により各信号線が複数本おきに同時に駆動され
るように、前記データバス上を伝搬するデジタル画素デ
ータの順序制御を行う順序制御回路と、を備える。
【００１４】また、本発明は、縦横に列設された複数の
１ビットメモリからなるメモリセルと、前記複数の１ビ
ットメモリの値に応じて表示を可変制御可能な表示層
と、前記メモリセルへの書き込みを制御する書き込み制
御回路と、絶縁基板の一辺の略中央から前記一辺の両端
に向けてそれぞれ配置される複数のデータバスと、前記
書き込み制御回路により前記１ビットメモリが複数個ご
とに同時に駆動されるように、前記データバス上を伝搬
するデジタル画素データの順序を制御する順序制御回路
と、を備える。
１ビットメモリからなるメモリセルと、前記複数の１ビ
ットメモリの値に応じて表示を可変制御可能な表示層
と、前記メモリセルへの書き込みを制御する書き込み制
御回路と、絶縁基板の一辺の略中央から前記一辺の両端
に向けてそれぞれ配置される複数のデータバスと、前記
書き込み制御回路により前記１ビットメモリが複数個ご
とに同時に駆動されるように、前記データバス上を伝搬
するデジタル画素データの順序を制御する順序制御回路
と、を備える。
【００１５】また、本発明は、絶縁基板上に縦横に列設
される信号線および走査線と、前記信号線および走査線
の各交点付近に形成される表示素子と、前記絶縁基板上
に形成され各信号線を駆動する信号線駆動回路と、前記
絶縁基板上に形成され各走査線を駆動する走査線駆動回
路と、を備え、前記信号線駆動回路は、１水平ライン分
の第１の色のデジタル画素データを奇数画素および偶数
画素に分けてラッチし、その所定期間後に第２の色のデ
ジタル画素データを奇数画素および偶数画素に分けてラ
ッチするとともに前記第１の色のラッチデータをＤ／Ａ
変換して対応する信号線に供給し、その所定期間後に第
３の色のデジタル画素データを奇数画素および偶数画素
に分けてラッチするとともに前記第２の色のラッチデー
タをＤ／Ａ変換して対応する信号線に供給し、その所定
期間後に前記第３の色のラッチデータをＤ／Ａ変換して
対応する信号線に供給する。
される信号線および走査線と、前記信号線および走査線
の各交点付近に形成される表示素子と、前記絶縁基板上
に形成され各信号線を駆動する信号線駆動回路と、前記
絶縁基板上に形成され各走査線を駆動する走査線駆動回
路と、を備え、前記信号線駆動回路は、１水平ライン分
の第１の色のデジタル画素データを奇数画素および偶数
画素に分けてラッチし、その所定期間後に第２の色のデ
ジタル画素データを奇数画素および偶数画素に分けてラ
ッチするとともに前記第１の色のラッチデータをＤ／Ａ
変換して対応する信号線に供給し、その所定期間後に第
３の色のデジタル画素データを奇数画素および偶数画素
に分けてラッチするとともに前記第２の色のラッチデー
タをＤ／Ａ変換して対応する信号線に供給し、その所定
期間後に前記第３の色のラッチデータをＤ／Ａ変換して
対応する信号線に供給する。
【００１６】また、本発明は、デジタル画素データを格
納する画像メモリの読み出し／書き込みを制御するVRAM
制御部と、信号線の駆動順序に合わせて前記デジタル画
素データの出力順序を変更する出力順序制御回路と、絶
縁基板上に列設された複数の信号線をｎ（ｎは２以上の
整数）個のブロックに分割し、前記ｎ個のブロックのそ
れぞれに対して前記出力順序制御回路で並べ替えた前記
デジタル画素データを並列に出力する画素データ出力部
と、前記ｎ個のブロックのそれぞれに対して、信号線駆
動回路の駆動開始を指示する第１のスタートパルス信号
を出力する第１のスタートパルス出力部と、を備え、前
記画素データ出力部は、前記デジタル画素データを複数
の連続出力データグループに分けて、各連続出力データ
グループを所定期間を隔てて順に出力する。
納する画像メモリの読み出し／書き込みを制御するVRAM
制御部と、信号線の駆動順序に合わせて前記デジタル画
素データの出力順序を変更する出力順序制御回路と、絶
縁基板上に列設された複数の信号線をｎ（ｎは２以上の
整数）個のブロックに分割し、前記ｎ個のブロックのそ
れぞれに対して前記出力順序制御回路で並べ替えた前記
デジタル画素データを並列に出力する画素データ出力部
と、前記ｎ個のブロックのそれぞれに対して、信号線駆
動回路の駆動開始を指示する第１のスタートパルス信号
を出力する第１のスタートパルス出力部と、を備え、前
記画素データ出力部は、前記デジタル画素データを複数
の連続出力データグループに分けて、各連続出力データ
グループを所定期間を隔てて順に出力する。
【００１７】また、本発明は、デジタル画素データを格
納する画像メモリの読み出し／書き込みを制御するVRAM
制御部と、前記画像メモリの読み出しアドレスを生成す
る読み出しアドレス発生部と、絶縁基板上に列設された
複数の信号線をｎ（ｎは２以上の整数）個のブロックに
分割し、前記ｎ個のブロックのそれぞれに対して、前記
読み出しアドレス発生部で生成されたアドレスに対応し
て前記画像メモリから読み出されたデジタル画素データ
を並列に出力する画素データ出力部と、前記ｎ個のブロ
ックのそれぞれに対して、信号線の駆動開始を指示する
第１のスタートパルス信号を出力する第１のスタートパ
ルス出力部と、を備え、前記読み出しアドレス発生部
は、前記ブロック内のデジタル画素データをｐ個（ｐは
２以上の整数）の連続的に出力される小データ群に分
け、これら小データ群のそれぞれが所定期間を隔てて出
力されるように、前記画像メモリの読み出しアドレスを
生成する。
納する画像メモリの読み出し／書き込みを制御するVRAM
制御部と、前記画像メモリの読み出しアドレスを生成す
る読み出しアドレス発生部と、絶縁基板上に列設された
複数の信号線をｎ（ｎは２以上の整数）個のブロックに
分割し、前記ｎ個のブロックのそれぞれに対して、前記
読み出しアドレス発生部で生成されたアドレスに対応し
て前記画像メモリから読み出されたデジタル画素データ
を並列に出力する画素データ出力部と、前記ｎ個のブロ
ックのそれぞれに対して、信号線の駆動開始を指示する
第１のスタートパルス信号を出力する第１のスタートパ
ルス出力部と、を備え、前記読み出しアドレス発生部
は、前記ブロック内のデジタル画素データをｐ個（ｐは
２以上の整数）の連続的に出力される小データ群に分
け、これら小データ群のそれぞれが所定期間を隔てて出
力されるように、前記画像メモリの読み出しアドレスを
生成する。
【００１８】
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、画素ごとにＴＦＴ(Thin Fi
lm Transistor)を有するアクティブマトリクス型の液晶
表示装置について主に説明する。
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として、画素ごとにＴＦＴ(Thin Fi
lm Transistor)を有するアクティブマトリクス型の液晶
表示装置について主に説明する。
【００１９】図１は本発明に係る表示装置の一実施形態
のブロック図である。図１の表示装置は、従来の表示装
置に比べて、画素アレイ部との信号の送受を行うＬＣＤ
コントローラＩＣ（ゲートアレイ）を省略した点と、画
素アレイ部が形成されるガラス基板上にグラフィックコ
ントローラＩＣ５を実装する点とに特徴がある。
のブロック図である。図１の表示装置は、従来の表示装
置に比べて、画素アレイ部との信号の送受を行うＬＣＤ
コントローラＩＣ（ゲートアレイ）を省略した点と、画
素アレイ部が形成されるガラス基板上にグラフィックコ
ントローラＩＣ５を実装する点とに特徴がある。
【００２０】図１では、信号線の駆動に関連する部分の
み図示している。ガラス基板１０上にポリシリコンＴＦ
Ｔを用いて形成された信号線駆動回路２は、グラフィッ
クコントローラＩＣ５からの信号を受けて、画素アレイ
部１に列設された各信号線を駆動する。
み図示している。ガラス基板１０上にポリシリコンＴＦ
Ｔを用いて形成された信号線駆動回路２は、グラフィッ
クコントローラＩＣ５からの信号を受けて、画素アレイ
部１に列設された各信号線を駆動する。
【００２１】図２は図１の表示装置の斜視図である。図
示のように、ガラス基板１０上には、画素アレイ部１、
信号線駆動回路２、走査線駆動回路３、および制御回路
４がそれぞれポリシリコンＴＦＴを用いて形成され、ガ
ラス基板１０の端部にはグラフィックコントローラＩＣ
５が実装されている。なお、グラフィックコントローラ
ＩＣ５以外のＩＣチップ（例えば、ＣＰＵや表示メモリ
等）をガラス基板１０上に実装してもよい。
示のように、ガラス基板１０上には、画素アレイ部１、
信号線駆動回路２、走査線駆動回路３、および制御回路
４がそれぞれポリシリコンＴＦＴを用いて形成され、ガ
ラス基板１０の端部にはグラフィックコントローラＩＣ
５が実装されている。なお、グラフィックコントローラ
ＩＣ５以外のＩＣチップ（例えば、ＣＰＵや表示メモリ
等）をガラス基板１０上に実装してもよい。
【００２２】制御回路４は、図１に示すように、グラフ
ィックコントローラＩＣ５から出力された各種制御信号
（同期信号、ロード信号Ｌ、クロック信号ＣＬＫ等）の
電圧レベルを変換するレベルシフタ（Ｌ／Ｓ）１１と、
信号線駆動回路２内の各部を制御する制御信号出力部１
２とを有する。
ィックコントローラＩＣ５から出力された各種制御信号
（同期信号、ロード信号Ｌ、クロック信号ＣＬＫ等）の
電圧レベルを変換するレベルシフタ（Ｌ／Ｓ）１１と、
信号線駆動回路２内の各部を制御する制御信号出力部１
２とを有する。
【００２３】図１において、太線で示したグラフィック
コントローラＩＣ５と制御信号出力部１２の内部に、図
３６に示したゲートアレイ１０２の機能が含まれてい
る。
コントローラＩＣ５と制御信号出力部１２の内部に、図
３６に示したゲートアレイ１０２の機能が含まれてい
る。
【００２４】以下では、640×３本の信号線と480本の走
査線が画素アレイ部１に列設されているものとする。ま
た、グラフィックコントローラＩＣ５は、ＲＧＢ各６ビ
ットのデジタルデータを信号線駆動回路２に供給するも
のとする。
査線が画素アレイ部１に列設されているものとする。ま
た、グラフィックコントローラＩＣ５は、ＲＧＢ各６ビ
ットのデジタルデータを信号線駆動回路２に供給するも
のとする。
【００２５】図１の構成を説明する前に、グラフィック
コントローラＩＣ５の構成を説明する。図３はグラフィ
ックコントローラＩＣ５の内部構成を示すブロック図で
ある。図示のように、グラフィックコントローラＩＣ５
は、ＣＰＵからの映像データを受け取るホストインタフ
ェース部３１と、レジスタ３２と、受け取った映像デー
タを格納するDRAMやSRAMなどのランダムアクセスメモリ
からなるフレームメモリ(VRAM)３３と、フレームメモリ
３３に対する書き込み・読み出しを制御するメモリ制御
回路３４と、映像データを一時的に格納する表示FIFO３
５と、画面上に表示されるカーソルデータを一時的に格
納するカーソルFIFO３６と、映像データおよびカーソル
データをＲＧＢ各６ビット階調のデジタル画素データに
変換するルックアップテーブル３７と、デジタル画素デ
ータの出力制御を行う画素データ出力回路３８と、クロ
ック信号ＣＬＫの位相調整を行う位相調整回路３９と、
クロック信号ＣＬＫおよび同期信号の出力制御を行う制
御信号出力回路４０とを備えている。
コントローラＩＣ５の構成を説明する。図３はグラフィ
ックコントローラＩＣ５の内部構成を示すブロック図で
ある。図示のように、グラフィックコントローラＩＣ５
は、ＣＰＵからの映像データを受け取るホストインタフ
ェース部３１と、レジスタ３２と、受け取った映像デー
タを格納するDRAMやSRAMなどのランダムアクセスメモリ
からなるフレームメモリ(VRAM)３３と、フレームメモリ
３３に対する書き込み・読み出しを制御するメモリ制御
回路３４と、映像データを一時的に格納する表示FIFO３
５と、画面上に表示されるカーソルデータを一時的に格
納するカーソルFIFO３６と、映像データおよびカーソル
データをＲＧＢ各６ビット階調のデジタル画素データに
変換するルックアップテーブル３７と、デジタル画素デ
ータの出力制御を行う画素データ出力回路３８と、クロ
ック信号ＣＬＫの位相調整を行う位相調整回路３９と、
クロック信号ＣＬＫおよび同期信号の出力制御を行う制
御信号出力回路４０とを備えている。
【００２６】画素データ出力回路３８は、ＲＧＢ各６ビ
ットの計18ビットのデジタル画素データを、40ns(25MH
z)の周期で順次出力する。制御信号出力回路４０は、1
2.5MHzのクロック信号ＣＬＫと同期信号とを出力する。
クロック信号ＣＬＫの位相は、映像信号に対してほぼ半
クロック信号ＣＬＫ（20ns）ずれている。
ットの計18ビットのデジタル画素データを、40ns(25MH
z)の周期で順次出力する。制御信号出力回路４０は、1
2.5MHzのクロック信号ＣＬＫと同期信号とを出力する。
クロック信号ＣＬＫの位相は、映像信号に対してほぼ半
クロック信号ＣＬＫ（20ns）ずれている。
【００２７】図４はグラフィックコントローラＩＣ５の
出力タイミング図であり、制御信号であるイネーブル信
号ENABおよびロード信号Ｌと、クロック信号ＣＬＫと、
デジタル画素データDATAとのタイミング図を示してい
る。
出力タイミング図であり、制御信号であるイネーブル信
号ENABおよびロード信号Ｌと、クロック信号ＣＬＫと、
デジタル画素データDATAとのタイミング図を示してい
る。
【００２８】図４に示すように、クロック信号ＣＬＫの
周期はデジタル画素データDATAの周期の２倍であり、ク
ロック信号ＣＬＫの位相とデジタル画素データDATAの位
相とを互いにずらしている。
周期はデジタル画素データDATAの周期の２倍であり、ク
ロック信号ＣＬＫの位相とデジタル画素データDATAの位
相とを互いにずらしている。
【００２９】このように、クロック信号ＣＬＫの周期を
デジタル画素データの周期の２倍以上にすることによ
り、信号線駆動回路２に供給されるクロック信号ＣＬＫ
の周波数を低くすることができ、信号線駆動回路２の回
路動作を安定化させることができる。また、デジタル画
素データDATAの位相とクロック信号ＣＬＫの位相とを互
いにずらすことにより、信号線駆動回路２の内部でデジ
タル画素データをDATAクロック信号ＣＬＫにて確実にラ
ッチできるようになる。
デジタル画素データの周期の２倍以上にすることによ
り、信号線駆動回路２に供給されるクロック信号ＣＬＫ
の周波数を低くすることができ、信号線駆動回路２の回
路動作を安定化させることができる。また、デジタル画
素データDATAの位相とクロック信号ＣＬＫの位相とを互
いにずらすことにより、信号線駆動回路２の内部でデジ
タル画素データをDATAクロック信号ＣＬＫにて確実にラ
ッチできるようになる。
【００３０】なお、デジタル画素データDATAとクロック
信号ＣＬＫとの位相調整は、グラフィックコントローラ
ＩＣ５内の位相調整回路３９で行われる。
信号ＣＬＫとの位相調整は、グラフィックコントローラ
ＩＣ５内の位相調整回路３９で行われる。
【００３１】図５は位相調整回路３９の回路図である。
図示のように、位相調整回路３９は、複数のインバータ
IV１〜IV６を縦続接続して構成される。偶数段目のイン
バータIV２，IV４，IV６の出力端子にはそれぞれスイッ
チSW１〜SW４が接続されており、これらスイッチSW１〜
SW４のいずれか一つのみがオンする。CMOS-ICの場合、
インバータ一段あたりの遅延時間は５ns程度であるた
め、図５の回路の場合、10ns間隔で遅延時間を調整する
ことができる。
図示のように、位相調整回路３９は、複数のインバータ
IV１〜IV６を縦続接続して構成される。偶数段目のイン
バータIV２，IV４，IV６の出力端子にはそれぞれスイッ
チSW１〜SW４が接続されており、これらスイッチSW１〜
SW４のいずれか一つのみがオンする。CMOS-ICの場合、
インバータ一段あたりの遅延時間は５ns程度であるた
め、図５の回路の場合、10ns間隔で遅延時間を調整する
ことができる。
【００３２】なお、スイッチSW１〜SW４の切り換えは、
製造時等に手動で行ってもよいが、グラフィックコント
ローラＩＣ５から信号線駆動回路２に信号を送って、そ
の信号が戻ってくるまでの時間に応じて、自動的にスイ
ッチSW１〜SW４の切り換えを行ってもよい。
製造時等に手動で行ってもよいが、グラフィックコント
ローラＩＣ５から信号線駆動回路２に信号を送って、そ
の信号が戻ってくるまでの時間に応じて、自動的にスイ
ッチSW１〜SW４の切り換えを行ってもよい。
【００３３】制御信号出力回路４０は、図４に示すよう
に、１水平ライン期間の合間、あるいは１フレーム期間
の合間のブランキング期間に、同期信号とクロック信号
ＣＬＫを中間電位に設定する。中間電位に設定すること
により、次のサイクルが開始した時点で、同期信号とク
ロック信号ＣＬＫとを迅速に所定の電位に設定すること
ができる。
に、１水平ライン期間の合間、あるいは１フレーム期間
の合間のブランキング期間に、同期信号とクロック信号
ＣＬＫを中間電位に設定する。中間電位に設定すること
により、次のサイクルが開始した時点で、同期信号とク
ロック信号ＣＬＫとを迅速に所定の電位に設定すること
ができる。
【００３４】図６は同期信号とクロック信号ＣＬＫを中
間電位に設定するための中間電位設定回路の回路図であ
る。この中間電位設定回路は、グラフィックコントロー
ラＩＣ５内の画素データ出力回路３９と制御信号出力回
路４０の内部に設けられる。
間電位に設定するための中間電位設定回路の回路図であ
る。この中間電位設定回路は、グラフィックコントロー
ラＩＣ５内の画素データ出力回路３９と制御信号出力回
路４０の内部に設けられる。
【００３５】中間電位設定回路は、図６に示すように、
NMOSトランジスタＱ１，Ｑ２とPMOSトランジスタＱ３，
Ｑ４とを有し、NMOSトランジスタＱ２とPMOSトランジス
タＱ４は電源端子と接地端子との間に直列接続されてお
り、抵抗素子Ｒ１、NMOSトランジスタＱ１、PMOSトラン
ジスタＱ３および抵抗素子Ｒ２は電源端子と接地端子と
の間に直列接続されている。
NMOSトランジスタＱ１，Ｑ２とPMOSトランジスタＱ３，
Ｑ４とを有し、NMOSトランジスタＱ２とPMOSトランジス
タＱ４は電源端子と接地端子との間に直列接続されてお
り、抵抗素子Ｒ１、NMOSトランジスタＱ１、PMOSトラン
ジスタＱ３および抵抗素子Ｒ２は電源端子と接地端子と
の間に直列接続されている。
【００３６】抵抗素子Ｒ１，Ｒ２の抵抗値を互いに等し
くして十分に高くすることにより、NMOSトランジスタＱ
１のドレイン端子とNMOSトランジスタＱ２のゲート端子
はともに(Ｖcc/2＋Ｖtn)になり、PMOSトランジスタＱ３
のドレイン端子とPMOSトランジスタＱ４のゲート端子は
ともに(Ｖcc/2＋|Ｖtp|)になる。これにより、数μＡ程
度のわずかな貫通電流で数ｍＡの電流駆動力を得ること
ができる。
くして十分に高くすることにより、NMOSトランジスタＱ
１のドレイン端子とNMOSトランジスタＱ２のゲート端子
はともに(Ｖcc/2＋Ｖtn)になり、PMOSトランジスタＱ３
のドレイン端子とPMOSトランジスタＱ４のゲート端子は
ともに(Ｖcc/2＋|Ｖtp|)になる。これにより、数μＡ程
度のわずかな貫通電流で数ｍＡの電流駆動力を得ること
ができる。
【００３７】中間電位設定回路の出力端子には、図６に
示すように、アナログスイッチSWが接続されている。こ
のアナログスイッチSWは、ブランキング期間中は中間電
位設定回路の出力を選択し、ブランキング期間以外はク
ロック信号CLK0を選択する。
示すように、アナログスイッチSWが接続されている。こ
のアナログスイッチSWは、ブランキング期間中は中間電
位設定回路の出力を選択し、ブランキング期間以外はク
ロック信号CLK0を選択する。
【００３８】図６では、クロック信号CLKを中間電位に
設定する例を示しているが、デジタル画素データDATAも
図６と同様の回路により、ブランキング期間中に中間電
位に設定される。
設定する例を示しているが、デジタル画素データDATAも
図６と同様の回路により、ブランキング期間中に中間電
位に設定される。
【００３９】本実施形態のグラフィックコントローラＩ
Ｃ５は、ＣＰＵから供給されたデジタル画素データDATA
を並び替えて出力する。従来は、図３６に示すように、
グラフィックコントローラＩＣ５とは別個のゲートアレ
イ１０２の内部にラインメモリを設けてデータの並べ替
えを行っていた。これは、グラフィックコントローラＩ
Ｃ５の汎用性を高め、ポリシリコンＴＦＴだけでなく、
アモルファスシリコンＴＦＴやＭＩＭなどを用いる他の
アクティブマトリクス表示装置でも共通して利用できる
ようにするためである。
Ｃ５は、ＣＰＵから供給されたデジタル画素データDATA
を並び替えて出力する。従来は、図３６に示すように、
グラフィックコントローラＩＣ５とは別個のゲートアレ
イ１０２の内部にラインメモリを設けてデータの並べ替
えを行っていた。これは、グラフィックコントローラＩ
Ｃ５の汎用性を高め、ポリシリコンＴＦＴだけでなく、
アモルファスシリコンＴＦＴやＭＩＭなどを用いる他の
アクティブマトリクス表示装置でも共通して利用できる
ようにするためである。
【００４０】これに対して、本実施形態は、グラフィッ
クコントローラＩＣ５内にはそもそもフレームメモリ３
３（VRAM）という数百キロバイト〜数メガバイトの巨大
なメモリが存在しており、このメモリの一部を利用して
データの並べ替えを行うことはゲート規模の観点から容
易であると判断し、グラフィックコントローラＩＣ５内
で並べ替えを行うことにした。
クコントローラＩＣ５内にはそもそもフレームメモリ３
３（VRAM）という数百キロバイト〜数メガバイトの巨大
なメモリが存在しており、このメモリの一部を利用して
データの並べ替えを行うことはゲート規模の観点から容
易であると判断し、グラフィックコントローラＩＣ５内
で並べ替えを行うことにした。
【００４１】図７はフレームメモリ３３の制御を行うメ
モリ制御回路３４の内部構成を示す図である。図示のよ
うに、メモリ制御回路３４は、最下位層にハードウェア
層４１が、その上位にI/O関数層４２が、その上位にド
ライバ関数層４３が、最上位層にアプリケーション層４
４がある。
モリ制御回路３４の内部構成を示す図である。図示のよ
うに、メモリ制御回路３４は、最下位層にハードウェア
層４１が、その上位にI/O関数層４２が、その上位にド
ライバ関数層４３が、最上位層にアプリケーション層４
４がある。
【００４２】ハードウェア層４１は、フレームメモリ３
３に対するアクセスを実際に行う部分である。I/O関数
層４２は、ハードウェア層４１のポートや内部レジスタ
を書き換えてフレームメモリ３３に対するアクセス方法
を切り替える部分である。ドライバ関数層４３は、上層
のアプリケーション層４４から直接呼び出され、画面の
初期化、画面の表示制御、矩形描画、およびビットマッ
プ描画等の種々の機能を実現する部分である。アプリケ
ーション層４４は、画像表示のための種々のコマンドを
発行する部分である。
３に対するアクセスを実際に行う部分である。I/O関数
層４２は、ハードウェア層４１のポートや内部レジスタ
を書き換えてフレームメモリ３３に対するアクセス方法
を切り替える部分である。ドライバ関数層４３は、上層
のアプリケーション層４４から直接呼び出され、画面の
初期化、画面の表示制御、矩形描画、およびビットマッ
プ描画等の種々の機能を実現する部分である。アプリケ
ーション層４４は、画像表示のための種々のコマンドを
発行する部分である。
【００４３】I/O関数層４２とドライバ関数層４３は、
Ｃ言語などのプログラム言語で生成される。画面の特定
領域への描画は、フレームメモリ３３の座標（x,y)＝色
情報が格納されたルックアップテーブル３７上のアドレ
スの形式で記述される。また、フレームメモリ３３から
のデータの読み出しも、配列を用いて行う。
Ｃ言語などのプログラム言語で生成される。画面の特定
領域への描画は、フレームメモリ３３の座標（x,y)＝色
情報が格納されたルックアップテーブル３７上のアドレ
スの形式で記述される。また、フレームメモリ３３から
のデータの読み出しも、配列を用いて行う。
【００４４】フレームメモリ(VRAM)３３のメモリ空間
（VRAM空間）は、図８に示すように、一画面分以上の領
域があり、ドライバ関数層によりVRAMのポインタを制御
することにより、VRAM内の任意の領域を画面に表示する
ことができる。このように、VRAMのメモリ空間を一画面
分以上設けることにより、スクロールや画面の切り替え
を迅速に行うことができる。
（VRAM空間）は、図８に示すように、一画面分以上の領
域があり、ドライバ関数層によりVRAMのポインタを制御
することにより、VRAM内の任意の領域を画面に表示する
ことができる。このように、VRAMのメモリ空間を一画面
分以上設けることにより、スクロールや画面の切り替え
を迅速に行うことができる。
【００４５】このように、本実施形態のグラフィックコ
ントローラＩＣ５は、デジタル画素データDATAの順序制
御を内部で行うため、ゲートアレイを設ける必要がなく
なる。また、クロック信号ＣＬＫの周期をデジタル画素
データDATAの周期の２倍以上にするため、ポリシリコン
ＴＦＴが正常に動作する周波数のクロック信号ＣＬＫを
信号線駆動回路２に供給できる。
ントローラＩＣ５は、デジタル画素データDATAの順序制
御を内部で行うため、ゲートアレイを設ける必要がなく
なる。また、クロック信号ＣＬＫの周期をデジタル画素
データDATAの周期の２倍以上にするため、ポリシリコン
ＴＦＴが正常に動作する周波数のクロック信号ＣＬＫを
信号線駆動回路２に供給できる。
【００４６】さらに、クロック信号ＣＬＫのエッジとデ
ジタル画素データDATAの変化位置とをずらして出力する
ため、信号線駆動回路２でデジタル画素データDATAを確
実に取り込むことができる。
ジタル画素データDATAの変化位置とをずらして出力する
ため、信号線駆動回路２でデジタル画素データDATAを確
実に取り込むことができる。
【００４７】一方、本実施形態の信号線駆動回路２は、
図９に詳細なブロック図を示すように、デジタル画素デ
ータDATAの振幅レベルを変換するレベルシフタ（Ｌ／
Ｓ）５１と、デジタル画素データDATAの周期を２倍に引
き延ばす分周回路５２と、直列に並んだデジタル画素デ
ータDATAを並列出力するデータ分配回路５３と、分配し
たデジタル画素データDATAをまとめてラッチするラッチ
回路(Latch)５４と、ラッチしたデジタル画素データDAT
Aをアナログ電圧に変換するＤ／Ａコンバータ（ＤＡ
Ｃ）５５と、アナログ電圧のゲイン調整を行うアンプ
（ＡＭＰ）５６と、アンプ５６から出力されたアナログ
画素電圧を選択して個々の信号線に供給する選択回路５
７とを有する。
図９に詳細なブロック図を示すように、デジタル画素デ
ータDATAの振幅レベルを変換するレベルシフタ（Ｌ／
Ｓ）５１と、デジタル画素データDATAの周期を２倍に引
き延ばす分周回路５２と、直列に並んだデジタル画素デ
ータDATAを並列出力するデータ分配回路５３と、分配し
たデジタル画素データDATAをまとめてラッチするラッチ
回路(Latch)５４と、ラッチしたデジタル画素データDAT
Aをアナログ電圧に変換するＤ／Ａコンバータ（ＤＡ
Ｃ）５５と、アナログ電圧のゲイン調整を行うアンプ
（ＡＭＰ）５６と、アンプ５６から出力されたアナログ
画素電圧を選択して個々の信号線に供給する選択回路５
７とを有する。
【００４８】図１０はレベルシフタ５１の回路図、図１
１はレベルシフタ５１の入出力信号の波形図である。図
１１の太線曲線ａは入力信号、細線曲線ｂは出力信号を
示している。図１０に示すように、レベルシフタ５１
は、キャパシタ素子Ｃ１と、インバータを構成するPMOS
トランジスタＱ５およびNMOSトランジスタＱ６と、アナ
ログスイッチSW５とを有する。
１はレベルシフタ５１の入出力信号の波形図である。図
１１の太線曲線ａは入力信号、細線曲線ｂは出力信号を
示している。図１０に示すように、レベルシフタ５１
は、キャパシタ素子Ｃ１と、インバータを構成するPMOS
トランジスタＱ５およびNMOSトランジスタＱ６と、アナ
ログスイッチSW５とを有する。
【００４９】レベルシフタ５１内のアナログスイッチSW
５は、ブランキング期間中に、グラフィックコントロー
ラＩＣ５からのデジタル画素データDATAが中間電位(1.6
5V)になっているときにオンする。これにより、キャパ
シタ素子Ｃ１の他端ｂはインバータのしきい値電圧(略
2.5V)に等しくなり、キャパシタ素子Ｃ１の両端には、
2.5V−1.65V＝0.85Vの電圧が印加される。
５は、ブランキング期間中に、グラフィックコントロー
ラＩＣ５からのデジタル画素データDATAが中間電位(1.6
5V)になっているときにオンする。これにより、キャパ
シタ素子Ｃ１の他端ｂはインバータのしきい値電圧(略
2.5V)に等しくなり、キャパシタ素子Ｃ１の両端には、
2.5V−1.65V＝0.85Vの電圧が印加される。
【００５０】アナログスイッチSW５がオフすると、グラ
フィックコントローラＩＣ５から供給されたデジタル画
素データDATAは、キャパシタ素子Ｃ１の両端電圧0.85V
だけオフセット調整されて伝達される。すなわち、イン
バータを構成するPMOSトランジスタＱ５およびNMOSトラ
ンジスタＱ６のゲート端子には、インバータのしきい値
電圧を中心として上下に同レベルだけ振れる電圧が印加
される。
フィックコントローラＩＣ５から供給されたデジタル画
素データDATAは、キャパシタ素子Ｃ１の両端電圧0.85V
だけオフセット調整されて伝達される。すなわち、イン
バータを構成するPMOSトランジスタＱ５およびNMOSトラ
ンジスタＱ６のゲート端子には、インバータのしきい値
電圧を中心として上下に同レベルだけ振れる電圧が印加
される。
【００５１】このように、インバータのしきい値電圧に
対して入力を対称化したことにより、ポリシリコンＴＦ
Ｔのしきい値がばらついたり、PMOSトランジスタＱ５お
よびNMOSトランジスタＱ６の特性がアンバランスになっ
たり、入力振幅がなまっても、インバータは高速動作
し、しかもパルス幅は変化しにくくなる。
対して入力を対称化したことにより、ポリシリコンＴＦ
Ｔのしきい値がばらついたり、PMOSトランジスタＱ５お
よびNMOSトランジスタＱ６の特性がアンバランスになっ
たり、入力振幅がなまっても、インバータは高速動作
し、しかもパルス幅は変化しにくくなる。
【００５２】図１２は分周回路５２の回路図である。図
示のように、分周回路５２は、クロック信号ＣＬＫの２
周期分のデータ幅にて同位相でデジタル画素データDATA
を出力する２つのラッチ回路６１，６２を有する。各ラ
ッチ回路５４は、クロックドインバータと、インバータ
とを有する。
示のように、分周回路５２は、クロック信号ＣＬＫの２
周期分のデータ幅にて同位相でデジタル画素データDATA
を出力する２つのラッチ回路６１，６２を有する。各ラ
ッチ回路５４は、クロックドインバータと、インバータ
とを有する。
【００５３】分周回路５２内の各ラッチ回路５４の出力
DATA-E，DATA-Oのタイミングは図１３のようになる。図
１３では、グラフィックコントローラＩＣ５から出力さ
れたデジタル画素データDATAを、…で表してい
る。
DATA-E，DATA-Oのタイミングは図１３のようになる。図
１３では、グラフィックコントローラＩＣ５から出力さ
れたデジタル画素データDATAを、…で表してい
る。
【００５４】図１３に示すように、ラッチ回路６１，６
２はそれぞれデジタル画素データDATAを一つおきにラッ
チし、同タイミングで出力する。分周回路５２の出力
は、データ分配回路５３に入力される。ラッチ回路６１
は、正相クロックのダウンエッジで、ラッチ回路６２は
逆相クロックのダウンエッジによりデータラッチを行
う。正相クロックだけでなく、逆相クロックもグラフィ
ックコントローラＩＣ５でタイミング調整することが、
ラッチマージンを確保する上で望ましい。
２はそれぞれデジタル画素データDATAを一つおきにラッ
チし、同タイミングで出力する。分周回路５２の出力
は、データ分配回路５３に入力される。ラッチ回路６１
は、正相クロックのダウンエッジで、ラッチ回路６２は
逆相クロックのダウンエッジによりデータラッチを行
う。正相クロックだけでなく、逆相クロックもグラフィ
ックコントローラＩＣ５でタイミング調整することが、
ラッチマージンを確保する上で望ましい。
【００５５】本実施形態は、すべての信号線を同時駆動
するのではなく、各色ごとに分けて駆動する点に特徴が
ある。このようにすることで、信号線駆動回路２内のラ
ッチ回路５４やＤ／Ａコンバータ５５等の個数を削減で
きる。
するのではなく、各色ごとに分けて駆動する点に特徴が
ある。このようにすることで、信号線駆動回路２内のラ
ッチ回路５４やＤ／Ａコンバータ５５等の個数を削減で
きる。
【００５６】データ分配回路５３は、分周回路５２から
出力されたデジタル画素データDATAを順にラッチして並
列に振り分ける。ラッチ回路５４は、データ分配回路５
３がタイミングをずらしてラッチした複数のデータを同
タイミングで再ラッチする。再ラッチされたデータはＤ
／Ａコンバータ５５に入力されてアナログ電圧に変換さ
れた後、アンプ５６で電流増幅されて信号線および所定
画素に対して書き込まれる。
出力されたデジタル画素データDATAを順にラッチして並
列に振り分ける。ラッチ回路５４は、データ分配回路５
３がタイミングをずらしてラッチした複数のデータを同
タイミングで再ラッチする。再ラッチされたデータはＤ
／Ａコンバータ５５に入力されてアナログ電圧に変換さ
れた後、アンプ５６で電流増幅されて信号線および所定
画素に対して書き込まれる。
【００５７】図１４は本実施形態の表示装置のガラス基
板１０上のレイアウト図である。また、図１５は汎用の
グラフィックコントローラＩＣを用いて構成した従来の
表示装置のチップレイアウト図である。
板１０上のレイアウト図である。また、図１５は汎用の
グラフィックコントローラＩＣを用いて構成した従来の
表示装置のチップレイアウト図である。
【００５８】汎用のグラフィックコントローラＩＣは、
正順出力されるデジタル画素データと、画素データ幅を
周期とするクロックとを出力する。ライン／スペース＝
４μｍ／４μｍ程度のデザインルールでは、全信号線に
対してＤ／Ａコンバータを形成することは難しく、複数
信号線ごとにＤ／Ａコンバータを設けざるを得ない。こ
の場合、正順入力される画素データをいったん一水平期
間分ラッチし、所望の順序に並び替える必要がある。
正順出力されるデジタル画素データと、画素データ幅を
周期とするクロックとを出力する。ライン／スペース＝
４μｍ／４μｍ程度のデザインルールでは、全信号線に
対してＤ／Ａコンバータを形成することは難しく、複数
信号線ごとにＤ／Ａコンバータを設けざるを得ない。こ
の場合、正順入力される画素データをいったん一水平期
間分ラッチし、所望の順序に並び替える必要がある。
【００５９】また、図１５の場合、ガラス基板１０上で
デジタル画素データの並び替えを行う必要があるため、
１ライン分のラッチ（メモリ）回路を設ける必要があ
り、ラッチ回路は６倍に増大する。このため、データ分
配回路１０２、Ｄ／Ａコンバータ１０６、アンプ１０７
および選択回路１０８を２組、上下額縁にそれぞれ分け
て設けなければならなくなる。
デジタル画素データの並び替えを行う必要があるため、
１ライン分のラッチ（メモリ）回路を設ける必要があ
り、ラッチ回路は６倍に増大する。このため、データ分
配回路１０２、Ｄ／Ａコンバータ１０６、アンプ１０７
および選択回路１０８を２組、上下額縁にそれぞれ分け
て設けなければならなくなる。
【００６０】このように、本実施形態のようにグラフィ
ックコントローラＩＣ５の内部でデジタル画素データDA
TAの並び替えを行うようにすると、ガラス基板１０上の
構成を簡略化でき、グラフィックコントローラＩＣ５を
ガラス基板１０上に実装するためのスペースを容易に得
ることができる。
ックコントローラＩＣ５の内部でデジタル画素データDA
TAの並び替えを行うようにすると、ガラス基板１０上の
構成を簡略化でき、グラフィックコントローラＩＣ５を
ガラス基板１０上に実装するためのスペースを容易に得
ることができる。
【００６１】図１には、本実施形態を利用してＶＧＡ規
格（640×480ドット）でＲＧＢ各６ビットの液晶表示装
置を構成した場合の各部のゲート数が図示されている。
図１は、信号線を６本おきに駆動する例を示している。
格（640×480ドット）でＲＧＢ各６ビットの液晶表示装
置を構成した場合の各部のゲート数が図示されている。
図１は、信号線を６本おきに駆動する例を示している。
【００６２】図１の場合、レベルシフタ５１が各色ごと
に６個で計18個、分周回路５２が各色ごとに６個で計18
個、サンプリング回路５３とラッチ回路５４がそれぞれ
各色ごとに640個で計1920個、Ｄ／Ａコンバータ５５と
アンプ５６がそれぞれ320個必要になる。この結果、制
御回路に１Ｋゲート、分周回路５２に１Ｋゲート、サン
プリング回路およびラッチ回路５４に13Ｋバイト、Ｄ／
Ａコンバータ５５、アンプ５６および選択回路に５Ｋゲ
ート必要になる。
に６個で計18個、分周回路５２が各色ごとに６個で計18
個、サンプリング回路５３とラッチ回路５４がそれぞれ
各色ごとに640個で計1920個、Ｄ／Ａコンバータ５５と
アンプ５６がそれぞれ320個必要になる。この結果、制
御回路に１Ｋゲート、分周回路５２に１Ｋゲート、サン
プリング回路およびラッチ回路５４に13Ｋバイト、Ｄ／
Ａコンバータ５５、アンプ５６および選択回路に５Ｋゲ
ート必要になる。
【００６３】このように、本実施形態では、ゲートアレ
イが不要になる分と、信号線をＮ本（Ｎは２以上の任意
の整数）おきに駆動することによるサンプリング回路と
ラッチ回路５４の削減分により、従来に比べて大幅に回
路規模を削減できる。
イが不要になる分と、信号線をＮ本（Ｎは２以上の任意
の整数）おきに駆動することによるサンプリング回路と
ラッチ回路５４の削減分により、従来に比べて大幅に回
路規模を削減できる。
【００６４】また、図１４と図１５では、チップの概略
サイズを図示している。本実施形態の場合、駆動回路の
形成領域の縦方向の長さが8.3mm程度であるのに対し、
図１５に示す従来の構成では、駆動回路の形成領域の縦
方向の長さは5.0mm×２＝10mm程度になり、本実施形態
の方が駆動回路の形成領域が小さくなる。
サイズを図示している。本実施形態の場合、駆動回路の
形成領域の縦方向の長さが8.3mm程度であるのに対し、
図１５に示す従来の構成では、駆動回路の形成領域の縦
方向の長さは5.0mm×２＝10mm程度になり、本実施形態
の方が駆動回路の形成領域が小さくなる。
【００６５】上述した実施形態では、グラフィックコン
トローラＩＣ５から出力されるデジタル画素データDATA
の周期をクロック信号ＣＬＫの２倍の周期に設定してい
るが、２倍より長い周期に設定してもよい。また、グラ
フィックコントローラＩＣ５から信号線駆動回路２に伝
送するクロック信号ＣＬＫの周波数は12.5MHz以外でも
よい。さらに、上述したグラフィックコントローラＩＣ
５から出力される信号の種類にも特に制限はない。
トローラＩＣ５から出力されるデジタル画素データDATA
の周期をクロック信号ＣＬＫの２倍の周期に設定してい
るが、２倍より長い周期に設定してもよい。また、グラ
フィックコントローラＩＣ５から信号線駆動回路２に伝
送するクロック信号ＣＬＫの周波数は12.5MHz以外でも
よい。さらに、上述したグラフィックコントローラＩＣ
５から出力される信号の種類にも特に制限はない。
【００６６】レベルシフタ５１は、図１０に示したもの
以外の構成でもよく、図１０以外で構成した場合には、
図４のようにブランキング期間にクロック信号ＣＬＫや
デジタル画素データDATAを中間レベルにする必要はな
い。
以外の構成でもよく、図１０以外で構成した場合には、
図４のようにブランキング期間にクロック信号ＣＬＫや
デジタル画素データDATAを中間レベルにする必要はな
い。
【００６７】上述した実施形態では、表示装置の一例と
して液晶表示装置について説明したが、信号線および走
査線が縦横に列設された他の表示装置（例えば、プラズ
マディスプレイ装置）などにも本発明は適用可能であ
る。
して液晶表示装置について説明したが、信号線および走
査線が縦横に列設された他の表示装置（例えば、プラズ
マディスプレイ装置）などにも本発明は適用可能であ
る。
【００６８】さらに、上述した実施形態では、ＶＧＡ規
格（640×480ドット）の表示解像度を一例として説明し
たが、表示解像度には特に制限はない。
格（640×480ドット）の表示解像度を一例として説明し
たが、表示解像度には特に制限はない。
【００６９】（第２の実施形態）第２の実施形態は、Ｅ
Ｌパネル部の左右方向略中央から左右両端側にデータバ
スを配置して、消費電力の低減を図るものである。
Ｌパネル部の左右方向略中央から左右両端側にデータバ
スを配置して、消費電力の低減を図るものである。
【００７０】図１６は本発明に係る表示装置の第２の実
施形態のブロック図である。図１６の表示装置は、ガラ
ス基板上に形成されるＥＬパネル部２０１と、ガラス基
板上または別基板上に実装されるコントローラＩＣ２０
２とを備えている。
施形態のブロック図である。図１６の表示装置は、ガラ
ス基板上に形成されるＥＬパネル部２０１と、ガラス基
板上または別基板上に実装されるコントローラＩＣ２０
２とを備えている。
【００７１】ＥＬパネル部２０１は、画素ごとに設けら
れた複数ビットのメモリに基づいて画素の表示階調輝度
を制御できる画素アレイ部２０３と、コントローラＩＣ
２０２との信号の送受を行うＩ／Ｆ回路２０４と、画素
アレイ部２０３の左右方向略中央から左右両端側にそれ
ぞれ配置されるデータバス２０５ａ，２０５ｂと、デー
タバス２０５ａ，２０５ｂ上のデジタル画素データをバ
ッファリングするバッファ回路２０６と、画素アレイ部
２０３内の各ビット線を駆動するビット線駆動回路２０
７と、Ｉ／Ｆ回路２０４からのアドレス信号をラッチす
るアドレスラッチ回路２０８と、ラッチしたアドレス信
号をバッファリングするアドレスバッファ２０９と、画
素アレイ部２０３内の各ワード線を駆動するワード線駆
動回路２１０と、各部の制御を行うコントロール回路２
１１とを有する。
れた複数ビットのメモリに基づいて画素の表示階調輝度
を制御できる画素アレイ部２０３と、コントローラＩＣ
２０２との信号の送受を行うＩ／Ｆ回路２０４と、画素
アレイ部２０３の左右方向略中央から左右両端側にそれ
ぞれ配置されるデータバス２０５ａ，２０５ｂと、デー
タバス２０５ａ，２０５ｂ上のデジタル画素データをバ
ッファリングするバッファ回路２０６と、画素アレイ部
２０３内の各ビット線を駆動するビット線駆動回路２０
７と、Ｉ／Ｆ回路２０４からのアドレス信号をラッチす
るアドレスラッチ回路２０８と、ラッチしたアドレス信
号をバッファリングするアドレスバッファ２０９と、画
素アレイ部２０３内の各ワード線を駆動するワード線駆
動回路２１０と、各部の制御を行うコントロール回路２
１１とを有する。
【００７２】コントローラＩＣ２０２は、ＣＰＵとの通
信を行うＣＰＵ−Ｉ／Ｆ部２１２と、表示メモリ（VRA
M）２１３と、グラフィックコントローラ２１４と、画
素アレイ部２０３内のアドレスを指定するアドレス発生
回路２１５と、デジタル画素データのバッファリングと
一時的な格納を行うバッファ／FIFO２１６と、データ変
換を行うルックアップテーブル（ＬＵＴ）２１７と、デ
ジタル画素データの並び替えを行う並べ替え回路２１８
と、ポリシリコン型ＴＦＴ用のＩ／Ｆ部（p-Si-I/F部）
２１９と、アモルファスシリコン型ＴＦＴ用のＩ／Ｆ部
２２０と、ＭＩＭ用のＩ／Ｆ部（MIM-I/F部）２２１
と、出力部２２２とを有する。こうすることにより、a-
SiＴＦＴアクティブマトリクスＬＣＤ、ＭＩＭアクティ
ブマトリクスＬＣＤおよびｐｏｌｙ−Ｓｉ表示装置に接
続が可能となり、グラフィックスコントローラの汎用性
が広がる。
信を行うＣＰＵ−Ｉ／Ｆ部２１２と、表示メモリ（VRA
M）２１３と、グラフィックコントローラ２１４と、画
素アレイ部２０３内のアドレスを指定するアドレス発生
回路２１５と、デジタル画素データのバッファリングと
一時的な格納を行うバッファ／FIFO２１６と、データ変
換を行うルックアップテーブル（ＬＵＴ）２１７と、デ
ジタル画素データの並び替えを行う並べ替え回路２１８
と、ポリシリコン型ＴＦＴ用のＩ／Ｆ部（p-Si-I/F部）
２１９と、アモルファスシリコン型ＴＦＴ用のＩ／Ｆ部
２２０と、ＭＩＭ用のＩ／Ｆ部（MIM-I/F部）２２１
と、出力部２２２とを有する。こうすることにより、a-
SiＴＦＴアクティブマトリクスＬＣＤ、ＭＩＭアクティ
ブマトリクスＬＣＤおよびｐｏｌｙ−Ｓｉ表示装置に接
続が可能となり、グラフィックスコントローラの汎用性
が広がる。
【００７３】図１６のコントローラＩＣ２０２は、画素
アレイ部２０３を全体的に表示更新できる他、間欠的な
表示更新や、部分的な表示更新や、不規則な表示更新を
行うこともできる。
アレイ部２０３を全体的に表示更新できる他、間欠的な
表示更新や、部分的な表示更新や、不規則な表示更新を
行うこともできる。
【００７４】図１７はデータバス２０５ａ，２０５ｂの
配置を示す図である。図示のように、データバス２０５
ａ，２０５ｂは、ガラス基板の下辺に沿って配置され、
図示の太線矢印の方向からデジタル画素データが入力さ
れ、点線矢印に沿ってデジタル画素データが伝搬され
る。なお、以下の説明では、デジタル画素データはＲＧ
Ｂの各色ともに６ビットとする。
配置を示す図である。図示のように、データバス２０５
ａ，２０５ｂは、ガラス基板の下辺に沿って配置され、
図示の太線矢印の方向からデジタル画素データが入力さ
れ、点線矢印に沿ってデジタル画素データが伝搬され
る。なお、以下の説明では、デジタル画素データはＲＧ
Ｂの各色ともに６ビットとする。
【００７５】図１７は画素アレイ部２０３の中央から左
側領域と右側領域にそれぞれ９６０本のビット線が配置
され、ビット線を３本おきに駆動する例を示している。
すなわち、同時に駆動されるビット線は、９６０／３＝
３２０である。この場合、ロードラッチは画面の半分毎
に、３２０ｘ６ビット分必要となる。サンプリングラッ
チはロードラッチの半分の１６０ｘ６ビット分設けた。
側領域と右側領域にそれぞれ９６０本のビット線が配置
され、ビット線を３本おきに駆動する例を示している。
すなわち、同時に駆動されるビット線は、９６０／３＝
３２０である。この場合、ロードラッチは画面の半分毎
に、３２０ｘ６ビット分必要となる。サンプリングラッ
チはロードラッチの半分の１６０ｘ６ビット分設けた。
【００７６】図１８はデータバス２０５ａ，２０５ｂ上
のデータの並び順を示す図、図１９は図１６の表示装置
のタイミング図である。図示のように、データバス２０
５ａ，２０５ｂには、赤色の奇数（ｏｄｄ）画素データ
が２画素分ずつ左右に分けて伝送される（図１９の時刻
ｔ１〜ｔ２）。具体的には、まず、左側のデータバス２
０５ａ，２０５ｂにデータＲ１，Ｒ３が、右側のデータ
バス２０５ａ，２０５ｂにデータＲ６３７，Ｒ６３９が
同時に送られる。次に、左側のデータバス２０５ａ，２
０５ｂにデータＲ５，Ｒ７が、右側のデータバス２０５
ａ，２０５ｂにデータＲ633，Ｒ635が同時に送られる。
このように、サンプリングラッチ２３１は、４画素分の
データ（計４×６ビット＝２４ビット）ごとに順にラッ
チを行う。
のデータの並び順を示す図、図１９は図１６の表示装置
のタイミング図である。図示のように、データバス２０
５ａ，２０５ｂには、赤色の奇数（ｏｄｄ）画素データ
が２画素分ずつ左右に分けて伝送される（図１９の時刻
ｔ１〜ｔ２）。具体的には、まず、左側のデータバス２
０５ａ，２０５ｂにデータＲ１，Ｒ３が、右側のデータ
バス２０５ａ，２０５ｂにデータＲ６３７，Ｒ６３９が
同時に送られる。次に、左側のデータバス２０５ａ，２
０５ｂにデータＲ５，Ｒ７が、右側のデータバス２０５
ａ，２０５ｂにデータＲ633，Ｒ635が同時に送られる。
このように、サンプリングラッチ２３１は、４画素分の
データ（計４×６ビット＝２４ビット）ごとに順にラッ
チを行う。
【００７７】サンプリングラッチ２３１が赤色の奇数画
素データすべてをラッチし終わった時点（図１９の時刻
ｔ２）で、t2とt3の間の小さなデータブランキング期間
に、ロードラッチ232aはこれら全データを同時にラッチ
する。
素データすべてをラッチし終わった時点（図１９の時刻
ｔ２）で、t2とt3の間の小さなデータブランキング期間
に、ロードラッチ232aはこれら全データを同時にラッチ
する。
【００７８】その後、データバス２０５ａ，２０５ｂに
は、赤色の偶数（even）画素データが２画素分ずつ左右
に分けて伝送される（図１９の時刻ｔ３〜ｔ４）。具体
的には、まず、左側のデータバス２０５ａ，２０５ｂに
データＲ２，Ｒ４が、右側のデータバス２０５ａ，２０
５ｂにデータＲ６３８，Ｒ６４０が同時に送られる。次
に、左側のデータバス２０５ａ，２０５ｂにデータＲ
６，Ｒ８が、右側のデータバス２０５ａ，２０５ｂにＲ
６３４，Ｒ６３６が同時に送られる。このように、サン
プリングラッチ２３１は、４画素分のデータ（計４×６
ビット＝２４ビット）ごとに順にラッチを行う。
は、赤色の偶数（even）画素データが２画素分ずつ左右
に分けて伝送される（図１９の時刻ｔ３〜ｔ４）。具体
的には、まず、左側のデータバス２０５ａ，２０５ｂに
データＲ２，Ｒ４が、右側のデータバス２０５ａ，２０
５ｂにデータＲ６３８，Ｒ６４０が同時に送られる。次
に、左側のデータバス２０５ａ，２０５ｂにデータＲ
６，Ｒ８が、右側のデータバス２０５ａ，２０５ｂにＲ
６３４，Ｒ６３６が同時に送られる。このように、サン
プリングラッチ２３１は、４画素分のデータ（計４×６
ビット＝２４ビット）ごとに順にラッチを行う。
【００７９】Rの奇数データとRの偶数データの間にブラ
ンク期間を設けた効果で、サンプリングラッチを2回繰
返して使うことができ、サンプリングラッチの数をロー
ドラッチの半分に減らすことが可能となる。本例では、
Rデータを奇数、偶数の2グループに分け、サンプリング
ラッチ数を半減した。拡張すれば、Rデータを「３で割
って余りが１のグループ、余りが２のグループ、余りが
３のグループ」と分け、それぞれのデータ期間の間に小
さいブランク期間を設け、サンプリングラッチを3回繰
返し使うことにすれば、サンプリングラッチの数をロー
ドラッチの数の3分の1に減らすことが可能である。
ンク期間を設けた効果で、サンプリングラッチを2回繰
返して使うことができ、サンプリングラッチの数をロー
ドラッチの半分に減らすことが可能となる。本例では、
Rデータを奇数、偶数の2グループに分け、サンプリング
ラッチ数を半減した。拡張すれば、Rデータを「３で割
って余りが１のグループ、余りが２のグループ、余りが
３のグループ」と分け、それぞれのデータ期間の間に小
さいブランク期間を設け、サンプリングラッチを3回繰
返し使うことにすれば、サンプリングラッチの数をロー
ドラッチの数の3分の1に減らすことが可能である。
【００８０】サンプリングラッチ２３１が赤色の奇数お
よび偶数画素データすべてをラッチし終わった時点（図
１９の時刻ｔ４）で、ロードラッチ２３２ｂはこれら全
データを同時にラッチする。
よび偶数画素データすべてをラッチし終わった時点（図
１９の時刻ｔ４）で、ロードラッチ２３２ｂはこれら全
データを同時にラッチする。
【００８１】ビット線駆動回路２０７は、ロードラッチ
２３２ａ，２３２ｂがラッチしたデータを同時に取り込
んで電圧増幅を行った後、選択回路２３３に供給する。
選択回路２３３は、左右領域のそれぞれについて、ビッ
ト線駆動回路２０７からのデータを、赤色に対応するビ
ット線に供給する。
２３２ａ，２３２ｂがラッチしたデータを同時に取り込
んで電圧増幅を行った後、選択回路２３３に供給する。
選択回路２３３は、左右領域のそれぞれについて、ビッ
ト線駆動回路２０７からのデータを、赤色に対応するビ
ット線に供給する。
【００８２】その後、緑色の奇数データ、偶数データが
順にロードラッチ２３２でラッチされた後に、緑色の全
データが同時にビット線駆動回路２０７に送られてアナ
ログ画素電圧に変換される（図１９の時刻ｔ５〜ｔ
８）。
順にロードラッチ２３２でラッチされた後に、緑色の全
データが同時にビット線駆動回路２０７に送られてアナ
ログ画素電圧に変換される（図１９の時刻ｔ５〜ｔ
８）。
【００８３】その後、青色の奇数データ、偶数データが
順にロードラッチ２３２でラッチされた後に、青色の全
データが同時にビット線駆動回路２０７に送られてアナ
ログ画素電圧に変換される（図１９の時刻ｔ９〜ｔ１
２）。
順にロードラッチ２３２でラッチされた後に、青色の全
データが同時にビット線駆動回路２０７に送られてアナ
ログ画素電圧に変換される（図１９の時刻ｔ９〜ｔ１
２）。
【００８４】このように、本実施形態では、データバス
２０５ａ，２０５ｂを画素アレイ部２０３の左右中央か
ら左右端側にそれぞれ配置するため、データバス２０５
ａ，２０５ｂの配線長を短縮でき、その分、データバス
の駆動負荷を小さくできる。データバスが画面の左端か
ら右端に至る場合の約半分である。バス駆動消費電力
は、バスの駆動負荷ｘ周波数ｘ電圧振幅の2乗で表せる
ので、消費電力的に有利である。
２０５ａ，２０５ｂを画素アレイ部２０３の左右中央か
ら左右端側にそれぞれ配置するため、データバス２０５
ａ，２０５ｂの配線長を短縮でき、その分、データバス
の駆動負荷を小さくできる。データバスが画面の左端か
ら右端に至る場合の約半分である。バス駆動消費電力
は、バスの駆動負荷ｘ周波数ｘ電圧振幅の2乗で表せる
ので、消費電力的に有利である。
【００８５】また、各色のデータを奇数番目と偶数番目
に分けてロードラッチ２３２でラッチし、各色ごとにビ
ット線の駆動を行うため、ビット線駆動回路２０７の数
を大幅に削減でき、回路占有面積の削減と消費電力の低
減が図れる。
に分けてロードラッチ２３２でラッチし、各色ごとにビ
ット線の駆動を行うため、ビット線駆動回路２０７の数
を大幅に削減でき、回路占有面積の削減と消費電力の低
減が図れる。
【００８６】図１７〜図１９では、ビット線を３本おき
に駆動する例を説明したが、何本おきに駆動するかにつ
いては特に限定されない。
に駆動する例を説明したが、何本おきに駆動するかにつ
いては特に限定されない。
【００８７】上述した実施形態では、画素アレイ部２０
３内の全領域のデータの表示更新を行う例を説明した
が、図２０（ａ）に示すように一部の行または列だけの
表示更新を行ってもよいし、図２０（ｂ）に示すように
任意のブロックのみの表示更新を行ってもよい。
３内の全領域のデータの表示更新を行う例を説明した
が、図２０（ａ）に示すように一部の行または列だけの
表示更新を行ってもよいし、図２０（ｂ）に示すように
任意のブロックのみの表示更新を行ってもよい。
【００８８】図２０（ａ）の場合も図２０（ｂ）の場合
も、表示更新を行う領域のみを図１６の並べ替え回路で
データの並び替えを行い、表示更新を行う領域のアドレ
スをアドレス発生回路２１５で発生すればよい。
も、表示更新を行う領域のみを図１６の並べ替え回路で
データの並び替えを行い、表示更新を行う領域のアドレ
スをアドレス発生回路２１５で発生すればよい。
【００８９】図２１および図２２はアドレス発生回路２
１５がアドレスを発生するタイミングを示す図である。
図２１は、アドレス発生回路２１５が発生したアドレス
を、デジタル画素データの先頭データをデータバス２０
５ａ，２０５ｂに供給する際に、イネーブル端子ENABを
使ってシリアルに伝送する例を示している。また、図２
２は、データバス２０５ａ，２０５ｂにデジタル画素デ
ータを伝送する前に、データバス２０５ａ，２０５ｂを
利用してスタートアドレスと行数等のアドレス情報を伝
送してもよい。図２１と図２２のどちらを利用してアド
レスを伝送してもよい。
１５がアドレスを発生するタイミングを示す図である。
図２１は、アドレス発生回路２１５が発生したアドレス
を、デジタル画素データの先頭データをデータバス２０
５ａ，２０５ｂに供給する際に、イネーブル端子ENABを
使ってシリアルに伝送する例を示している。また、図２
２は、データバス２０５ａ，２０５ｂにデジタル画素デ
ータを伝送する前に、データバス２０５ａ，２０５ｂを
利用してスタートアドレスと行数等のアドレス情報を伝
送してもよい。図２１と図２２のどちらを利用してアド
レスを伝送してもよい。
【００９０】上述した実施形態では、DRAM構造の画素ア
レイ部２０３を有する例を説明したが、列設された信号
線と走査線の交点付近にＴＦＴが形成されたアクティブ
マトリクス型の画素アレイ部２０３を有するＥＬパネル
部２０１を駆動する際にも、同様に適用可能である。
レイ部２０３を有する例を説明したが、列設された信号
線と走査線の交点付近にＴＦＴが形成されたアクティブ
マトリクス型の画素アレイ部２０３を有するＥＬパネル
部２０１を駆動する際にも、同様に適用可能である。
【００９１】図２３は、アクティブマトリクス型の画素
アレイ部２０３を有する表示装置において、信号線を６
本おきに駆動する場合のＥＬパネル部２０１の概略構成
を示すブロック図である。この場合、サンプリングラッ
チ２３１とロードラッチ２３２は、画素アレイ部２０３
の中央から左側領域と右側領域のそれぞれについて、１
６０×６ビット＝９６０ビット分設けられる。また、Ｄ
ＡＣ２３４は、左側領域と右側領域ともに、１６０個設
けられる。選択回路は、左側領域と右側領域ともに、１
６０個のＤＡＣ２３４の出力を赤緑青のいずれかの色の
信号線に供給する。図２３のタイミング図は、図１９と
同様になる。
アレイ部２０３を有する表示装置において、信号線を６
本おきに駆動する場合のＥＬパネル部２０１の概略構成
を示すブロック図である。この場合、サンプリングラッ
チ２３１とロードラッチ２３２は、画素アレイ部２０３
の中央から左側領域と右側領域のそれぞれについて、１
６０×６ビット＝９６０ビット分設けられる。また、Ｄ
ＡＣ２３４は、左側領域と右側領域ともに、１６０個設
けられる。選択回路は、左側領域と右側領域ともに、１
６０個のＤＡＣ２３４の出力を赤緑青のいずれかの色の
信号線に供給する。図２３のタイミング図は、図１９と
同様になる。
【００９２】一方、図２４は信号線を３本おきに駆動す
る場合のＥＬパネル部２０１の概略構成を示すブロック
図である。この場合、サンプリングラッチ２３１とロー
ドラッチ２３２は、画素アレイ部２０３の中央から左側
領域と右側領域のそれぞれについて、３２０×６ビット
＝1920ビット分設けられる。また、ＤＡＣ２３４は、左
側領域と右側領域ともに、３２０個設けられる。選択回
路は、左側領域と右側領域ともに、３２０個のＤＡＣ２
３４の出力を赤緑青のいずれかの色の信号線に供給す
る。
る場合のＥＬパネル部２０１の概略構成を示すブロック
図である。この場合、サンプリングラッチ２３１とロー
ドラッチ２３２は、画素アレイ部２０３の中央から左側
領域と右側領域のそれぞれについて、３２０×６ビット
＝1920ビット分設けられる。また、ＤＡＣ２３４は、左
側領域と右側領域ともに、３２０個設けられる。選択回
路は、左側領域と右側領域ともに、３２０個のＤＡＣ２
３４の出力を赤緑青のいずれかの色の信号線に供給す
る。
【００９３】一方、図２５は図２４の変形例であり、信
号線を３本おきに駆動する点では図２４と同じである
が、サンプリングラッチ２３１の個数を図２４よりも減
らしたことを特徴とする。図２５の場合、データバス２
０５ａ，２０５ｂには、図２４と同様に、赤色の奇数画
素データが伝送された後、小さいブランク期間の後、赤
色の偶数画素データが伝送され、その後同様に、緑色・
青色順に奇数画素データと偶数画素データが伝送され
る。
号線を３本おきに駆動する点では図２４と同じである
が、サンプリングラッチ２３１の個数を図２４よりも減
らしたことを特徴とする。図２５の場合、データバス２
０５ａ，２０５ｂには、図２４と同様に、赤色の奇数画
素データが伝送された後、小さいブランク期間の後、赤
色の偶数画素データが伝送され、その後同様に、緑色・
青色順に奇数画素データと偶数画素データが伝送され
る。
【００９４】サンプリングラッチ２３１は、１６０×６
ビット＝９６０ビット分設けられ、いずれかの色の奇数
または偶数画素データのみをラッチする。サンプリング
ラッチ２３１されたデータのうち奇数画素データはロー
ドラッチ２３２ａにロード格納され、偶数画素データは
ロードラッチ２３２ｂにロード格納される。
ビット＝９６０ビット分設けられ、いずれかの色の奇数
または偶数画素データのみをラッチする。サンプリング
ラッチ２３１されたデータのうち奇数画素データはロー
ドラッチ２３２ａにロード格納され、偶数画素データは
ロードラッチ２３２ｂにロード格納される。
【００９５】ＤＡＣ２３４は、ロードラッチ２３２でラ
ッチされたデータを同タイミングでＤ／Ａ変換する。す
なわち、ＤＡＣ２３４は、赤緑青のいずれかの色の画素
データをすべてまとめてＤ／Ａ変換する。選択回路は、
ＤＡＣ２３４でＤ／Ａ変換されたアナログ画素電圧を赤
緑青のいずれかの色の信号線に供給する。
ッチされたデータを同タイミングでＤ／Ａ変換する。す
なわち、ＤＡＣ２３４は、赤緑青のいずれかの色の画素
データをすべてまとめてＤ／Ａ変換する。選択回路は、
ＤＡＣ２３４でＤ／Ａ変換されたアナログ画素電圧を赤
緑青のいずれかの色の信号線に供給する。
【００９６】なお、本例では、R奇数、R偶数、G奇数、G
偶数、B奇数、B偶数の順にデータを送る例を示している
が、1行分のデータをＤ／Ａ変換して信号線に書込みし
終わった後、次行では、B奇数、B偶数G奇数、G偶数、R
奇数、R偶数など順番を変えてもよい（DACのあとの選択
回路の信号線選択順を対応させて変更する)。ある信号
線に注目すると、アナログ電位書込み後、フローティン
グ状態になる。隣の信号線書込みが行われるときフロー
ティング画素が電位変動してしまう場合がある。上述の
ような1行毎書込み順変更をやると、誤差拡散できる効
果がある。
偶数、B奇数、B偶数の順にデータを送る例を示している
が、1行分のデータをＤ／Ａ変換して信号線に書込みし
終わった後、次行では、B奇数、B偶数G奇数、G偶数、R
奇数、R偶数など順番を変えてもよい（DACのあとの選択
回路の信号線選択順を対応させて変更する)。ある信号
線に注目すると、アナログ電位書込み後、フローティン
グ状態になる。隣の信号線書込みが行われるときフロー
ティング画素が電位変動してしまう場合がある。上述の
ような1行毎書込み順変更をやると、誤差拡散できる効
果がある。
【００９７】本実施形態のように、数ｃｍオーダーの大
きなディメンションの基板上に形成されるＴＦＴ素子は
特性が場所により変動するのを避けにくい。左反面と右
反面のサンプリング回路で単一クロックを共有するとタ
イミングマージンがひじょうに狭くなる。大画面表示装
置ほど深刻になる。この対策として、各データバス２０
５ａ、２０５ｂの伝送クロックの位相およびdutyの調整
をそれぞれ別個に行ない、異なるクロックによるサンプ
リング制御を行なうことが有効である。クロック選択シ
ーケンスは、1)電源投入時、2)垂直ブランキング期間に
実行する。さらにメモリ画素デバイスでは、3)書換えデ
ータが送られてこない期間を見計らって実行できる。
きなディメンションの基板上に形成されるＴＦＴ素子は
特性が場所により変動するのを避けにくい。左反面と右
反面のサンプリング回路で単一クロックを共有するとタ
イミングマージンがひじょうに狭くなる。大画面表示装
置ほど深刻になる。この対策として、各データバス２０
５ａ、２０５ｂの伝送クロックの位相およびdutyの調整
をそれぞれ別個に行ない、異なるクロックによるサンプ
リング制御を行なうことが有効である。クロック選択シ
ーケンスは、1)電源投入時、2)垂直ブランキング期間に
実行する。さらにメモリ画素デバイスでは、3)書換えデ
ータが送られてこない期間を見計らって実行できる。
【００９８】本実施形態では、図１６のコントローラＩ
Ｃ２０２からＥＬパネル部２０１にデジタル画素データ
を伝送する際、LSIレベル（1から３V)をポリシリコンレ
ベル(5V)に変換するレベル変換を行なう。図２６はデジ
タル画素データの伝送経路を示す図である。図示のよう
に、コントローラＩＣ２０２からのデジタル画素データ
は、３Ｖ振幅のデータである。このデータは、ＥＬパネ
ル部２０１内のインバータ２５１で５Ｖ振幅のデータに
レベル変換された後、分周回路２５２にて周波数の調整
が行われる。
Ｃ２０２からＥＬパネル部２０１にデジタル画素データ
を伝送する際、LSIレベル（1から３V)をポリシリコンレ
ベル(5V)に変換するレベル変換を行なう。図２６はデジ
タル画素データの伝送経路を示す図である。図示のよう
に、コントローラＩＣ２０２からのデジタル画素データ
は、３Ｖ振幅のデータである。このデータは、ＥＬパネ
ル部２０１内のインバータ２５１で５Ｖ振幅のデータに
レベル変換された後、分周回路２５２にて周波数の調整
が行われる。
【００９９】次に、レベル変換器２５３にて２Ｖ振幅の
データに変換された後、データバス２０５ａ，２０５ｂ
に供給される。データバス２０５ａ，２０５ｂ上のデー
タは、レベル変換回路２５４にて３Ｖ振幅のデータに変
換された後、サンプリングラッチ２３１に入力される。
データに変換された後、データバス２０５ａ，２０５ｂ
に供給される。データバス２０５ａ，２０５ｂ上のデー
タは、レベル変換回路２５４にて３Ｖ振幅のデータに変
換された後、サンプリングラッチ２３１に入力される。
【０１００】このように、本実施形態では、デジタル画
素データを伝送する際に、配線長の長いデータバス２０
５ａ，２０５ｂ上ではデジタル画素データの電圧振幅を
小さくするようにしたため、消費電力の低減を図ること
ができる。
素データを伝送する際に、配線長の長いデータバス２０
５ａ，２０５ｂ上ではデジタル画素データの電圧振幅を
小さくするようにしたため、消費電力の低減を図ること
ができる。
【０１０１】上述した第２の実施形態では、グラフィッ
クスコントローラにデータ並べ替え回路をもうける例を
説明したが、要は、出力順序を変更する手段を備えてい
ればよい。例えば、本実施例の表示装置と、ＣＰＵとメ
インメモリを有したシステムによる構成が可能である。
即ち、ＶＲＡＭはＣＰＵがメインメモリの一部に必要に
応じて設ける。その大きさは、2画面分だったり、1画面
分だったり、0.5画面分など動的に変更される。表示装
置へのデータ転送はソフトウェア的に出力順序の変更し
た上で表示装置に送信される。第2の実施例の初めに述
べたメモリが各画素に設けられているような表示装置で
はこの構成が可能である。
クスコントローラにデータ並べ替え回路をもうける例を
説明したが、要は、出力順序を変更する手段を備えてい
ればよい。例えば、本実施例の表示装置と、ＣＰＵとメ
インメモリを有したシステムによる構成が可能である。
即ち、ＶＲＡＭはＣＰＵがメインメモリの一部に必要に
応じて設ける。その大きさは、2画面分だったり、1画面
分だったり、0.5画面分など動的に変更される。表示装
置へのデータ転送はソフトウェア的に出力順序の変更し
た上で表示装置に送信される。第2の実施例の初めに述
べたメモリが各画素に設けられているような表示装置で
はこの構成が可能である。
【０１０２】上述した第２の実施形態では、ＥＬパネル
部の左右中央から左右両端にデータバスを配置する例を
説明したが、ＥＬパネル部の左右方向に３種類以上のデ
ータバスを配置してもよい。これにより、さらにデータ
バスの負荷容量を削減でき、その分、データバス上のデ
ータの電圧振幅をさらに小さくでき、消費電力の低減が
図れる。
部の左右中央から左右両端にデータバスを配置する例を
説明したが、ＥＬパネル部の左右方向に３種類以上のデ
ータバスを配置してもよい。これにより、さらにデータ
バスの負荷容量を削減でき、その分、データバス上のデ
ータの電圧振幅をさらに小さくでき、消費電力の低減が
図れる。
【０１０３】（第３の実施形態）第３の実施形態は、信
号線を４つのブロックに分割して、各ブロックごとにデ
ータバスを設けるものである。
号線を４つのブロックに分割して、各ブロックごとにデ
ータバスを設けるものである。
【０１０４】図２７は信号線を４つのブロックＢ１〜Ｂ
４に分割駆動する場合の信号線駆動回路の概略構成を示
すブロック図である。図示のように、各ブロックには、
ＲＧＢそれぞれ１６０本の信号線が設けられ、各ブロッ
クごとに専用のデータバスＤＢ１〜ＤＢ４が設けられて
いる。
４に分割駆動する場合の信号線駆動回路の概略構成を示
すブロック図である。図示のように、各ブロックには、
ＲＧＢそれぞれ１６０本の信号線が設けられ、各ブロッ
クごとに専用のデータバスＤＢ１〜ＤＢ４が設けられて
いる。
【０１０５】データバスＤＢ１〜ＤＢ４には、まず１水
平ライン分の赤色の奇数画素データが供給された後、赤
色の偶数画素データが供給され、その次に緑色の奇数画
素データが、その次に緑色の偶数画素データが、その次
に青色の奇数画素データが、その次に青色の偶数画素デ
ータが順に供給される。
平ライン分の赤色の奇数画素データが供給された後、赤
色の偶数画素データが供給され、その次に緑色の奇数画
素データが、その次に緑色の偶数画素データが、その次
に青色の奇数画素データが、その次に青色の偶数画素デ
ータが順に供給される。
【０１０６】データバスＤＢ１〜ＤＢ４上のデジタル画
素データは、レベルシフタ５１でレベル変換された後、
サンプリングラッチ５３でラッチされる。サンプリング
ラッチ５３は、各ブロックごとに、８０画素分×６ビッ
ト＝４８０個設けられている。各ブロックで同時に駆動
すべき信号線が１６０本あるにもかかわらず、サンプリ
ングラッチ５３がその半分しか設けられていない理由
は、隣接する奇数画素と偶数画素とを、タイミングをず
らして同じサンプリングラッチ５３で駆動するためであ
る。
素データは、レベルシフタ５１でレベル変換された後、
サンプリングラッチ５３でラッチされる。サンプリング
ラッチ５３は、各ブロックごとに、８０画素分×６ビッ
ト＝４８０個設けられている。各ブロックで同時に駆動
すべき信号線が１６０本あるにもかかわらず、サンプリ
ングラッチ５３がその半分しか設けられていない理由
は、隣接する奇数画素と偶数画素とを、タイミングをず
らして同じサンプリングラッチ５３で駆動するためであ
る。
【０１０７】サンプリングラッチ５３をロードラッチ５
４ａ，５４ｂと同じ数だけ設けることは可能である。し
かし、本実施形態の方がサンプリングラッチ５３の占有
面積を減らすことができる。データバスの負荷はサンプ
リングラッチ５３の数に比例して小さくなり、信号遅延
を小さくできるとともに、消費電力の低減が図れる。
４ａ，５４ｂと同じ数だけ設けることは可能である。し
かし、本実施形態の方がサンプリングラッチ５３の占有
面積を減らすことができる。データバスの負荷はサンプ
リングラッチ５３の数に比例して小さくなり、信号遅延
を小さくできるとともに、消費電力の低減が図れる。
【０１０８】ロードラッチ５４ａ，５４ｂは、すべての
サンプリングラッチ５３が一通りラッチし終わった時点
で、サンプリングラッチ５３のラッチ出力すべてを同タ
イミングでまとめてラッチする。ロードラッチ５４ａ，
５４ｂは二系統に分かれており、一方のロードラッチ５
４ａは１水平ライン分の同一色（赤、緑または青）の奇
数画素すべてを同タイミングでラッチし、他方のロード
ラッチ５４ｂはブロック内の同一色の偶数画素すべてを
同タイミングでラッチする。
サンプリングラッチ５３が一通りラッチし終わった時点
で、サンプリングラッチ５３のラッチ出力すべてを同タ
イミングでまとめてラッチする。ロードラッチ５４ａ，
５４ｂは二系統に分かれており、一方のロードラッチ５
４ａは１水平ライン分の同一色（赤、緑または青）の奇
数画素すべてを同タイミングでラッチし、他方のロード
ラッチ５４ｂはブロック内の同一色の偶数画素すべてを
同タイミングでラッチする。
【０１０９】ロードラッチ５４ａ，５４ｂでラッチされ
たデータは、Ｄ／Ａ変換器（ＤＡＣ）５５に入力されて
アナログ画素電圧に変換された後、選択回路５７で選択
された信号線に供給される。
たデータは、Ｄ／Ａ変換器（ＤＡＣ）５５に入力されて
アナログ画素電圧に変換された後、選択回路５７で選択
された信号線に供給される。
【０１１０】すなわち、ＤＡＣ５５は、ブロック内のす
べての赤色デジタル画素データを同時にＤ／Ａ変換した
後、ブロック内のすべての緑色デジタル画素データをＤ
／Ａ変換し、その後ブロック内のすべての青色デジタル
画素データをＤ／Ａ変換する。
べての赤色デジタル画素データを同時にＤ／Ａ変換した
後、ブロック内のすべての緑色デジタル画素データをＤ
／Ａ変換し、その後ブロック内のすべての青色デジタル
画素データをＤ／Ａ変換する。
【０１１１】本実施形態では、１水平ライン期間が開始
すると、各ブロックごとに、サンプリングラッチ５３に
て、赤色の奇数画素、赤色の偶数画素、緑色の奇数画
素、緑色の偶数画素、青色の奇数画素および青色の偶数
画素の順に、デジタル画素データのラッチを行う。
すると、各ブロックごとに、サンプリングラッチ５３に
て、赤色の奇数画素、赤色の偶数画素、緑色の奇数画
素、緑色の偶数画素、青色の奇数画素および青色の偶数
画素の順に、デジタル画素データのラッチを行う。
【０１１２】まず最初は、図２８（ａ）に示すように、
赤色の奇数画素R1,R161,R479,R639のデジタル画素デー
タをサンプリングラッチ５３でラッチする。次に、図２
８（ｂ）に示すように、その隣の奇数画素であるR3,R16
3,R477,R637のデジタル画素データをサンプリングラッ
チ５３でラッチする。以下同様に各ブロックごとに順次
赤色奇数画素のデジタル画素データをサンプリングラッ
チ５３でラッチし、１水平ライン期間の最後は、図２８
（ｃ）に示すように、赤色の奇数画素R159,R319,R321,R
481のデジタル画素データをサンプリングラッチ５３で
ラッチする。
赤色の奇数画素R1,R161,R479,R639のデジタル画素デー
タをサンプリングラッチ５３でラッチする。次に、図２
８（ｂ）に示すように、その隣の奇数画素であるR3,R16
3,R477,R637のデジタル画素データをサンプリングラッ
チ５３でラッチする。以下同様に各ブロックごとに順次
赤色奇数画素のデジタル画素データをサンプリングラッ
チ５３でラッチし、１水平ライン期間の最後は、図２８
（ｃ）に示すように、赤色の奇数画素R159,R319,R321,R
481のデジタル画素データをサンプリングラッチ５３で
ラッチする。
【０１１３】サンプリングラッチ５３が１水平ライン分
のすべての赤色奇数画素のデジタル画素データをラッチ
し終わった時点で、ロードラッチ５４ａは、サンプリン
グラッチ５３がラッチした赤色奇数画素のデジタル画素
データすべてを同時にラッチする。
のすべての赤色奇数画素のデジタル画素データをラッチ
し終わった時点で、ロードラッチ５４ａは、サンプリン
グラッチ５３がラッチした赤色奇数画素のデジタル画素
データすべてを同時にラッチする。
【０１１４】次に、サンプリングラッチ５３は、各ブロ
ックごとに、赤色偶数画素のデジタル画素データを順に
ラッチしていき、すべての赤色偶数画素のラッチが終わ
ると、ロードラッチ５４ｂは、サンプリングラッチ５３
がラッチした赤色偶数画素のデジタル画素データすべて
を同時にラッチする。
ックごとに、赤色偶数画素のデジタル画素データを順に
ラッチしていき、すべての赤色偶数画素のラッチが終わ
ると、ロードラッチ５４ｂは、サンプリングラッチ５３
がラッチした赤色偶数画素のデジタル画素データすべて
を同時にラッチする。
【０１１５】ロードラッチ５４ａ，５４ｂでラッチされ
た１水平ライン分のすべての赤色画素データは、同時に
ＤＡＣ５５に供給されてＤ／Ａ変換された後、選択回路
５７を介して、対応する信号線に同時に書き込まれる。
た１水平ライン分のすべての赤色画素データは、同時に
ＤＡＣ５５に供給されてＤ／Ａ変換された後、選択回路
５７を介して、対応する信号線に同時に書き込まれる。
【０１１６】赤色画素の駆動が終了すると、次に同様の
手順で緑色画素の駆動が行われ、その後青色画素の駆動
が行われる。
手順で緑色画素の駆動が行われ、その後青色画素の駆動
が行われる。
【０１１７】図２９は図２８の一ブロック分の詳細構成
を示すブロック図、図３０は図２９の動作タイミング図
である。図２９に示すように、シフトレジスタ６３の各
出力端子は、スタートパルスＸＳＴを順次シフトさせた
シフトパルスを出力する。これらシフトパルスは、サン
プリングラッチ５３のラッチ用に用いられる。
を示すブロック図、図３０は図２９の動作タイミング図
である。図２９に示すように、シフトレジスタ６３の各
出力端子は、スタートパルスＸＳＴを順次シフトさせた
シフトパルスを出力する。これらシフトパルスは、サン
プリングラッチ５３のラッチ用に用いられる。
【０１１８】サンプリングラッチ５３は、まず赤色奇数
画素のデジタル画素データを順にラッチする（図３０の
時刻ｔ２〜ｔ３）。すべてのサンプリングラッチ５３で
のラッチが終了すると、時刻ｔ４のタイミングで、ロー
ドラッチ５４ａはすべてのサンプリングラッチ５３のラ
ッチ出力を同時にラッチする。
画素のデジタル画素データを順にラッチする（図３０の
時刻ｔ２〜ｔ３）。すべてのサンプリングラッチ５３で
のラッチが終了すると、時刻ｔ４のタイミングで、ロー
ドラッチ５４ａはすべてのサンプリングラッチ５３のラ
ッチ出力を同時にラッチする。
【０１１９】その後、時刻ｔ５でスタートパルスＸＳＴ
が出力されると、シフトレジスタ６３は、スタートパル
スＸＳＴを順にシフトさせたシフトパルスを出力する。
これらシフトパルスに基づいて、サンプリングラッチ５
３は、赤色偶数画素のデジタル画素データを順にラッチ
する（図３０の時刻ｔ６〜ｔ７）。すべてのサンプリン
グラッチ５３のラッチが終了すると、時刻ｔ８のタイミ
ングで、ロードラッチ５４ｂはすべてのサンプリングラ
ッチ５３のラッチ出力を同時にラッチする。
が出力されると、シフトレジスタ６３は、スタートパル
スＸＳＴを順にシフトさせたシフトパルスを出力する。
これらシフトパルスに基づいて、サンプリングラッチ５
３は、赤色偶数画素のデジタル画素データを順にラッチ
する（図３０の時刻ｔ６〜ｔ７）。すべてのサンプリン
グラッチ５３のラッチが終了すると、時刻ｔ８のタイミ
ングで、ロードラッチ５４ｂはすべてのサンプリングラ
ッチ５３のラッチ出力を同時にラッチする。
【０１２０】その後、時刻ｔ９になると、ＤＡＣ５５
は、ロードラッチ５４ａ，５４ｂのラッチ出力をアナロ
グ画素電圧に変換する。変換されたアナログ画素電圧
は、選択回路５７で選択された信号線にそれぞれ供給さ
れる（時刻ｔ９〜ｔ１６）。
は、ロードラッチ５４ａ，５４ｂのラッチ出力をアナロ
グ画素電圧に変換する。変換されたアナログ画素電圧
は、選択回路５７で選択された信号線にそれぞれ供給さ
れる（時刻ｔ９〜ｔ１６）。
【０１２１】同様に、時刻ｔ１０〜ｔ１１の間に緑色奇
数画素のデジタル画素データがサンプリングラッチ５３
にラッチされ、これらラッチ出力は時刻ｔ１３でロード
ラッチ５４ａにラッチされる。その後、時刻ｔ１４〜ｔ
１５の間に緑色偶数画素のデジタル画素データがサンプ
リングラッチ５３にラッチされ、これらラッチ出力は時
刻ｔ１６でロードラッチ５４ｂにラッチされる。ロード
ラッチ５４ａ，５４ｂにラッチされた緑色画素データ
は、時刻ｔ１７〜ｔ２３の間にＤＡＣ５５でアナログ変
換されて、対応する信号線に供給される。
数画素のデジタル画素データがサンプリングラッチ５３
にラッチされ、これらラッチ出力は時刻ｔ１３でロード
ラッチ５４ａにラッチされる。その後、時刻ｔ１４〜ｔ
１５の間に緑色偶数画素のデジタル画素データがサンプ
リングラッチ５３にラッチされ、これらラッチ出力は時
刻ｔ１６でロードラッチ５４ｂにラッチされる。ロード
ラッチ５４ａ，５４ｂにラッチされた緑色画素データ
は、時刻ｔ１７〜ｔ２３の間にＤＡＣ５５でアナログ変
換されて、対応する信号線に供給される。
【０１２２】同様に、時刻ｔ１８〜ｔ１９の間に青色奇
数画素のデジタル画素データがサンプリングラッチ５３
にラッチされ、これらラッチ出力は時刻ｔ２０でロード
ラッチ５４ａにラッチされる。その後、時刻ｔ２２〜ｔ
２３の間に青色偶数画素のデジタル画素データがサンプ
リングラッチ５３にラッチされ、これらラッチ出力は時
刻ｔ２４でロードラッチ５４ｂにラッチされる。
数画素のデジタル画素データがサンプリングラッチ５３
にラッチされ、これらラッチ出力は時刻ｔ２０でロード
ラッチ５４ａにラッチされる。その後、時刻ｔ２２〜ｔ
２３の間に青色偶数画素のデジタル画素データがサンプ
リングラッチ５３にラッチされ、これらラッチ出力は時
刻ｔ２４でロードラッチ５４ｂにラッチされる。
【０１２３】本実施形態では、図３０に示すように、赤
色奇数画素の信号線の駆動終了後から赤色偶数画素の駆
動開始前までの間（ｔ３〜ｔ６）に、ブランク期間を設
けている。同様に、赤色偶数画素の駆動終了後から緑色
奇数画素の駆動開始までの間（ｔ７〜ｔ１０）と、緑色
奇数画素の駆動終了後から緑色偶数画素の駆動開始まで
の間（ｔ１１〜ｔ１４）と、緑色偶数画素の駆動終了後
から青色奇数画素の駆動開始までの間（ｔ１５〜ｔ１
８）と、青色奇数画素の駆動終了後から青色偶数画素の
駆動開始前までの間（ｔ１９〜ｔ２２）にも、それぞれ
ブランク期間を設けている。
色奇数画素の信号線の駆動終了後から赤色偶数画素の駆
動開始前までの間（ｔ３〜ｔ６）に、ブランク期間を設
けている。同様に、赤色偶数画素の駆動終了後から緑色
奇数画素の駆動開始までの間（ｔ７〜ｔ１０）と、緑色
奇数画素の駆動終了後から緑色偶数画素の駆動開始まで
の間（ｔ１１〜ｔ１４）と、緑色偶数画素の駆動終了後
から青色奇数画素の駆動開始までの間（ｔ１５〜ｔ１
８）と、青色奇数画素の駆動終了後から青色偶数画素の
駆動開始前までの間（ｔ１９〜ｔ２２）にも、それぞれ
ブランク期間を設けている。
【０１２４】これらブランク期間は、直前の画素データ
をロードラッチ５４ａ，５４ｂにラッチするための時間
的な余裕を得るためのものである。
をロードラッチ５４ａ，５４ｂにラッチするための時間
的な余裕を得るためのものである。
【０１２５】図３１はグラフィックコントローラＩＣか
ら出力される各種制御信号のタイミング図である。図示
のXCLKは周期が画素データの2倍であり、ZCLKは周期がX
CLKの3倍である。サンプリングラッチ５３は、クロック
XCLKでシフトされたデジタル画素データを順にラッチす
る。また、本実施形態の信号線駆動回路は図１に示すよ
うな制御信号出力部を有し、ＤＡＣ５５の制御に必要な
信号を生成する。ガラス基板上に形成されるＤＡＣ５５
は、スイッチドキャパシタやアナログスイッチなどで構
成され、複雑な制御信号を必要とするためである。
ら出力される各種制御信号のタイミング図である。図示
のXCLKは周期が画素データの2倍であり、ZCLKは周期がX
CLKの3倍である。サンプリングラッチ５３は、クロック
XCLKでシフトされたデジタル画素データを順にラッチす
る。また、本実施形態の信号線駆動回路は図１に示すよ
うな制御信号出力部を有し、ＤＡＣ５５の制御に必要な
信号を生成する。ガラス基板上に形成されるＤＡＣ５５
は、スイッチドキャパシタやアナログスイッチなどで構
成され、複雑な制御信号を必要とするためである。
【０１２６】制御信号出力部は、クロック駆動される多
数のカウンタ群からなるカウンタ部と、組み合わせ回路
部と、バッファ部とからなる。カウンタ部と組み合わせ
回路とで所望のタイミングを生成し、デジタルバッファ
を介して各制御信号を出力する。クロックZCLKのような
低速クロックで駆動される低速カウンタ部と、クロック
XCLKのような比較的高速なクロックで駆動される高速カ
ウンタ部とを適切に組み合わせてカウンタ部を形成する
ことにより、このカウンタ部のカウンタ数を削減でき
る。
数のカウンタ群からなるカウンタ部と、組み合わせ回路
部と、バッファ部とからなる。カウンタ部と組み合わせ
回路とで所望のタイミングを生成し、デジタルバッファ
を介して各制御信号を出力する。クロックZCLKのような
低速クロックで駆動される低速カウンタ部と、クロック
XCLKのような比較的高速なクロックで駆動される高速カ
ウンタ部とを適切に組み合わせてカウンタ部を形成する
ことにより、このカウンタ部のカウンタ数を削減でき
る。
【０１２７】クロックXCLKおよびZCLKはグラフィックコ
ントローラＩＣから出力される。ガラス基板上に分周回
路を形成してクロックXCLKからクロックZCLKを生成して
も良いが、この場合、ガラス基板上の所定部分が占有さ
れ、多大な面積を必要とする。
ントローラＩＣから出力される。ガラス基板上に分周回
路を形成してクロックXCLKからクロックZCLKを生成して
も良いが、この場合、ガラス基板上の所定部分が占有さ
れ、多大な面積を必要とする。
【０１２８】スタートパルスＸＳＴは、デジタル画素デ
ータのサンプリング制御とＤＡＣ５５用の制御信号生成
に用いられる。スタートパルスＺＳＴは１水平ライン期
間に１回行うコモン電極反転や、信号線プリチャージな
どの制御タイミングの生成に利用される。スタートパル
スＹＳＴは画面の垂直タイミング制御に利用される。こ
れら３種類のスタートパルスＸＳＴ，ＺＳＴ，ＹＳＴは
表示装置の制御信号として重要であり、これらに基づい
て制御信号が（望ましくは、ガラス基板上で）生成さ
れ、信号線駆動回路の制御を完全に行うことができる。
ータのサンプリング制御とＤＡＣ５５用の制御信号生成
に用いられる。スタートパルスＺＳＴは１水平ライン期
間に１回行うコモン電極反転や、信号線プリチャージな
どの制御タイミングの生成に利用される。スタートパル
スＹＳＴは画面の垂直タイミング制御に利用される。こ
れら３種類のスタートパルスＸＳＴ，ＺＳＴ，ＹＳＴは
表示装置の制御信号として重要であり、これらに基づい
て制御信号が（望ましくは、ガラス基板上で）生成さ
れ、信号線駆動回路の制御を完全に行うことができる。
【０１２９】本実施形態のグラフィックコントローラＩ
Ｃは、全画面のリフレッシュを行う全画面リフレッシュ
型、フレーム周波数を可変制御可能なマルチフレーム周
期型、および表示画面内の任意領域の画像更新が可能な
ランダムアクセス型のいずれかで構成される。なお、こ
れら複数の型を切り替えて実現できるようにしてもよ
い。
Ｃは、全画面のリフレッシュを行う全画面リフレッシュ
型、フレーム周波数を可変制御可能なマルチフレーム周
期型、および表示画面内の任意領域の画像更新が可能な
ランダムアクセス型のいずれかで構成される。なお、こ
れら複数の型を切り替えて実現できるようにしてもよ
い。
【０１３０】全画面リフレッシュ型のグラフィックコン
トローラＩＣは、図１６に図示したものと同様の構成に
なる。
トローラＩＣは、図１６に図示したものと同様の構成に
なる。
【０１３１】一方、マルチフレーム周期型のグラフィッ
クコントローラＩＣは図３２のようなブロック構成にな
る。図３２のコントローラ２１４は、画素クロックの周
波数制御を行うドットクロック制御部６４と、ガラス基
板に供給するデジタル画素データの出力周波数を制御す
る出力レート制御部６５と、同デジタル画素データの出
力振幅を制御する出力振幅制御部６６とを有する。
クコントローラＩＣは図３２のようなブロック構成にな
る。図３２のコントローラ２１４は、画素クロックの周
波数制御を行うドットクロック制御部６４と、ガラス基
板に供給するデジタル画素データの出力周波数を制御す
る出力レート制御部６５と、同デジタル画素データの出
力振幅を制御する出力振幅制御部６６とを有する。
【０１３２】例えば、携帯電話の待ち受け状態などで
は、表示装置の消費電力をできるだけ低減する必要があ
る。消費電力を低減するには、フレーム周波数を低くす
るのが望ましい。ところが、フレーム周波数を低くする
と、フリッカが目立ってしまうため、ＲＧＢそれぞれの
階調数を少なくしてフリッカを目立たなくする処理が必
要となる。また、フレーム周波数を低くすると、デジタ
ル画素データの振幅を小さくしても、ガラス基板側で十
分に信号線を駆動することができる。
は、表示装置の消費電力をできるだけ低減する必要があ
る。消費電力を低減するには、フレーム周波数を低くす
るのが望ましい。ところが、フレーム周波数を低くする
と、フリッカが目立ってしまうため、ＲＧＢそれぞれの
階調数を少なくしてフリッカを目立たなくする処理が必
要となる。また、フレーム周波数を低くすると、デジタ
ル画素データの振幅を小さくしても、ガラス基板側で十
分に信号線を駆動することができる。
【０１３３】一般に、レベルシフタは入力振幅が小さい
ほど、出力信号の立ち上がり・立ち下がり時間が長くな
り、図１０に示すレベルシフタ５１もそのような特徴を
持つ。
ほど、出力信号の立ち上がり・立ち下がり時間が長くな
り、図１０に示すレベルシフタ５１もそのような特徴を
持つ。
【０１３４】そこで、図３２のグラフィックコントロー
ラＩＣは、表示装置を低消費電力モードで使用する場合
には、画素クロックの周波数を低くして、デジタル画素
データの出力周波数を低くするとともに、デジタル画素
データの出力振幅も小さくする。
ラＩＣは、表示装置を低消費電力モードで使用する場合
には、画素クロックの周波数を低くして、デジタル画素
データの出力周波数を低くするとともに、デジタル画素
データの出力振幅も小さくする。
【０１３５】通常、グラフィックコントローラＩＣは、
内部電圧１．５〜２Ｖで動作しているが、外部とのイン
タフェース制約からわざわざ３Ｖ電源や３．３Ｖ電源を
用意して、出力部のみ信号振幅を大きくしている。低速
駆動時に、出力部の信号振幅を内部電圧と同様の１．５
Ｖや２Ｖ程度にすれば、出力部での低消費電力の低減が
図れる。具体的には、５〜１０mWの電力を低減できる。
内部電圧１．５〜２Ｖで動作しているが、外部とのイン
タフェース制約からわざわざ３Ｖ電源や３．３Ｖ電源を
用意して、出力部のみ信号振幅を大きくしている。低速
駆動時に、出力部の信号振幅を内部電圧と同様の１．５
Ｖや２Ｖ程度にすれば、出力部での低消費電力の低減が
図れる。具体的には、５〜１０mWの電力を低減できる。
【０１３６】図３２のグラフィックコントローラＩＣに
は、デジタル画素データの出力周波数と画素階調数を指
定する動作モード指定信号が入力される。この動作モー
ド指定信号に基づいて、ドットクロック制御部６４、出
力レート制御部６５および出力振幅制御部６６は、画素
クロックの周波数と、デジタル画素データの出力周波数
および出力振幅とを制御する。
は、デジタル画素データの出力周波数と画素階調数を指
定する動作モード指定信号が入力される。この動作モー
ド指定信号に基づいて、ドットクロック制御部６４、出
力レート制御部６５および出力振幅制御部６６は、画素
クロックの周波数と、デジタル画素データの出力周波数
および出力振幅とを制御する。
【０１３７】なお、動作モード指定信号は、画素クロッ
クの周波数と、デジタル画素データの出力周波数と、デ
ジタル画素データの出力振幅とを、それぞれ別個に指定
可能である。
クの周波数と、デジタル画素データの出力周波数と、デ
ジタル画素データの出力振幅とを、それぞれ別個に指定
可能である。
【０１３８】また、表示画面に対応させてグラフィック
コントローラＩＣの出力端子を区分しておくことは次の
ような利点を持つ。すなわち、表示画面のある部分（例
えば、右半面）が各６ビットのフルカラー表示で、他の
部分（左半面）が各色１ビットの２値表示の場合を考え
ると、左半面の画像データを出力する端子はほとんど駆
動しないで済み、消費電力の低減が図れる。また、グラ
フィックコントローラＩＣの内部で、左半面のための端
子はＭＳＢのみを駆動し、下位ビット用の端子はＬ電源
にプルダウンしてしまうことも容易になる。
コントローラＩＣの出力端子を区分しておくことは次の
ような利点を持つ。すなわち、表示画面のある部分（例
えば、右半面）が各６ビットのフルカラー表示で、他の
部分（左半面）が各色１ビットの２値表示の場合を考え
ると、左半面の画像データを出力する端子はほとんど駆
動しないで済み、消費電力の低減が図れる。また、グラ
フィックコントローラＩＣの内部で、左半面のための端
子はＭＳＢのみを駆動し、下位ビット用の端子はＬ電源
にプルダウンしてしまうことも容易になる。
【０１３９】一方、上述したランダムアクセス型のグラ
フィックコントローラＩＣは図３３のようなブロック構
成になる。図３３のグラフィックコントローラＩＣは、
図３２と同様に、ドットクロック制御部６４、出力レー
ト制御部６５および出力振幅制御部６６を有する。この
他、図３３のグラフィックコントローラＩＣは、表示画
面中の更新を行うべき範囲を制御して更新場所を示すア
ドレス信号を出力する更新アドレス発生部６８を有す
る。
フィックコントローラＩＣは図３３のようなブロック構
成になる。図３３のグラフィックコントローラＩＣは、
図３２と同様に、ドットクロック制御部６４、出力レー
ト制御部６５および出力振幅制御部６６を有する。この
他、図３３のグラフィックコントローラＩＣは、表示画
面中の更新を行うべき範囲を制御して更新場所を示すア
ドレス信号を出力する更新アドレス発生部６８を有す
る。
【０１４０】図３３のグラフィックコントローラＩＣに
は、図３２と同様に動作モード指定信号が入力される。
この動作モード指定信号には、表示画面の更新を行うか
否かを示す情報と、表示画面中の更新を行うべき範囲を
指定する情報とが含まれている。この動作モード指定信
号に基づいて、図３３のグラフィックコントローラＩＣ
は、表示画面中の更新を行うべき範囲を示すアドレス信
号を出力する。
は、図３２と同様に動作モード指定信号が入力される。
この動作モード指定信号には、表示画面の更新を行うか
否かを示す情報と、表示画面中の更新を行うべき範囲を
指定する情報とが含まれている。この動作モード指定信
号に基づいて、図３３のグラフィックコントローラＩＣ
は、表示画面中の更新を行うべき範囲を示すアドレス信
号を出力する。
【０１４１】図３３のグラフィックコントローラＩＣが
出力したアドレス信号は、ガラス基板に供給される。ガ
ラス基板は、グラフィックコントローラＩＣから供給さ
れたアドレス信号に対応する領域のみ画像の更新を行
う。
出力したアドレス信号は、ガラス基板に供給される。ガ
ラス基板は、グラフィックコントローラＩＣから供給さ
れたアドレス信号に対応する領域のみ画像の更新を行
う。
【０１４２】このように、指定された領域のみ画像の更
新を行うことで、消費電力の低減が図れる。
新を行うことで、消費電力の低減が図れる。
【０１４３】ところで、図３２および図３３では、グラ
フィックコントローラＩＣの内部に並べ替え回路部２１
８を設ける例を説明したが、並べ替え回路部２１８を設
ける代わりに、図３４のように、並べ替え後のデータに
対応するアドレスを順次生成する読み出しアドレス発生
部６９をグラフィックコントローラＩＣの内部に設けて
もよい。
フィックコントローラＩＣの内部に並べ替え回路部２１
８を設ける例を説明したが、並べ替え回路部２１８を設
ける代わりに、図３４のように、並べ替え後のデータに
対応するアドレスを順次生成する読み出しアドレス発生
部６９をグラフィックコントローラＩＣの内部に設けて
もよい。
【０１４４】図３４の読み出しアドレス発生部６９は、
デジタル画素データをガラス基板に供給する順に、VRAM
２１３のアドレスを出力する。読み出しアドレス発生部
６９から出力されたアドレスは、ワード線選択デコーダ
７０およびビット線選択デコーダ７１を介してVRAM２１
３に供給され、特定のアドレスのデータを読み出す。読
み出されたデータは、センスアンプ７２でセンスされた
後、読み出しバッファ７３を介してＬＵＴ２１７に供給
される。
デジタル画素データをガラス基板に供給する順に、VRAM
２１３のアドレスを出力する。読み出しアドレス発生部
６９から出力されたアドレスは、ワード線選択デコーダ
７０およびビット線選択デコーダ７１を介してVRAM２１
３に供給され、特定のアドレスのデータを読み出す。読
み出されたデータは、センスアンプ７２でセンスされた
後、読み出しバッファ７３を介してＬＵＴ２１７に供給
される。
【０１４５】図３４のような読み出しアドレス発生部６
９をグラフィックコントローラＩＣに内蔵することによ
り、すでに並べ替えられたデータをVRAM２１３から読み
出すことができ、図３２および図３３のような並べ替え
回路部２１８が不要となる。したがって、グラフィック
コントローラＩＣの内部構成を簡略化できる。
９をグラフィックコントローラＩＣに内蔵することによ
り、すでに並べ替えられたデータをVRAM２１３から読み
出すことができ、図３２および図３３のような並べ替え
回路部２１８が不要となる。したがって、グラフィック
コントローラＩＣの内部構成を簡略化できる。
【０１４６】図３５は、全画面リフレッシュ型のグラフ
ィックコントローラＩＣの内部に、並べ替え回路２１８
の代わりに読み出しアドレス発生部６９を設けた例を示
すブロック図である。読み出しアドレス発生部６９から
出力されたアドレスは、コントローラ２１４を介してVR
AM２１３に供給される。VRAM２１３から読み出されたデ
ータは、読み出された順にガラス基板に供給される。
ィックコントローラＩＣの内部に、並べ替え回路２１８
の代わりに読み出しアドレス発生部６９を設けた例を示
すブロック図である。読み出しアドレス発生部６９から
出力されたアドレスは、コントローラ２１４を介してVR
AM２１３に供給される。VRAM２１３から読み出されたデ
ータは、読み出された順にガラス基板に供給される。
【０１４７】また、図３２と図３５を組み合わせたデー
タ出力順序変更手段も考えられる。とくに、フレームメ
モリへの画像データがＲ，Ｇ，Ｂに分解される前の、Ｙ
ｕｖ形式で格納されているような場合は次のようにす
る。出力順序変更は、（Ａ）表示装置のブロック分割に
従う順序変更と、（Ｂ）色別・偶数／奇数別による順序
変更の2段階に分ける。図３５に示すアドレス発生部の
制御により、Ｙｕｖデータのまま（Ａ）順序制御を行
い、ＬＵＴでＲ，Ｇ，Ｂに変換した上で、ラインバッフ
ァなどを用いて（Ｂ）の順序制御を行う方法が考えられ
る。
タ出力順序変更手段も考えられる。とくに、フレームメ
モリへの画像データがＲ，Ｇ，Ｂに分解される前の、Ｙ
ｕｖ形式で格納されているような場合は次のようにす
る。出力順序変更は、（Ａ）表示装置のブロック分割に
従う順序変更と、（Ｂ）色別・偶数／奇数別による順序
変更の2段階に分ける。図３５に示すアドレス発生部の
制御により、Ｙｕｖデータのまま（Ａ）順序制御を行
い、ＬＵＴでＲ，Ｇ，Ｂに変換した上で、ラインバッフ
ァなどを用いて（Ｂ）の順序制御を行う方法が考えられ
る。
【０１４８】上述した第３の実施形態では、信号線を４
つのブロックに分割して駆動する例を説明したが、分割
するブロックの数は特に問わない。分割ブロックのデー
タを、そのブロックの左端の信号線に相当するものから
順に与えるか、右端の信号線に相当するものから順に与
えるかは特に問わない。該当するブロックのサンプリン
グラッチ５３の駆動を制御するシフトレジスタのスター
ト位置を変えることで、いずれも対応可能である。
つのブロックに分割して駆動する例を説明したが、分割
するブロックの数は特に問わない。分割ブロックのデー
タを、そのブロックの左端の信号線に相当するものから
順に与えるか、右端の信号線に相当するものから順に与
えるかは特に問わない。該当するブロックのサンプリン
グラッチ５３の駆動を制御するシフトレジスタのスター
ト位置を変えることで、いずれも対応可能である。
【０１４９】また、上述した実施形態では、ＶＧＡタイ
プ（６４０×４８０画素）の表示解像度の表示装置につ
いて説明したが、表示解像度はＶＧＡタイプに限定され
ない。
プ（６４０×４８０画素）の表示解像度の表示装置につ
いて説明したが、表示解像度はＶＧＡタイプに限定され
ない。
【０１５０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、グラフィックコントローラＩＣから、デジタル画
素データの周期の２倍以上の周期でクロック信号を出力
するため、表示解像度が高くてもクロック信号の周波数
を画素データの最速周波数より高くする必要がなくな
る。また、グラフィックコントローラＩＣは、信号線の
駆動順序に合わせて並べ替えを行った状態でのデジタル
画素データを出力するし、基本的なスタートパルス以外
の表示制御信号は前記絶縁基板上で生成できるようにし
たため、並び替えや表示制御信号の生成を行うためのゲ
ートアレイ等のＩＣチップが不要になり、回路規模およ
び半導体部品点数を削減できる。
れば、グラフィックコントローラＩＣから、デジタル画
素データの周期の２倍以上の周期でクロック信号を出力
するため、表示解像度が高くてもクロック信号の周波数
を画素データの最速周波数より高くする必要がなくな
る。また、グラフィックコントローラＩＣは、信号線の
駆動順序に合わせて並べ替えを行った状態でのデジタル
画素データを出力するし、基本的なスタートパルス以外
の表示制御信号は前記絶縁基板上で生成できるようにし
たため、並び替えや表示制御信号の生成を行うためのゲ
ートアレイ等のＩＣチップが不要になり、回路規模およ
び半導体部品点数を削減できる。
【０１５１】さらに、表示素子が形成される絶縁基板上
にグラフィックコントローラＩＣを実装した場合に、表
示素子と駆動回路全体を同一の絶縁基板上にまとめるこ
とができ、小型化およびコストダウンが図れる。
にグラフィックコントローラＩＣを実装した場合に、表
示素子と駆動回路全体を同一の絶縁基板上にまとめるこ
とができ、小型化およびコストダウンが図れる。
【０１５２】また、グラフィックコントローラＩＣから
出力されるクロック信号の周波数をあまり速くしないよ
うにしたため、ポリシリコンＴＦＴのように移動度（動
作速度）があまり速くない表示素子でも安定に動作させ
ることができる。
出力されるクロック信号の周波数をあまり速くしないよ
うにしたため、ポリシリコンＴＦＴのように移動度（動
作速度）があまり速くない表示素子でも安定に動作させ
ることができる。
【０１５３】さらに、グラフィックコントローラＩＣか
ら出力されるクロック信号とデジタル画素データとの位
相調整を、グラフィックコントローラＩＣの内部で行え
るようにしたため、信号線駆動回路２内でデジタル画素
データをクロック信号で確実に取り込むことができる。
ら出力されるクロック信号とデジタル画素データとの位
相調整を、グラフィックコントローラＩＣの内部で行え
るようにしたため、信号線駆動回路２内でデジタル画素
データをクロック信号で確実に取り込むことができる。
【０１５４】また、本発明によれば、絶縁基板の一辺の
略中央から両端に向けて複数のデータバスを配置するた
め、データバスの負荷容量を小さくでき、データバス上
を伝搬するデータの電圧振幅を小さくできることから、
消費電力の低減が図れる。
略中央から両端に向けて複数のデータバスを配置するた
め、データバスの負荷容量を小さくでき、データバス上
を伝搬するデータの電圧振幅を小さくできることから、
消費電力の低減が図れる。
【０１５５】さらに、信号線を複数本おきに駆動するた
め、Ｄ／Ａ変換回路を各信号線ごとに設けなくて済み、
実装面積の削減と消費電力の低減が図れる。
め、Ｄ／Ａ変換回路を各信号線ごとに設けなくて済み、
実装面積の削減と消費電力の低減が図れる。
【図１】本発明に係る表示装置の一実施形態のブロック
図。
図。
【図２】図１の表示装置の斜視図。
【図３】グラフィックコントローラＩＣの内部構成を示
すブロック図。
すブロック図。
【図４】グラフィックコントローラＩＣの出力タイミン
グ図。
グ図。
【図５】位相調整回路の回路図。
【図６】同期信号とクロック信号ＣＬＫを中間電位に設
定するための中間電位設定回路の回路図。
定するための中間電位設定回路の回路図。
【図７】フレームメモリの制御を行うメモリ制御回路の
内部構成を示す図。
内部構成を示す図。
【図８】VRAM空間と表示空間との関係を示す図。
【図９】信号線駆動回路の内部構成を示すブロック図。
【図１０】レベルシフタの回路図。
【図１１】レベルシフタの入出力信号の波形図。
【図１２】分周回路の回路図。
【図１３】分周回路内の各ラッチ回路の出力タイミング
図。
図。
【図１４】本実施形態の表示装置のガラス基板上のレイ
アウト図。
アウト図。
【図１５】汎用のグラフィックコントローラＩＣを用い
て構成した従来の表示装置のチップレイアウト図。
て構成した従来の表示装置のチップレイアウト図。
【図１６】本発明に係る表示装置の第２の実施形態のブ
ロック図。
ロック図。
【図１７】データバスの配置を示す図。
【図１８】データバス上のデータの並び順を示す図。
【図１９】図１６の表示装置のタイミング図。
【図２０】部分的に表示更新を行う例を示す図。
【図２１】アドレス発生回路がアドレスを発生するタイ
ミングを示す図。
ミングを示す図。
【図２２】アドレス発生回路がアドレスを発生するタイ
ミングを示す図。
ミングを示す図。
【図２３】アクティブマトリクス型の画素アレイ部を有
する表示装置において、信号線を６本おきに駆動する場
合のＥＬパネル部２０１の概略構成を示すブロック図。
する表示装置において、信号線を６本おきに駆動する場
合のＥＬパネル部２０１の概略構成を示すブロック図。
【図２４】信号線を３本おきに駆動する場合のＥＬパネ
ル部の概略構成を示すブロック図。
ル部の概略構成を示すブロック図。
【図２５】図２４の変形例を示すブロック図。
【図２６】デジタル画素データの伝送経路を示す図。
【図２７】信号線を４つのブロックに分割駆動する場合
の信号線駆動回路の概略構成を示すブロック図。
の信号線駆動回路の概略構成を示すブロック図。
【図２８】（ａ）−（ｃ）は信号線の駆動順序を示す
図。
図。
【図２９】図２８の一ブロック分の詳細構成を示すブロ
ック図。
ック図。
【図３０】図２９の動作タイミング図。
【図３１】グラフィックコントローラＩＣから出力され
る各種制御信号のタイミング図。
る各種制御信号のタイミング図。
【図３２】マルチフレーム周期型のグラフィックコント
ローラＩＣのブロック構成図。
ローラＩＣのブロック構成図。
【図３３】ランダムアクセス型のグラフィックコントロ
ーラＩＣのブロック構成図。
ーラＩＣのブロック構成図。
【図３４】読み出しアドレス発生部を用いたVRAMの読み
出しを説明する図。
出しを説明する図。
【図３５】全画面リフレッシュ型のグラフィックコント
ローラＩＣの内部に読み出しアドレス発生部を設けた例
を示すブロック図。
ローラＩＣの内部に読み出しアドレス発生部を設けた例
を示すブロック図。
【図３６】従来の液晶表示装置のブロック図。
１ 画素アレイ部 ２ 信号線駆動回路 ３ 走査線駆動回路 ４ 制御回路 ５ グラフィックコントローラＩＣ １０ ガラス基板 １１ レベルシフタ（Ｌ／Ｓ） １２ 制御信号出力部 １３ ホストインタフェース部 ３１ ホストインタフェース部 ３２ レジスタ ３３ フレームメモリ（VRAM） ３４ メモリ制御回路 ３５ 表示FIFO ３６ カーソルFIFO ３７ ルックアップテーブル ３８ 画素データ出力回路 ３９ 位相調整回路 ４０ 制御信号出力回路 ５１ レベルシフタ ５２ 分周回路 ５３ データ分配回路 ５４ ラッチ回路 ５５ Ｄ／Ａコンバータ ５６ アンプ ５７ 選択回路 ２０１ ＥＬパネル部 ２０２ コントローラＩＣ ２０３ メモリセル ２０４ Ｉ／Ｆ回路 ２０５ａ，２０５ｂ データバス ２０６ バッファ回路 ２０７ ビット線駆動回路 ２０８ アドレスラッチ ２０９ アドレスバッファ ２１０ ワード線駆動回路 ２１１ コントロール回路 ２１２ ＣＰＵＩ／Ｆ ２１３ 表示メモリ（ＶＲＡＭ） ２１４ グラフィックコントローラ ２１５ コントローラＩＣ ２１８ 並び替え回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２２ Ｇ０９Ｇ 3/20 ６２２Ａ ６２３ ６２３Ｙ Ｆターム(参考） 2H093 NA41 NC11 NC23 NC26 NC34 NC50 ND39 ND49 ND54 NE01 5C006 AF03 AF04 AF22 AF52 AF72 AF73 AF82 BB16 BC03 BC06 BC11 BC20 BF04 BF27 BF37 BF46 BF50 EB05 FA41 FA47 5C080 AA10 BB05 DD22 DD26 JJ02 JJ03 JJ04 JJ05 JJ06 5G435 AA00 AA18 BB12 EE37 EE41 GG21
Claims (37)
- 【請求項１】絶縁基板上に縦横に列設される信号線およ
び走査線と、 信号線および走査線の各交点付近に形成される表示素子
と、 前記絶縁基板上に形成され各信号線を駆動する信号線駆
動回路と、 前記絶縁基板上に形成され各走査線を駆動する走査線駆
動回路と、 前記信号線駆動回路による信号線の駆動順序に合わせた
順序でデジタル画素データを出力するグラフィックコン
トローラＩＣと、を備え、 前記グラフィックコントローラＩＣは、前記デジタル画
素データの周期の２倍以上の周期でクロック信号を出力
し、 前記信号線駆動回路および前記走査線駆動回路は、前記
クロック信号に同期させて、それぞれ信号線および走査
線の駆動を行うことを特徴とする表示装置。 - 【請求項２】前記グラフィックコントローラＩＣは、前
記絶縁基板上に実装されることを特徴とする請求項１に
記載の表示装置。 - 【請求項３】前記グラフィックコントローラＩＣは、前
記デジタル画素データおよび前記クロック信号の位相調
整を行う位相調整回路を有することを特徴とする請求項
１に記載の表示装置。 - 【請求項４】前記グラフィックコントローラＩＣは、前
記クロック信号、同期信号、および前記デジタル画素デ
ータの他に、前記信号線駆動回路および前記走査線駆動
回路の駆動開始を指示する制御信号を出力することを特
徴とする請求項１に記載の表示装置。 - 【請求項５】前記グラフィックコントローラＩＣは、前
記デジタル画素データを出力する画素データ出力回路を
有し、 前記画素データ出力回路は、有効な前記デジタル画素デ
ータを出力しない期間内に、前記デジタル画素データの
ハイレベル電圧とローレベル電圧との中間レベル電圧を
出力することを特徴とする請求項１に記載の表示装置。 - 【請求項６】前記表示素子、前記信号線駆動回路および
前記走査線駆動回路は、ポリシリコンＴＦＴ(Thin Film
Transistor)を用いて形成され、 前記グラフィックコントローラＩＣは、前記ポリシリコ
ンＴＦＴが安定動作する周波数の前記クロック信号を出
力することを特徴とする請求項１に記載の表示装置。 - 【請求項７】前記信号線駆動回路は、前記グラフィック
コントローラＩＣから出力された各信号のレベル変換を
行う単相入力のレベル変換回路を有し、 前記レベル変換回路は、前記グラフィックコントローラ
ＩＣから出力された各信号を前記信号線駆動回路内のイ
ンバータのしきい値電圧を中心として上下に略等しい電
圧ずつ変化する電圧に変換することを特徴とする請求項
１に記載の表示装置。 - 【請求項８】前記レベル変換回路は、 一端が入力端子に接続されたキャパシタ素子と、 前記キャパシタ素子の他端に接続されたインバータと、 前記インバータの入出力端子間に接続されたアナログス
イッチと、を有し、 前記アナログスイッチをオン・オフさせることにより、
前記インバータの入力電圧を、前記インバータのしきい
値電圧を中心として上下に略等しい電圧ずつ変化させる
ことを特徴とする請求項７に記載の表示装置。 - 【請求項９】前記信号線駆動回路は、 前記レベル変換回路でレベル変換された後の前記デジタ
ル画素データを前記クロック信号にて順にラッチして並
列に振り分けて出力する分周回路を有し、 前記分周回路は、奇数番目の前記デジタル画素データ
と、そのデータに隣接する偶数番目の前記デジタル画素
データとを、それぞれ同タイミングで、前記クロック信
号の２倍の周期で出力することを特徴とする請求項７に
記載の表示装置。 - 【請求項１０】前記信号線駆動回路は、 信号線をＮ本（Ｎは２以上の整数）おきに駆動するため
に設けられる信号線の総数の１／Ｎ個のラッチ回路と、 前記ラッチ回路でラッチされたデジタル画素データをア
ナログ電圧に変換するＤ／Ａコンバータと、を有し、 前記グラフィックコントローラＩＣは、前記信号線駆動
回路による信号線の駆動順序に合わせて前記デジタル画
素データを出力することを特徴とする請求項１に記載の
表示装置。 - 【請求項１１】前記グラフィックコントローラＩＣは、
前記デジタル画素データおよび前記クロック信号の他
に、前記クロック信号と位相が半周期シフトした他のク
ロック信号を出力することを特徴とする請求項１に記載
の表示装置。 - 【請求項１２】絶縁基板上に縦横に列設される信号線お
よび走査線と、 信号線および走査線の各交点付近に形成される表示素子
と、 前記絶縁基板上に形成され各信号線を駆動する信号線駆
動回路と、 前記絶縁基板上に形成され各走査線を駆動する走査線駆
動回路と、 絶縁基板の一辺の略中央から前記一辺の両端に向けてそ
れぞれ配置される複数のデータバスと、 前記信号線駆動回路により各信号線が複数本おきに同時
に駆動されるように、前記データバス上を伝搬するデジ
タル画素データの順序制御を行う順序制御回路と、を備
えることを特徴とする表示装置。 - 【請求項１３】複数本おきに配置される信号線のそれぞ
れに供給されるデジタル画素データを順次ラッチする第
１ラッチ回路と、 前記第１ラッチ回路でのラッチ動作が一通り終了した時
点で、すべてのラッチデータを同時に再ラッチする第２
ラッチ回路と、 前記第２ラッチ回路でラッチされた各デジタル画素デー
タをアナログ画素電圧に同時に変換するＤ／Ａ変換回路
と、 前記アナログ画素電圧を供給する信号線を選択する選択
回路と、を備えることを特徴とする請求項１２に記載の
表示装置。 - 【請求項１４】前記第２ラッチ回路は、複数のグループ
に分けてデジタル画素データのラッチを行い、 前記Ｄ／Ａ変換回路は、前記第２ラッチ回路でラッチさ
れたデジタル画素データを、各グループごとにそれぞれ
同時にアナログ画素電圧に変換することを特徴とする請
求項１３に記載の表示装置。 - 【請求項１５】前記第２ラッチ回路は、第１〜第Ｎ（Ｎ
は２以上の整数）のラッチ部を有し、 前記Ｄ／Ａ変換回路は、前記第２ラッチ回路の前記第１
〜第Ｎのラッチ部でラッチされた各デジタル画素データ
を同時にアナログ画素電圧に変換することを特徴とする
請求項１３に記載の表示装置。 - 【請求項１６】表示更新を行う前記表示素子の範囲を指
定するアドレスを発生するアドレス発生回路と、 前記信号線、前記走査線、前記表示素子、前記信号線駆
動回路、前記走査線駆動回路、前記書き込み制御回路お
よび前記データバスが形成される第１の基板と、 前記並び替え回路と前記アドレス発生回路とが形成され
る第２の基板と、を備え、 前記並び替え回路からデジタル画素データを前記データ
バスに供給する際、デジタル画素データの先頭データに
先立って前記アドレス発生回路からのアドレスを画素デ
ータ出力端子から出力することを特徴とする請求項１２
に記載の表示装置。 - 【請求項１７】表示更新を行う前記表示素子の範囲を指
定するアドレスを発生するアドレス発生回路と、 前記信号線、前記走査線、前記表示素子、前記信号線駆
動回路、前記走査線駆動回路、前記書き込み制御回路お
よび前記データバスが形成される第１の基板と、 前記並び替え回路と前記アドレス発生回路とが形成され
る第２の基板と、を備え、 前記第２の基板から前記第１の基板に伝送されるイネー
ブル信号線を用いて、前記アドレス発生回路で発生され
たアドレスを画素データ出力端子から出力することを特
徴とする請求項１２に記載の表示装置。 - 【請求項１８】縦横に列設された複数の１ビットメモリ
からなるメモリセルと、 前記複数の１ビットメモリの値に応じて表示を可変制御
可能な表示層と、 前記メモリセルへの書き込みを制御する書き込み制御回
路と、 絶縁基板の一辺の略中央から前記一辺の両端に向けてそ
れぞれ配置される複数のデータバスと、 前記書き込み制御回路により前記１ビットメモリが複数
個ごとに同時に駆動されるように、前記データバス上を
伝搬するデジタル画素データの順序を制御する順序制御
回路と、を備えることを特徴とする表示装置。 - 【請求項１９】前記１ビットメモリの隣接する複数個で
１画素が構成され、 １画素内には、赤色用の複数の前記１ビットメモリと、
緑色用の複数の前記１ビットメモリと、青色用の複数の
前記１ビットメモリとが設けられることを特徴とする請
求項１８に記載の表示装置。 - 【請求項２０】複数個ごとに配置される前記１ビットメ
モリのそれぞれに供給されるデジタル画素データを順次
ラッチする第１ラッチ回路と、 前記第１ラッチ回路でのラッチ動作が一通り終了した時
点で、すべてのラッチデータを同時に再ラッチする第２
ラッチ回路と、 前記第２ラッチ回路でラッチされた各デジタル画素デー
タを電圧増幅するビット線駆動回路と、 前記ビット線駆動回路の出力を供給するビット線を選択
する選択回路と、を備えることを特徴とする請求項１８
に記載の表示装置。 - 【請求項２１】前記メモリセル内のデータ書き換えを行
う範囲を指定するアドレスを発生するアドレス発生回路
と、 前記メモリセル、前記書き込み制御回路および前記デー
タバスが形成される第１の基板と、 前記並び替え回路と前記アドレス発生回路とが形成され
る第２の基板と、を備え、 前記並び替え回路からデジタル画素データを前記データ
バスに供給する際、デジタル画素データの先頭データに
先立って前記アドレス発生回路からのアドレスを画素デ
ータ出力端子から出力することを特徴とする請求項１８
に記載の表示装置。 - 【請求項２２】前記メモリセル内のデータ書き換えを行
う範囲を指定するアドレスを発生するアドレス発生回路
と、 前記メモリセル、前記書き込み制御回路および前記デー
タバスが形成される第１の基板と、 前記並び替え回路と前記アドレス発生回路とが形成され
る第２の基板と、を備え、 前記第２の基板から前記第１の基板に伝送されるイネー
ブル信号線を用いて、前記アドレス発生回路で発生され
たアドレスを前記第１の基板に供給することを特徴とす
る請求項１８に記載の表示装置。 - 【請求項２３】外部から供給されたデジタル画素データ
を第１電圧振幅のデータにレベル変換する第１レベル変
換回路と、 前記第１レベル変換回路でレベル変換されたデータを分
周する分周回路と、 前記分周回路で分周されたデータを前記第１電圧振幅よ
りも電圧振幅の小さい第２電圧振幅のデータにレベル変
換して前記データバスに供給する第２レベル変換回路
と、 前記データバス上のデータを前記第２電圧振幅よりも電
圧振幅の大きい第３電圧振幅のデータにレベル変換して
前記第１ラッチ回路に供給する第３レベル変換回路と、
を備えることを特徴とする請求項１３に記載の表示装
置。 - 【請求項２４】絶縁基板の一辺の略中央から前記一辺の
一端側に配置されるデータバス上を伝搬するデジタル画
素データのサンプリングクロックの位相およびデューテ
ィを独立に調整する位相デューティ調整回路を備えるこ
とを特徴とする請求項１２に記載の表示装置。 - 【請求項２５】絶縁基板上に縦横に列設される信号線お
よび走査線と、 前記信号線および走査線の各交点付近に形成される表示
素子と、 前記絶縁基板上に形成され各信号線を駆動する信号線駆
動回路と、 前記絶縁基板上に形成され各走査線を駆動する走査線駆
動回路と、を備え、 前記信号線駆動回路は、 １水平ライン分の第１の色のデジタル画素データを奇数
画素および偶数画素に分けてラッチし、その所定期間後
に第２の色のデジタル画素データを奇数画素および偶数
画素に分けてラッチするとともに前記第１の色のラッチ
データをＤ／Ａ変換して対応する信号線に供給し、その
所定期間後に第３の色のデジタル画素データを奇数画素
および偶数画素に分けてラッチするとともに前記第２の
色のラッチデータをＤ／Ａ変換して対応する信号線に供
給し、その所定期間後に前記第３の色のラッチデータを
Ｄ／Ａ変換して対応する信号線に供給することを特徴と
する表示装置。 - 【請求項２６】前記絶縁基板上の信号線はｎ（ｎは２以
上の整数）個のブロックに分割され、 前記絶縁基板上の信号線はｎ（ｎは２以上の整数）個の
ブロックに分割され、 前記ブロックのそれぞれごとに、１水平ライン分の前記
第１の色に対応するデジタル画素データを奇数画素およ
び偶数画素に分けて順にラッチし、その所定期間後に前
記第２の色に対応するデジタル画素データを奇数画素お
よび偶数画素に分けて順にラッチし、その所定期間後に
前記第３の色に対応するデジタル画素データを奇数画素
および偶数画素に分けて順にラッチする第１のラッチ回
路と、 前記ブロックのそれぞれごとに、前記第１のラッチ回路
のラッチ出力のうち、前記第１、第２または第３の色の
奇数画素すべてのラッチ出力を同時にラッチする第２の
ラッチ回路と、 前記ブロックのそれぞれごとに、前記第１のラッチ回路
のラッチ出力のうち、前記第１、第２または第３の色の
偶数画素すべてのラッチ出力を同時にラッチする第３の
ラッチ回路と、 前記ブロックのそれぞれごとに、前記第２および第３の
ラッチ回路のラッチ出力を同時にアナログ画素電圧に変
換するＤ／Ａ変換器と、 前記ブロックのそれぞれごとに、前記Ｄ／Ａ変換器で変
換されたアナログ画素電圧を対応する信号線に供給する
選択回路と、を備えることを特徴とする請求項２５に記
載の表示装置。 - 【請求項２７】デジタル画素データを格納する画像メモ
リの読み出し／書き込みを制御するVRAM制御部と、 信号線の駆動順序に合わせて前記デジタル画素データの
出力順序を変更する出力順序制御回路と、 絶縁基板上に列設された複数の信号線をｎ（ｎは２以上
の整数）個のブロックに分割し、前記ｎ個のブロックの
それぞれに対して前記出力順序制御回路で並べ替えた前
記デジタル画素データを並列に出力する画素データ出力
部と、 前記ｎ個のブロックのそれぞれに対して、信号線駆動回
路の駆動開始を指示する第１のスタートパルス信号を出
力する第１のスタートパルス出力部と、を備え、 前記画素データ出力部は、前記デジタル画素データを複
数の連続出力データグループに分けて、各連続出力デー
タグループを所定期間を隔てて順に出力することを特徴
とする画像制御半導体装置。 - 【請求項２８】前記出力順序制御回路は、 １水平ライン分の第１の色のデジタル画素データを奇数
画素および偶数画素に分けてラッチし、その所定期間後
に第２の色の画素電圧を奇数画素および偶数画素に分け
てラッチするとともに前記第１の色のラッチデータをＤ
／Ａ変換して対応する信号線に供給し、その所定期間後
に第３の色の画素電圧を奇数画素および偶数画素に分け
てラッチするとともに前記第２の色のラッチデータをＤ
／Ａ変換して対応する信号線に供給し、その所定期間後
に前記第３の色のラッチデータをＤ／Ａ変換して対応す
る信号線に供給するように順序制御を行い、 前記第１のスタートパルス出力部は、前記所定期間内に
前記第１のスタートパルス信号を出力することを特徴と
する請求項２７に記載の画像制御半導体装置。 - 【請求項２９】１画素の表示周波数の２倍の周波数の画
素クロックを出力する倍周波数クロック出力部と、前記
デジタル画素データと前記画素クロックとの位相調整を
行う位相調整部と、 を備えることを特徴とする請求項２７に記載の画像制御
半導体装置。 - 【請求項３０】前記画素クロックを分周化したクロック
を出力する分周クロック出力部と、１水平ラインの表示
期間を周期とする第2のスタートパルス信号を出力する
第2のスタートパルス出力部と、を備えることを特徴と
する請求項２９に記載の画像制御半導体装置。 - 【請求項３１】前記デジタル画素データはそれぞれｋ
（ｋは２以上の整数）ビットで構成され、 入力された動作モード指示信号に基づいて、前記画素デ
ータ出力部から出力されるデジタル画素データの出力周
波数と前記デジタル画素データの有効なビット数とを制
御する出力周波数制御部を備えることを特徴とする請求
項２７に記載の画像制御半導体装置。 - 【請求項３２】前記動作モード指示信号は、前記デジタ
ル画素データの有効ビットに関する情報を含んでおり、
前記デジタル画素データの指定されたビット以外のビッ
トは所定の論理に固定されることを特徴とする請求項３
１に記載の画像制御半導体装置。 - 【請求項３３】入力された動作モード指示信号に基づい
て、前記画素データ出力部から出力されるデジタル画素
データの出力周波数および出力振幅を変更する出力周波
数制御部を備えることを特徴とする請求項２７に記載の
画像制御半導体装置。 - 【請求項３４】前記動作モード指示信号は、表示画面中
の画素データの更新を行う領域を指定する情報を含んで
おり、 前記並べ替え回路は、前記動作モード指示信号で指定さ
れた領域のみ、新たな前記デジタル画素データを出力す
ることを特徴とする請求項３１に記載の画像制御半導体
装置。 - 【請求項３５】デジタル画素データを格納する画像メモ
リの読み出し／書き込みを制御するVRAM制御部と、 前記画像メモリの読み出しアドレスを生成する読み出し
アドレス発生部と、 絶縁基板上に列設された複数の信号線をｎ（ｎは２以上
の整数）個のブロックに分割し、前記ｎ個のブロックの
それぞれに対して、前記読み出しアドレス発生部で生成
されたアドレスに対応して前記画像メモリから読み出さ
れたデジタル画素データを並列に出力する画素データ出
力部と、 前記ｎ個のブロックのそれぞれに対して、信号線の駆動
開始を指示する第１のスタートパルス信号を出力する第
１のスタートパルス出力部と、を備え、 前記読み出しアドレス発生部は、前記ブロック内のデジ
タル画素データをｐ個（ｐは２以上の整数）の連続的に
出力される小データ群に分け、これら小データ群のそれ
ぞれが所定期間を隔てて出力されるように、前記画像メ
モリの読み出しアドレスを生成することを特徴とする画
像制御半導体装置。 - 【請求項３６】デジタル画素データを格納する画像メモ
リの読み出し／書き込みを制御するVRAM制御部と、 前記画像メモリの読み出しアドレスを生成する読み出し
アドレス発生部と、前記絶縁基板上に列設された複数の
信号線をｎ（ｎは２以上の整数）個のブロックに分割
し、前記ｎ個のブロックのそれぞれごとに、前記読み出
しアドレス発生部で生成されたアドレスに対応するデジ
タル画素データを前記画像メモリから読み出す第１の順
序制御手段と、前記第１の順序制御手段により読み出さ
れた前記ｎ個のブロックの各々ごとのデジタル画素デー
タをｐ個（ｐは２以上の整数）の連続的に出力される小
データ群に順序変更し直し、これら小データ群のそれぞ
れを所定期間を隔てて出力する第２の順序制御手段と、 前記ｐ個の小データ群の各々に先行してスタートパルス
を出力する端子を備えることを特徴とする画像制御半導
体装置。 - 【請求項３７】絶縁基板上に縦横に列設される信号線お
よび走査線と、 前記信号線および走査線の各交点付近に形成される表示
素子と、 前記絶縁基板上に形成され各信号線を駆動する信号線駆
動回路と、 前記絶縁基板上に形成され各走査線を駆動する走査線駆
動回路と、を備えた表示装置の駆動方法は、 １水平ライン分の第１の色のデジタル画素データを奇数
画素および偶数画素に分けてラッチし、その所定期間後
に第２の色の画素電圧を奇数画素および偶数画素に分け
てラッチするとともに前記第１の色のラッチデータをＤ
／Ａ変換して対応する信号線に供給し、その所定期間後
に第３の色の画素電圧を奇数画素および偶数画素に分け
てラッチするとともに前記第２の色のラッチデータをＤ
／Ａ変換して対応する信号線に供給し、その所定期間後
に前記第３の色のラッチデータをＤ／Ａ変換して対応す
る信号線に供給することを特徴とする表示装置の駆動方
法。
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