JP2542678B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第３〜５図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例 （第１、２図） 発明の効果 〔概要〕 半導体装置に関し、 高速動作と低リンギングノイズを同時に実現すること
のできるノイズ低減回路を有する半導体装置を提供する
ことを目的とし、 出力バッファ部を構成するCMOSインバータと、該CMOS
インバータのＮチャネルMOSトランジスタのソースと低
電位側電源との間に接続された第１のＮチャネルMOSト
ランジスタと、該第１のＮチャネルMOSトランジスタに
並列に接続された第２のＮチャネルMOSトランジスタと
を具備し、該第１のＮチャネルMOSトランジスタのゲー
トは該CMOSインバータのＮチャネルMOSトランジスタの
ゲートに接続され、該第２のＮチャネルMOSトランジス
タのゲートは該CMOSインバータの出力端子に接続されて
いるように構成する。
のできるノイズ低減回路を有する半導体装置を提供する
ことを目的とし、 出力バッファ部を構成するCMOSインバータと、該CMOS
インバータのＮチャネルMOSトランジスタのソースと低
電位側電源との間に接続された第１のＮチャネルMOSト
ランジスタと、該第１のＮチャネルMOSトランジスタに
並列に接続された第２のＮチャネルMOSトランジスタと
を具備し、該第１のＮチャネルMOSトランジスタのゲー
トは該CMOSインバータのＮチャネルMOSトランジスタの
ゲートに接続され、該第２のＮチャネルMOSトランジス
タのゲートは該CMOSインバータの出力端子に接続されて
いるように構成する。
本発明は、半導体装置に係り、詳しくはMOS型トラン
ジスタの動作上、回路の誤動作の原因となるリンギング
ノイズを抑え、かつ高速化を図る回路に関する。
ジスタの動作上、回路の誤動作の原因となるリンギング
ノイズを抑え、かつ高速化を図る回路に関する。
近年のMOS型トランジスタの高速化に伴いリンギング
ノイズの発生が問題となっている。このため、リンギン
グノイズを抑えるために、スピードをある程度犠牲にす
る必要があった。
ノイズの発生が問題となっている。このため、リンギン
グノイズを抑えるために、スピードをある程度犠牲にす
る必要があった。
近時、CMOS半導体装置なども大容量化、高速化の傾向
にあり、大駆動の出力バッファも使用されるようになっ
てきた。ところが、高速バッファ（大容量のバッファ）
には出力のリンギングが発生することがある。リンギン
グは大容量のバッファについて発生し易く、第３図
（ｂ）に示すように出力波形が大きくマイナスにぶれて
また持ち上がる状態を繰り返す。また、このように出力
が動くと出力と同じようにグランドも変動し（同図
（ｃ）参照）、このリンギングノイズがバス等に重畳す
るとLSIの内部にも影響を及ぼして回路誤動作の原因と
なる。CMOSでリンギングが発生し易い理由としては、CM
OSは電源電圧のフルスイングで出力波形が動くこと（例
えば、5Vから0Vまで急峻に変化すること）、また、電流
が一気に流れて電流の逃げ道がないこと等が挙げられ
る。特に、MOS型トランジスタの高速化を図る際にはこ
のリンギングノイズの発生が大きな問題となってきてお
り、このようなリンギングノイズを低減するために、例
えば第５図に示すようなノイズ低減回路を出力バッファ
に挿入することがある。第４図に示すものはリンギング
対策を施していない出力バッファ１を示す。出力バッフ
ァ１はＰチャネルMOSトランジスタ（以下、単にPMOSと
いう）２およびＮチャネルMOSトランジスタ（以下、単
にNMOSという）３からなるCMOSインバータ４とPMOS5お
よびNMOS6からなるCMOSインバータ７とを２段カスケー
ド接続することにより構成される。出力バッファ１の出
力信号の時間変化は第２図破線で示され、なまりは非常
に小さいことがわかる。したがって、このような出力バ
ッファ１では上述したようなリンギングが発生し易い。
にあり、大駆動の出力バッファも使用されるようになっ
てきた。ところが、高速バッファ（大容量のバッファ）
には出力のリンギングが発生することがある。リンギン
グは大容量のバッファについて発生し易く、第３図
（ｂ）に示すように出力波形が大きくマイナスにぶれて
また持ち上がる状態を繰り返す。また、このように出力
が動くと出力と同じようにグランドも変動し（同図
（ｃ）参照）、このリンギングノイズがバス等に重畳す
るとLSIの内部にも影響を及ぼして回路誤動作の原因と
なる。CMOSでリンギングが発生し易い理由としては、CM
OSは電源電圧のフルスイングで出力波形が動くこと（例
えば、5Vから0Vまで急峻に変化すること）、また、電流
が一気に流れて電流の逃げ道がないこと等が挙げられ
る。特に、MOS型トランジスタの高速化を図る際にはこ
のリンギングノイズの発生が大きな問題となってきてお
り、このようなリンギングノイズを低減するために、例
えば第５図に示すようなノイズ低減回路を出力バッファ
に挿入することがある。第４図に示すものはリンギング
対策を施していない出力バッファ１を示す。出力バッフ
ァ１はＰチャネルMOSトランジスタ（以下、単にPMOSと
いう）２およびＮチャネルMOSトランジスタ（以下、単
にNMOSという）３からなるCMOSインバータ４とPMOS5お
よびNMOS6からなるCMOSインバータ７とを２段カスケー
ド接続することにより構成される。出力バッファ１の出
力信号の時間変化は第２図破線で示され、なまりは非常
に小さいことがわかる。したがって、このような出力バ
ッファ１では上述したようなリンギングが発生し易い。
次に、リンギングノイズ低減回路を加えたLOW NOISE
タイプの出力バッファ８を第５図に示す。LOW NOISEタ
イプ出力バッファ８は以下に述べる各素子により構成さ
れる。すなわち、入力電圧VINは入力側インバータ９お
よび入力側インバータ10に入力されており、入力側イン
バータ９はPMOS11、NMOS12およびゲートを所定の高電位
電源VDDに共通化しNMOS12と直列に接続されたNMOS13〜1
5により構成される。また、入力側インバータ10はPMOS1
6、NMOS17およびゲートを所定の低電位電源VSSに共通化
しPMOS18〜20により構成される。入力側インバータ９の
出力は出力側インバータ21のPMOS22のゲートに入力さ
れ、入力側インバータ10の出力は出力側インバータ21の
NMOS23のゲートに入力される。このような構成によれ
ば、NMOS12のソース側の電位はNMOS13〜15によりVSS′
に引き上げられており（VSS′＞VSS）、またPMOS16のソ
ース側の電位はNMOS18〜20によりVDD′に引き下げられ
ている（VDD＜VDD′）。したがって、入力端子に加えら
れた入力信号が、例えば“L"→“H"に変化する場合、NM
OS12のスレッショルド電圧の電位がVDD側にシフトして
いるため、PMOS11およびNMOS12のみからなる通常のイン
バータよりも高い所定のスレッショルド電圧になるまで
はNMOS12はオンしない。そして、入力電圧VINが通常の
インバータより高い所定のスレッショルド電圧を超える
と、NMOS12はオン（PMOS11はオフ）し、PMOS22のベース
はVSS′となり、PMOS22がオンして出力電圧VoutはVDDと
なる。一方、入力信号が“H"→“L"に変化する場合、PM
OS16のスレッショルド電位がVSS側にシフトしているた
め、PMOS16およびNMOS17のみからなる通常のインバータ
よりも低い所定のスレッショルド電圧になるまではPMOS
16はオンせず、入力電圧VINが通常のインバータより低
い所定のスレッショルド電圧になるとPMOS16はオン（NM
OS17はオフ）してNMOS23のベースはVDD′となりNMOS23
がオンして出力電圧VoutはVSSとなる。したがって、LOW
NOISEタイプ出力バッファ８は入力電圧VINにノイズが
重畳することがあっても、ノイズによる誤動作を防止す
ることができる。LOW NOISEタイプ出力バッファ８の出
力信号の時間変化は第２図のように示され、入力波形が
なまることによってリンギングが抑制される。
タイプの出力バッファ８を第５図に示す。LOW NOISEタ
イプ出力バッファ８は以下に述べる各素子により構成さ
れる。すなわち、入力電圧VINは入力側インバータ９お
よび入力側インバータ10に入力されており、入力側イン
バータ９はPMOS11、NMOS12およびゲートを所定の高電位
電源VDDに共通化しNMOS12と直列に接続されたNMOS13〜1
5により構成される。また、入力側インバータ10はPMOS1
6、NMOS17およびゲートを所定の低電位電源VSSに共通化
しPMOS18〜20により構成される。入力側インバータ９の
出力は出力側インバータ21のPMOS22のゲートに入力さ
れ、入力側インバータ10の出力は出力側インバータ21の
NMOS23のゲートに入力される。このような構成によれ
ば、NMOS12のソース側の電位はNMOS13〜15によりVSS′
に引き上げられており（VSS′＞VSS）、またPMOS16のソ
ース側の電位はNMOS18〜20によりVDD′に引き下げられ
ている（VDD＜VDD′）。したがって、入力端子に加えら
れた入力信号が、例えば“L"→“H"に変化する場合、NM
OS12のスレッショルド電圧の電位がVDD側にシフトして
いるため、PMOS11およびNMOS12のみからなる通常のイン
バータよりも高い所定のスレッショルド電圧になるまで
はNMOS12はオンしない。そして、入力電圧VINが通常の
インバータより高い所定のスレッショルド電圧を超える
と、NMOS12はオン（PMOS11はオフ）し、PMOS22のベース
はVSS′となり、PMOS22がオンして出力電圧VoutはVDDと
なる。一方、入力信号が“H"→“L"に変化する場合、PM
OS16のスレッショルド電位がVSS側にシフトしているた
め、PMOS16およびNMOS17のみからなる通常のインバータ
よりも低い所定のスレッショルド電圧になるまではPMOS
16はオンせず、入力電圧VINが通常のインバータより低
い所定のスレッショルド電圧になるとPMOS16はオン（NM
OS17はオフ）してNMOS23のベースはVDD′となりNMOS23
がオンして出力電圧VoutはVSSとなる。したがって、LOW
NOISEタイプ出力バッファ８は入力電圧VINにノイズが
重畳することがあっても、ノイズによる誤動作を防止す
ることができる。LOW NOISEタイプ出力バッファ８の出
力信号の時間変化は第２図のように示され、入力波形が
なまることによってリンギングが抑制される。
しかしながら、このような従来の出力バッファにあっ
ては、リンギングノイズを低減させるための出力バッフ
ァへの入力波形をなまらせる構成となていたため、リン
ギングノイズは抑制することができるものの、第２図の
LOW NOISEタイプ出力バッファ８の出力波形に示すよう
に出力バッファへの入力波形をなまらせることは結局遅
延時間の増加させることにつながるため高速化が図れな
くなるという問題点があった。すなわち、従来例ではMO
S型トランジスタを高速で動作させ、かつ低リンギング
ノイズを同時に実現させることは不可能であった。
ては、リンギングノイズを低減させるための出力バッフ
ァへの入力波形をなまらせる構成となていたため、リン
ギングノイズは抑制することができるものの、第２図の
LOW NOISEタイプ出力バッファ８の出力波形に示すよう
に出力バッファへの入力波形をなまらせることは結局遅
延時間の増加させることにつながるため高速化が図れな
くなるという問題点があった。すなわち、従来例ではMO
S型トランジスタを高速で動作させ、かつ低リンギング
ノイズを同時に実現させることは不可能であった。
そこで本発明は、高速動作と低リンギングノイズを同
時に実現することのできる出力バッファを提供すること
を目的としている。
時に実現することのできる出力バッファを提供すること
を目的としている。
〔課題を解決するための手段〕 本発明による半導体装置は上記目的達成のため、出力
バッファ部を構成するCMOSインバータと、該CMOSインバ
ータのＮチャネルMOSトランジスタのソースと低電位側
電源との間に接続された第１のＮチャネルMOSトランジ
スタと、該第１のＮチャネルMOSトランジスタに並列に
接続された第２のＮチャネルMOSトランジスタとを具備
し、該第１のＮチャネルMOSトランジスタのゲートは該C
MOSインバータのＮチャネルMOSトランジスタのゲートに
接続され、該第２のＮチャネルMOSトランジスタのゲー
トは該CMOSインバータの出力端子に接続されている。
バッファ部を構成するCMOSインバータと、該CMOSインバ
ータのＮチャネルMOSトランジスタのソースと低電位側
電源との間に接続された第１のＮチャネルMOSトランジ
スタと、該第１のＮチャネルMOSトランジスタに並列に
接続された第２のＮチャネルMOSトランジスタとを具備
し、該第１のＮチャネルMOSトランジスタのゲートは該C
MOSインバータのＮチャネルMOSトランジスタのゲートに
接続され、該第２のＮチャネルMOSトランジスタのゲー
トは該CMOSインバータの出力端子に接続されている。
本発明では、CMOSインバータのＮチャネルMOSトラン
ジスタのソースと低電位側電源との間に第１のＮチャネ
ルMOSトランジスタが接続され、該第１のＮチャネルMOS
トランジスタと並列に第２のＮチャネルMOSトランジス
タが接続される。また、該第１のＮチャネルMOSトラン
ジスタのゲートは該CMOSインバータのＮチャネルMOSト
ランジスタのゲートに接続され、該第２のＮチャネルMO
Sトランジスタのゲートは該CMOSインバータの出力端子
に接続されている。そして、該CMOSインバータの出力信
号のレベル変化に対して変化の途中で該第２のNMOSはオ
フする。
ジスタのソースと低電位側電源との間に第１のＮチャネ
ルMOSトランジスタが接続され、該第１のＮチャネルMOS
トランジスタと並列に第２のＮチャネルMOSトランジス
タが接続される。また、該第１のＮチャネルMOSトラン
ジスタのゲートは該CMOSインバータのＮチャネルMOSト
ランジスタのゲートに接続され、該第２のＮチャネルMO
Sトランジスタのゲートは該CMOSインバータの出力端子
に接続されている。そして、該CMOSインバータの出力信
号のレベル変化に対して変化の途中で該第２のNMOSはオ
フする。
したがって、出力信号は変化途中までは通常のインバ
ータと同様に急峻に変化し、途中からは急激になまるこ
とになり、高速化が図られつつ、リンギングノイズが適
切に防止される。
ータと同様に急峻に変化し、途中からは急激になまるこ
とになり、高速化が図られつつ、リンギングノイズが適
切に防止される。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体装置の一実施例を示
す図である。まず、構成を説明する。第１図において、
31は出力バッファのノイズの低減回路であり、ノイズ低
減回路31はＰチャネルMOSトランジスタQ1、ＮチャネルM
OSトランジスタQ2〜Q4およびキャパシタＣにより構成さ
れる。ＰチャネルMOSトランジスタQ1およびＮチャネルM
OSトランジスタQ2はインバータ32を構成しており、入力
信号INに対し逆相の出力信号OUTを出力する。Ｎチャネ
ルMOSトランジスタQ2のソースにはＮチャネルMOSトラン
ジスタQ3（第１のＮチャネルトランジスタ）とＮチャネ
ルMOSトランジスタQ4（第２のＮチャネルMOSトランジス
タ）とが接続され、Q3のゲートはインバータ32の入力端
子に、Q4のゲートはインバータ32の出力端子にそれぞれ
接続される。したがって、出力端子OUTはQ4のゲート入
力信号となる。
す図である。まず、構成を説明する。第１図において、
31は出力バッファのノイズの低減回路であり、ノイズ低
減回路31はＰチャネルMOSトランジスタQ1、ＮチャネルM
OSトランジスタQ2〜Q4およびキャパシタＣにより構成さ
れる。ＰチャネルMOSトランジスタQ1およびＮチャネルM
OSトランジスタQ2はインバータ32を構成しており、入力
信号INに対し逆相の出力信号OUTを出力する。Ｎチャネ
ルMOSトランジスタQ2のソースにはＮチャネルMOSトラン
ジスタQ3（第１のＮチャネルトランジスタ）とＮチャネ
ルMOSトランジスタQ4（第２のＮチャネルMOSトランジス
タ）とが接続され、Q3のゲートはインバータ32の入力端
子に、Q4のゲートはインバータ32の出力端子にそれぞれ
接続される。したがって、出力端子OUTはQ4のゲート入
力信号となる。
次に、作用を説明する。
入力信号INが低レベルから高レベルに変化するとＮチ
ャネルMOSトランジスタQ2、Q3が次第にオン状態とな
り、Q2からQ3かつQ2からQ4を通して電流が流れ、それま
で高レベルにあった出力信号OUTが低レベルに変化す
る。ここで、Q2、Q3は入力信号INが高レベルにある限
り、オンの状態であり、出力信号OUTのレベルがグラン
ドレベルと等しくなるまで電流が流れようとする。とこ
ろが、Q4のトランジスタは出力信号OUTのレベルが下が
り、Q4の論理スレッショルド電圧まで下がると、オフす
ることになる。結局、出力信号OUTがQ4の論理スレッシ
ョルド電圧以下では電流はQ2からQ3を通してのみ流れる
ことになり、出力信号OUTの波形が急激になまる結果と
なる。ここに、Q2、Q3、Q4のＮチャネルMOSトランジス
タのサイズを変更することによって波形のなまりを調節
することができる。例えば、Q2、Q4のトランジスタサイ
ズを大きくし、それと比べてQ3のトランジスタサイズを
小さくすることによって、かなり低レベルまで高速に電
圧を下げ、それより低いレベルでなまらせるという理想
的な波形を得ることができる。
ャネルMOSトランジスタQ2、Q3が次第にオン状態とな
り、Q2からQ3かつQ2からQ4を通して電流が流れ、それま
で高レベルにあった出力信号OUTが低レベルに変化す
る。ここで、Q2、Q3は入力信号INが高レベルにある限
り、オンの状態であり、出力信号OUTのレベルがグラン
ドレベルと等しくなるまで電流が流れようとする。とこ
ろが、Q4のトランジスタは出力信号OUTのレベルが下が
り、Q4の論理スレッショルド電圧まで下がると、オフす
ることになる。結局、出力信号OUTがQ4の論理スレッシ
ョルド電圧以下では電流はQ2からQ3を通してのみ流れる
ことになり、出力信号OUTの波形が急激になまる結果と
なる。ここに、Q2、Q3、Q4のＮチャネルMOSトランジス
タのサイズを変更することによって波形のなまりを調節
することができる。例えば、Q2、Q4のトランジスタサイ
ズを大きくし、それと比べてQ3のトランジスタサイズを
小さくすることによって、かなり低レベルまで高速に電
圧を下げ、それより低いレベルでなまらせるという理想
的な波形を得ることができる。
このように、本実施例では、出力信号を低レベルと見
なす判定レベルまでは、高速動作し、さらにレベルが下
がると波形が急激になまり、その効果によってリンギン
グノイズを抑え、高速かつ低リンギングを実現すること
ができる。例えば、本実施例の回路の波形は第２図に示
すように、変化途中までは第４図の波形とほぼ等しく、
途中から急激になまる。また、第５図の従来回路と比べ
ると、高速を実現していることがわかる。
なす判定レベルまでは、高速動作し、さらにレベルが下
がると波形が急激になまり、その効果によってリンギン
グノイズを抑え、高速かつ低リンギングを実現すること
ができる。例えば、本実施例の回路の波形は第２図に示
すように、変化途中までは第４図の波形とほぼ等しく、
途中から急激になまる。また、第５図の従来回路と比べ
ると、高速を実現していることがわかる。
本発明によれば、CMOSインバータのＮチャネルMOSト
ランジスタのソースと低電位側電源との間に第１のＮチ
ャネルMOSトランジスタを、該第１のＮチャネルMOSトラ
ンジスタと並列に第２のＮチャネルMOSトランジスタを
それぞれ接続するとともに、該第１のＮチャネルMOSト
ランジスタのゲートは該CMOSインバータのＮチャネルMO
Sトランジスタのゲートに接続し、該第２のＮチャネルM
OSトランジスタのゲートは該CMOSインバータの出力端子
に接続するようにしているので、出力信号は変化途中か
らは急激になまることになり、高速化を図りつつ、リン
ギングノイズを適切に防止することができる。
ランジスタのソースと低電位側電源との間に第１のＮチ
ャネルMOSトランジスタを、該第１のＮチャネルMOSトラ
ンジスタと並列に第２のＮチャネルMOSトランジスタを
それぞれ接続するとともに、該第１のＮチャネルMOSト
ランジスタのゲートは該CMOSインバータのＮチャネルMO
Sトランジスタのゲートに接続し、該第２のＮチャネルM
OSトランジスタのゲートは該CMOSインバータの出力端子
に接続するようにしているので、出力信号は変化途中か
らは急激になまることになり、高速化を図りつつ、リン
ギングノイズを適切に防止することができる。
第１、２図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はその構成図、 第２図はその出力波形の時間変化を示す図、 第３〜５図は従来の半導体装置を示す図であり、 第３図はそのリンギングノイズを説明するための波形
図、 第４図はそのリンギング対策を施していない回路図、 第５図はそのリンギングノイズ低減回路である。 31……ノイズ低減回路、32……インバータ、Q1……Ｐチ
ャネルMOSトランジスタ、Q2……ＮチャネルMOSトランジ
スタ、Q3……ＮチャネルMOSトランジスタ（第１のＮチ
ャネルMOSトランジスタ）、Q4……ＮチャネルMOSトラン
ジスタ（第２のＮチャネルMOSトランジスタ）。
図であり、 第１図はその構成図、 第２図はその出力波形の時間変化を示す図、 第３〜５図は従来の半導体装置を示す図であり、 第３図はそのリンギングノイズを説明するための波形
図、 第４図はそのリンギング対策を施していない回路図、 第５図はそのリンギングノイズ低減回路である。 31……ノイズ低減回路、32……インバータ、Q1……Ｐチ
ャネルMOSトランジスタ、Q2……ＮチャネルMOSトランジ
スタ、Q3……ＮチャネルMOSトランジスタ（第１のＮチ
ャネルMOSトランジスタ）、Q4……ＮチャネルMOSトラン
ジスタ（第２のＮチャネルMOSトランジスタ）。
Claims (1)
- 【請求項１】出力バッファ部を構成するCMOSインバータ
と、 該CMOSインバータのＮチャネルMOSトランジスタのソー
スと低電位側電源との間に接続された第１のＮチャネル
MOSトランジスタと、 該第１のＮチャネルMOSトランジスタに並列に接続され
た第２のＮチャネルMOSトランジスタとを具備し、 該第１のＮチャネルMOSトランジスタのゲートは該CMOS
インバータのＮチャネルMOSトランジスタのゲートに接
続され、 該第２のＮチャネルMOSトランジスタのゲートは該CMOS
インバータの出力端子に接続されていることを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150848A JP2542678B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置 |
| US07/356,920 US5073727A (en) | 1988-06-17 | 1989-05-25 | Cmos inverter with noise reduction feedback means |
| EP89110814A EP0346876B1 (en) | 1988-06-17 | 1989-06-14 | Semiconductor integrated circuit having a CMOS inverter |
| DE68918164T DE68918164T2 (de) | 1988-06-17 | 1989-06-14 | Integrierte Halbleiterschaltung mit einem CMOS-Inverter. |
| KR1019890008378A KR930000972B1 (ko) | 1988-06-17 | 1989-06-17 | Cmos인버터를 구비한 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150848A JP2542678B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024008A JPH024008A (ja) | 1990-01-09 |
| JP2542678B2 true JP2542678B2 (ja) | 1996-10-09 |
Family
ID=15505701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150848A Expired - Fee Related JP2542678B2 (ja) | 1988-06-17 | 1988-06-17 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5073727A (ja) |
| EP (1) | EP0346876B1 (ja) |
| JP (1) | JP2542678B2 (ja) |
| KR (1) | KR930000972B1 (ja) |
| DE (1) | DE68918164T2 (ja) |
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