JP2019040661A - 半導体装置 - Google Patents
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Abstract
Description
、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッ
センス(EL)素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとす
る。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表
示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパル
ス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
ジスタ(以下、TFTと表記)を用いたアクティブマトリクス型表示装置の普及が進んで
いる。TFTを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された
数十万から数百万の画素を有し、各画素に配置されたTFTによって各画素の電荷を制御
することによって映像の表示を行っている。
Tを用いて駆動回路を同時形成するポリシリコンTFTに関する技術が発展してきており
、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている
。
ネル型TFTを組み合わせたCMOS回路が一般的に使用されている。
ここで、従来一般的に利用されているCMOS回路の一例として、シフトレジスタを例に
挙げる。図11(A)は、従来より用いられているシフトレジスタの一例であり、点線枠
1100で囲まれた部分が1段分のパルスを出力する回路である。図11(A)は3段分
を抜き出して示している。1段分の回路は、クロックドインバータ1101、1103、
およびインバータ1102によって構成されている。図11(B)に詳細な回路構造を示
す。図11(B)において、TFT1104〜1107によって、クロックドインバータ
1101が構成され、TFT1108、1109によって、インバータ1102が構成さ
れ、TFT1110〜1113によって、クロックドインバータ1103が構成される。
一般的にCMOS回路において、Nチャネル型TFTは、電位の低い方をソース電極、電
位の高い方をドレイン電極として用い、Pチャネル型の場合は、電位の高い方をソース電
極、電位の低い方をドレイン電極として用いることが多いため、本明細書においてTFT
の接続を説明する際、それらの混同を避けるため、ソース電極およびドレイン電極のうち
一方を入力電極、他方を出力電極として表記している。
えられて不純物領域間にチャネルが形成され、導通している状態をON、不純物領域のチ
ャネルが消失して非導通となった状態をOFFと表記する。
T1107、1104にはそれぞれクロック信号(以後CKと表記)、クロック反転信号
(以後CKBと表記)が入力される。TFT1105、1106にはスタートパルス(以
後SPと表記)が入力される。CKがHi電位、CKBがLo電位、SPがHi電位のと
き、TFT1106、1107がONし、Lo電位が出力されてTFT1108、110
9にて構成されるインバータに入力され、反転されて出力ノード(SRout1)にHi
電位が出力される。その後、SPがHi電位の状態でCKがLo電位、CKBがHi電位
になると、インバータ1102およびクロックドインバータ1103によって構成された
ループにおいて、保持動作をとる。よって出力ノードにはHi電位が出力されつづける。
次にCKがHi電位、CKBがLo電位になると、再びクロックドインバータ1101で
書き込み動作をとる。このとき、既にSPはLo電位となっているので、出力ノードには
Lo電位が出力される。以後、CKがLo電位、CKBがHi電位となると再び保持動作
をとり、このときの出力ノードのLo電位は、インバータ1102およびクロックドイン
バータ1103によって構成されたループにおいて保持される。
クロック信号の極性が逆の状態で同様の動作をする。これが交互に繰り返され、以後同様
に、図11(C)に示すようにサンプリングパルスが順次出力される。
位からHi電位へ)瞬間にのみ電流が流れ、ある論理の保持中には電流が流れない(実際
には微小なリーク電流の存在があるが)ため、回路全体での消費電流を低く抑えることが
可能な点が挙げられる。
軽量化に伴って急速にその需要が増加しているが、歩留まり等の面から、その製造コスト
を十分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測
され、そのため表示装置をより安価に供給できるようにすることが望まれている。
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来CMOS回路によって構成されていた駆動回
路を、Nチャネル型もしくはPチャネル型のいずれか一方の導電型のみのTFTを用いて
構成することが出来れば、イオンドーピング工程の一部を省略することが出来、さらにフ
ォトマスクの枚数も削減することが出来る。
図9(A)は、従来一般的に用いられているCMOSインバータ(I)と、一極性のみ
のTFTを用いて構成したインバータ(II)(III)の例を示している。(II)はTFT
負荷型のインバータ、(III)は抵抗負荷型のインバータである。以下に、それぞれの動
作について述べる。
はVDD−VSS間(VSS<VDD)とする。ここではVSS=0[V]として考える。
型TFTのしきい値電圧は、そのばらつきがないものとして一律(VthN)とする。ま
た、P型TFTについても同様に、一律(VthP)とする。
電位のとき、P型TFT901はOFFし、N型TFT902がONすることにより、出
力ノードの電位はLo電位となる。逆に、入力信号の電位がLo電位のとき、P型TFT
901がONし、N型TFT902がOFFすることにより、出力ノードの電位はHi電
位となる(図9(C))。
示すような信号が入力される場合を考える。まず、入力信号がLo電位のとき、N型TF
T904はOFFする。一方、負荷TFT903は常に飽和動作していることから、出力
ノードの電位はHi電位方向に引き上げられる。一方、入力信号がHi電位のとき、N型
TFT904はONする。ここで、負荷TFT903の電流能力よりも、N型TFT90
4の電流能力を十分に高くしておくことにより、出力ノードの電位はLo電位方向に引き
下げられる。
負荷抵抗905の抵抗値よりも十分に低くしておくことにより、入力信号がHi電位のと
きは、N型TFT906がONすることにより、出力ノードはLo電位方向に引き下げら
れる。入力信号がLo電位のときは、N型TFT906はOFFし、出力ノードはHi電
位方向に引き上げられる。
題点がある。図9(D)は、TFT負荷型インバータの出力波形を示したものであるが、
出力がHi電位のときに、907で示す分だけVDDよりも電位が低くなる。負荷TFT
903において、出力ノード側の端子をソース、電源VDD側の端子をドレインとすると
、ゲート電極とドレイン領域が接続されているので、このときのゲート電極の電位はVD
Dである。また、この負荷TFTがONしているための条件は、(TFT903のゲート
−ソース間電圧>VthN)であるから、出力ノードの電位は、最大でも(VDD−Vt
hN)までしか上昇しない。つまり、907はVthNに等しい。さらに、負荷TFT9
03とN型TFT904の電流能力の比によっては、出力電位がLo電位のとき、908
で示す分だけVSSよりも電位が高くなる。これを十分にVSSに近づけるためには、負
荷TFT903に対し、N型TFT904の電流能力を十分に大きくする必要がある。同
様に、図9(E)は抵抗負荷型インバータの出力波形を示したものであるが、負荷抵抗9
05の抵抗値とN型TFT906のON抵抗の比によっては、909で示す分だけ電位が
高くなる。つまり、ここに示した一極性のみのTFTを用いて構成したインバータを用い
ると、入力信号の振幅に対し、出力信号の振幅減衰が生ずることになる。
目→m+1段目→m+2段目・・・と段を重ねるごとに、TFTのしきい値によって振幅
の減衰が生じ、回路として機能しない。
て製造工程を削減することにより低コストで作製が可能であり、かつ振幅減衰のない出力
を得ることが出来るパルス出力回路およびシフトレジスタを提供することを目的とする。
が正常にVDD−VSSを取るための条件を考える。第1に、図10(A)のような回路
において、出力信号の電位がLo電位となるとき、その電位を十分にVSSに近づけるた
めには、電源VDD−出力ノード間の抵抗値に対し、電源VSS−出力ノード間の抵抗値
が十分に低くなっていればよい。すなわち、N型TFT1002がONしている期間、N
型TFT1001がOFFしていればよい。第2に、出力信号の電位がHi電位となると
き、その電位がVDDに等しくなるには、N型TFT1001のゲート−ソース間電圧の
絶対値が、VthNを常に上回っていればよい。つまり、出力ノードのHi電位がVDD
となる条件を満たすには、N型TFT101のゲート電極の電位は(VDD+VthN)
よりも高くなる必要がある。回路に供給される電源はVDD、VSSの2種類のみである
から、VDDよりも電位の高い第3の電源がない限り、従来の方法では、この条件を満た
すことは出来ない。
T1001のゲート−ソース間に容量1003を設ける。N型TFT1001のゲート電
極がある電位をもって浮遊状態となったとき、出力ノードの電位を上昇させると、この容
量1003による容量結合によって、出力ノードの電位上昇分に伴って、N型TFT10
01のゲート電極の電位も持ち上げられる。
この効果を利用すれば、N型TFT1001のゲート電極の電位をVDDよりも高く(正
確には、VDD+VthNよりも高く)することが可能となる。よって出力ノードの電位
を十分にVDDまで引き上げることが可能となる。
間に寄生する容量を利用するようにしても良いし、実際に容量部分を作製しても良い。容
量部分を独立して作製する場合は、活性層、ゲート材料、および配線材料のうちいずれか
2つを用いて、間に絶縁層を挟んだ構成として作製するのが簡単であり、望ましいが、他
の材料を用いて作製しても構わない。
構成することが可能となり、表示装置の作製工程を削減することによって、低コスト化、
歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる。
トレジスタを示している。図1(A)に示したブロック図において、100で示されるブ
ロックが1段分のサンプリングパルスを出力するパルス出力回路であり、図1(A)のシ
フトレジスタはn段のパルス出力回路で構成されている。クロック信号(以後CKと表記
)、クロック反転信号(以後CKBと表記)
、スタートパルス(以後SPと表記)が入力される。図1(B)に、ブロック100の詳
細な回路構成を示す。図1(B)において、ブロック110は第1の振幅補償回路、ブロ
ック120は第2の振幅補償回路である。図1(C)にさらなる詳細図を示す。図1(C
)において、電源VDDに接続されたTFT101と、電源VSSに接続されたTFT1
02とを用いて第1の振幅補償回路が構成され、電源VDDに接続されたTFT103と
、電源VSSに接続されたTFT104とを用いて第2の振幅補償回路が構成されている
。
て説明する。あるm段目(1<m≦n)のパルス出力回路において、TFT101、10
4のゲート電極にはm−1段目の出力パルスが入力されて(m=1、すなわち第1段目の
場合、SPが入力される)Hi電位となり、TFT101、104がONする(図2 2
01参照)。これにより、ノードαの電位はVDD側に引き上げられ(図2 202参照
)、その電位がVDD−VthNとなったところでTFT101がOFFし、浮遊状態と
なる。よってTFT105がONする。一方、TFT102、103のゲート電極にはこ
の時点ではパルスが入力されておらず、Lo電位のままであるので、OFFしている。よ
ってTFT106のゲート電極の電位はLo電位であり、OFFしているので、TFT1
05の不純物領域の一端、すなわち第1の入力信号線(1)から入力されるCKがHi電
位となるのに伴い、出力ノードの電位がVDD側に引き上げられる(図2 203参照)
。
今、ノードα、すなわちTFT105のゲート電極は浮遊状態にあるため、出力ノードの
電位が上昇するのに伴い、ブートストラップによってTFT105のゲート電極の電位は
VDD−VthNからさらに引き上げられる。これにより、TFT105のゲート電極の
電位は、VDD+VthNよりも高い電位を取る(図2 202参照)。よって出力ノー
ドの電位は、TFT105のしきい値によって電位が低下することなく、完全にVDDま
で上昇する(図2 203参照)。
参照)。m+1段目の出力パルスは、m段目に帰還してTFT102、103のゲート電
極に入力される。TFT102、103のゲート電極がHi電位となってONすることに
より、ノードαの電位はVSS側に引き下げられてTFT105がOFFする。同時にT
FT106のゲート電極の電位がHi電位となってONし、m段目の出力ノードの電位は
Lo電位となる。
力される。最終段においては、図1(C)において第3の入力信号線より入力されるべき
次段出力パルスがないため、CKがそのまま出力されつづける。よって、最終段の出力は
サンプリングパルスとして用いることは出来ないため、実際に必要なサンプリングパルス
の出力段数がn段であるとき、シフトレジスタの段数をn段よりも多く設けて最終段を含
む余剰段をダミー段として扱えばよい。ただし、最終段の出力は、次の水平期間までの間
に何らかの方法で停止させる必要があるが、図1に示した回路においては、第1段目に入
力するスタートパルスを最終段の第3の入力信号線にも入力することによって帰還パルス
として用い、次の水平期間の直前に最終段パルス出力を停止させている。
いても良い。
線期間中に最終段の第3の入力信号線1401に入力することによって、パルス出力を停
止する方法、あるいは図15(A)(B)に示すように、リセット用TFT1508、1
509を用いて、リセット信号の入力があったとき、TFT1505のゲート電極の電位
をLo電位としてOFFし、かつTFT1506のゲート電極電位をHi電位としてON
させることによって、全段の出力をLo電位に固定するような方法などが挙げられる。こ
のとき、リセット信号の入力タイミングは、図14(B)に示したタイミングチャートと
同様で良い。なお、図15(A)において、最終段のパルス出力回路の※で示される第3
の入力信号線は、VSS側の電源電位に接続して、TFT1502、1503が常にOF
Fしているようにするのが望ましい。
の出力を開始する前、すなわち電源投入直後に、最初にリセット信号を入力することによ
って、全段での出力ノードの電位を確定(図15の回路の場合、全段の出力ノードがLo
電位に確定)することが出来る。ダイナミック回路の場合、このような操作は安定して回
路を動作させるためには有効である。
高電位側の電源に接続されたTFTのしきい値の影響などに起因する振幅減衰を生ずるこ
となく、入力信号に対して正常な振幅を有する出力信号を得ることが出来る。さらに本実
施形態にて示した回路は、従来のCMOS回路と比較しても複雑な構成ではないことも大
きなメリットであるといえる。
ものの例である。図3(A)において、図1(A)に示した回路と比較して、走査方向切
替信号(LR)および走査方向切替反転信号(LRB)を追加している。
路の構成を詳細に示したものである。TFT301〜306および容量307で構成され
るパルス出力回路本体は、図1(B)に示したものと同様であるが、第2の入力信号線(
2)および第3の入力信号線(3)と、パルス出力回路本体との間に、点線枠350で示
される走査方向切替回路を有する。本実施例で示している走査方向切替回路は、TFT3
08〜311を用いて構成され、アナログスイッチとして機能する。
08を介して第2の入力信号線(2)と接続され、TFT310を介して第3の入力信号
線(3)と接続されている。TFT302およびTFT303のゲート電極は、TFT3
09を介して第2の入力信号線(2)と接続され、TFT311を介して第3の入力信号
線(3)と接続されている。TFT308およびTFT310のゲート電極にはLR信号
が入力され、TFT309およびTFT311のゲート電極にはLRB信号が入力される
。LRおよびLRBは、排他的にHi電位もしくはLo電位をとり、したがって本実施例
の走査方向切替回路は、次の2つの状態をとる。
ONし、第2の入力信号線(2)と、TFT301およびTFT304のゲート電極が導
通し、第3の入力信号線(3)と、TFT302およびTFT303のゲート電極が導通
する。第2に、LRがLo電位、LRBがHi電位のとき、TFT309およびTFT3
11がONし、第2の入力信号線(2)と、TFT302およびTFT303のゲート電
極が導通し、第3の入力信号線(3)と、TFT301およびTFT304のゲート電極
が導通する。
ングパルスの出力は1段目〜2段目〜・・・〜最終段の順となり、逆にLRがLo電位、
LRBに信号が入力されてHi電位となるとき、サンプリングパルスの出力は最終段〜・
・・2段目〜1段目の順となる。本発明においては簡単な回路の追加によってこれらの機
能を容易に付加出来る。ここで、本実施例は回路をNチャネル型TFTを用いて構成した
場合であり、Pチャネル型TFTを用いて構成する場合は、LRに信号が入力された状態
とはLo電位となった状態をいい、Hi電位のときは信号が入力されていない状態である
。
を付加しても良い。
する。
1、ゲート信号線駆動回路1202および画素部1203を一体形成にて作製している。
画素部において、点線枠1210で囲まれた部分が1画素である。図12の例では、液晶
表示装置の画素を示しており、1個のTFT(以後、画素TFTと表記する)によって液
晶素子の一方の電極に印加される電荷の制御を行っている。ソース信号線駆動回路120
1、ゲート信号線駆動回路1202への信号入力は、フレキシブルプリント基板(Flexib
le Print Circuit:FPC)1204を介して、外部より供給される。
を示した図である。本ソース信号線駆動回路は、クロック信号用レベルシフタ401、ス
タートパルス用レベルシフタ402、走査方向切替型シフトレジスタ403、バッファ4
04、サンプリングスイッチ405を有しており、外部から入力される信号は、クロック
信号(CK)、クロック反転信号(CKB)
、スタートパルス(SP)、走査方向切替信号(LR、LRB)、アナログ映像信号(V
ideo1〜Video12)である。この中で、CK、CKB、SPに関しては、外部
から低電圧振幅の信号として入力された直後、レベルシフタによって振幅変換を受け、高
電圧振幅の信号として駆動回路に入力される。また、1段のシフトレジスタから出力され
るサンプリングパルスは、サンプリングスイッチ405を駆動することによって、ソース
信号線12列分のアナログ映像信号を同時にサンプリングしている。
これは1入力型のレベルシフタ回路を並列に配置(Stage1)し、バッファ段(St
age2〜Stage4)の2入力を、それぞれ互いの出力を交互に入力する構成をとっ
ている。
2、VSSの3電位であり、VSS<VDD1<VDD2である。本実施例ではVSS=
0[V]、VDD1=5[V]、VDD2=16[V]とした。また、図中、501、503、
506、508で示されるTFTはWゲート構造をとっているが、これらのTFTはシン
グルゲートであっても良いし、3つ以上のゲート電極を有するマルチゲート構造でも良い
。他のTFTに関しても、ゲート電極の数による制限はしない。
Hi電位のとき、TFT502、504がONし、TFT503のゲート電極の電位がL
o電位となってOFFする。よって出力ノードαにはLo電位が出力される。CKがLo
電位のとき、TFT502、504はOFFする。よって、飽和動作しているTFT50
1を通じて、TFT503のゲート電極電位はVDD2側に引き上げられ、その電位がV
DD2−VthNとなったところでTFT501はOFFし、TFT503のゲート電極
が浮遊状態となる。これによりTFT503がONし、出力ノードαの電位はVDD2側
に引き上げられる。ここで、容量505の働きにより、出力ノードαの電位上昇に伴って
、浮遊状態となっているTFT503のゲート電極電位も引き上げられ、その電位はVD
D2よりも高い電位を取り、その電位がVDD+VthNを上回ることによって、出力ノ
ードαのHi電位はVDD2に等しくなる。よって、出力信号のLo電位はVSS、Hi
電位はVDD2となり、振幅変換が完了する。
が入力され、TFT506〜509および容量510によって構成されたレベルシフタに
よって振幅変換が行われ、出力ノードβには、VDD2−VSSの振幅を有する信号が出
力される。なお、ノードαおよびβに出力される信号は、入力されたCKおよびCKBに
対して、極性が逆となっている。
して、バッファ段を設けている(Stage2〜Stage4)。このバッファ段を構成
するインバータ回路は2入力型であり、入力信号およびその反転信号を必要とする。図5
では、Stage2に示すバッファ回路において、TFT511のゲート電極に入力され
る信号と、TFT512のゲート電極に入力される信号は、極性が反転した信号を必要と
する。TFT516、517についても同様である。そこで、ここではCK、CKBが互
いの極性反転信号であることから、前述のレベルシフタ出力を、互いの信号の反転入力と
して用いている。
511〜514および容量515によって構成されたインバータ回路における動作につい
てのみ詳細に述べるが、他のインバータ回路に関しても動作は同様である。
TFT513のゲート電極の電位はVDD2側に引き上げられ、その電位がVDD2−V
thNとなったところでTFT511がOFFし、TFT513のゲート電極は浮遊状態
となる。一方、TFT512、514のゲート電極にはLo電位が入力されてOFFする
。続いてTFT513がONし、出力ノードγの電位がVDD2側に引き上げられる。こ
こで、前述のシフトレジスタおよびレベルシフタと同様、容量515の働きにより、浮遊
状態となっているTFT513のゲート電極の電位が引き上げられ、VDD2+VthN
よりも高い電位を取る。よって、出力ノードγのHi電位がVDD2に等しくなる。
FFし、TFT512、514のゲート電極にはHi電位が入力されてONする。したが
って、TFT513のゲート電極の電位がLo電位となり、出力ノードγの電位はLo電
位となる。
上記と同様の動作をし、出力ノードδにパルスが出力される。出力ノードδには、出力ノ
ードγに出力される信号と極性が反転したパルスが出力される。
部3(3)および信号出力部4(4)より、パルスが出力される。なお、図5(A)にお
いては、Stage2の出力をStage3に入力する際、Stage1からStage
2の場合とは逆に、論理が反転しないように入力しているが、最終的に使用者が必要とす
るパルスの論理に合わせて接続すれば良く、特にStage間の接続に関しては制限を設
けない。
入力信号の振幅は0〜5[V]であり、出力信号の振幅は0〜16[V]となっている。
ルスの場合、その反転信号を持たないことから、1入力型のレベルシフタ回路(Stag
e1)を用い、1入力型のインバータ回路(Stage2)、2入力型のインバータ回路
(Stage3)と続く構成とした。回路動作に関しては、クロック信号用のレベルシフ
タの項で説明したものと同様であるので、ここでは説明を省略する。
号の振幅は5[V]であり、出力信号の振幅は16[V]となっている。
tage1)および3段の2入力型インバータ回路(Stage2〜Stage4)によ
って構成されている。1入力型インバータ回路の動作に関しては、入力されるパルスの振
幅がVDD2−VSSであって、入出力パルス間の振幅変換がないことを除いて、レベル
シフタ回路と同様である。
が入力され、TFT606には、入力信号の反転信号として、前段のインバータへの入力
信号を用いている。TFT606、TFT607が排他的に動作することによって、TF
T608のゲート電極の電位は前述のレベルシフタ回路と同様に制御される。以後のイン
バータ回路においても、入力信号は前段からの出力信号、入力信号の反転信号は前段への
入力信号を用いて動作している。
り、サンプリングパルスが入力され、並列に配された12個のTFT621が同時に制御
される。信号入力部1(1)〜12(12)より、アナログ映像信号が入力され、サンプ
リングパルスの入力によって、そのときの映像信号の電位を、ソース信号線に書き込む働
きをする。
路に関しては、同発明者らにより、特願2001−133431号にて出願された発明に
記載されているものと同様のものを用いている。
素TFTと同一の極性を有する一極性のTFT(例えばN型TFT)のみを用いて作製し
ている。これにより、半導体層にP型を付与するイオンドーピング工程を省略することが
可能となり、製造コストの削減や歩留まり向上等に寄与することが出来る。
用いて駆動回路および画素TFTを構成することも、本発明によってもちろん可能となる
。この場合は、省略されるイオンドーピング工程は、半導体層にN型を付与する工程であ
ることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動回路を一体
形成して作製する装置ならばいずれの物にも適用が可能である。
た例について説明する。
ク700が1段分のパルスを出力するパルス出力回路であり、図7(A)のシフトレジス
タはn段のパルス出力回路で構成されている。図7(B)に詳細な回路構成を示す。図1
(A)で示したシフトレジスタと、図7(A)のシフトレジスタのブロック図は同様であ
り、入力される信号も同様である。本実施例が異なる点は、図7(B)において、パルス
出力回路をTFT701〜704の4つのTFTと、容量705にて構成している点であ
る。図7(B)において、ブロック710は振幅補償回路である。図7(C)にさらなる
詳細図を示す。図7(C)において、電源VDDに接続されたTFT701と、電源VS
Sに接続されたTFT702とを用いて振幅補償回路が構成されている。
電極にはm−1段目より出力されたパルスが入力され(m=1のとき、すなわち第1段目
においてはSPが入力される)、TFT701のゲート電極の電位はHi電位となり、O
Nする。これにより、ノードαの電位はVDD側に引き上げられ、その電位がVDD−V
thNとなったところでTFT701がOFFし、ノードαは浮遊状態となってTFT7
03がONする。一方、TFT702、704のゲート電極にはこの時点ではパルスが入
力されておらず、Lo電位のままであるので、OFFしている。よって、TFT703の
不純物領域の一端、すなわち第1の入力信号線(1)から入力されるCKがHi電位とな
るのに伴い、出力ノードの電位がVDD側に引き上げられる。
今、ノードα、すなわちTFT703のゲート電極は浮遊状態にあるため、出力ノードの
電位が上昇するのに伴い、ブートストラップによってTFT703のゲート電極の電位は
VDD−VthNからさらに引き上げられる。これにより、TFT703のゲート電極の
電位は、VDD+VthNよりも高い電位を取る。よって出力ノードの電位は、TFT7
03のしきい値によって電位が低下することなく、完全にVDDまで上昇する。
出力パルスは、m段目に帰還し、TFT702、704のゲート電極に入力される。TF
T702、704のゲート電極がHi電位となってONすることにより、ノードαの電位
はVSS側に引き下げられてTFT703がOFFし、出力ノードの電位はLo電位とな
る。
力される。最終段においては、図7(B)において第3の入力信号線(3)より入力され
るべき次段出力パルスがないため、CKがそのまま出力されつづけるが、実施形態と同様
、ダミー段として扱えば問題はない。図7に示した本実施例においては、スタートパルス
を最終段の第3の入力信号線に入力することによって、次の水平期間の直前で最終段出力
パルスを停止させている。この他の方法としては、実施形態の項で述べたようにリセット
信号を用意して、帰線期間中に最終段の第3の入力信号線に入力してやることによって、
パルス出力を停止する方法や、全段の出力ノードを帰線期間中にLo電位に固定するよう
にリセット信号を入力する方法など(図15と同様でよい)がある。
して素子数が少ない点、また、サンプリングパルスの入出力がない期間で浮遊状態をとる
部分が多いことなどから、特に駆動周波数が高い部分向きであるといえる。よって、表示
装置においては、ソース信号線駆動回路等に用いるのが望ましい。
タにおいて、CKは図13(A)に示すように、Hi電位の期間1301とLo電位の期
間1302の長さが等しく、CKBはその極性が反転したものが入力される。このとき、
サンプリングパルスのパルス幅は、CKおよびCKBのパルス幅に等しいため、その出力
は図13(A)において、1303〜1307に示すようになる。1303は第1段目の
サンプリングパルス、1304は第2段目のサンプリングパルス、以下、3〜5段目のサ
ンプリングパルスを示している。
時間および、Hi電位からLo電位に変化する際の立ち下がり時間を有しているため、こ
れに起因して、理想的には現れないはずのパルスの重なりが生ずる場合がある。図13(
A)において、サンプリングパルス1303〜1307は、隣接したパルス間で、立ち上
がり期間と立ち下がり期間が重複している様子が現れている。
、このような隣接したサンプリングパルスの重複によって、不正なタイミングで映像信号
のサンプリングが行われる場合があり、表示品質の低下を招くことになる。
に示すように、CKのパルス幅に差を与える。この場合、Hi電位の期間1308は、L
o電位の期間1309よりもやや短くなっている。CKBも同様に、Hi電位の期間をL
o電位の期間よりもやや短くしている。このようにすることで、CKの立ち上がり期間と
CKBの立ち下がり期間、あるいはCKのたち下がり期間とCKBの立ち上がり期間の重
複がなくなり、したがってサンプリングパルスも、1310〜1314に示すように、隣
接パルス間での立ち上がり期間、立ち下がり期間の重複をなくすことが出来る。
05がONしている期間に、CKもしくはCKBが出力ノードに出力されることによって
サンプリングパルスが出力される。すなわち、ノードαの電位が上昇を始めてから、次段
のサンプリングパルスによってその電位がLo電位に引き落とされるまでの間、CKもし
くはCKBがそのまま出力される。よって、CKの立ち上がり期間とCKBの立ち下がり
期間、あるいはCKのたち下がり期間とCKBの立ち上がり期間が重複している場合、サ
ンプリングパルスの前後に、不正なパルスが出力される場合がある。
、前段のサンプリングパルス1304が入力され、その瞬間より、CKもしくはCKB(
サンプリングパルス1305が出力される段では、CK)がそのまま出力ノードに現れる
ため、1315にて示されるタイミング、すなわち前段のサンプリングパルス1304が
立ち上がり始めるタイミングで、CKがLo電位に下がりきっていないと、図13(B)
に示すように、本来出力されるサンプリングパルス1305の前に不正パルス1316が
現れる。よって、本実施例で示したように、CK、CKBのパルス幅を変調させることに
よって、これらの誤動作を回避することが出来る。
構成した例を示したが、電源電位の高低を置き換えることにより、Pチャネル型TFTの
みを用いても同様の回路が構成出来る。
例である。図16(A)に示したブロック図に関しては、図1に示したNチャネル型のT
FTのみを用いて構成したシフトレジスタと同様の構成であり、ブロック1600が、1
段分のサンプリングパルスを出力するパルス出力回路である。Nチャネル型TFTによっ
て構成されたシフトレジスタと異なる点として、図16(B)に示すように、電源電位の
高低が逆となっている。
図1、図2を用いて説明したので、ここでは詳細な説明は省略する。図2に示したものと
は、ちょうどHi電位とLo電位が逆転した形となる。
うな電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられ
る。それらの一例を図8に示す。
示部3003等により構成されている。本発明は、表示部3003に適用が可能である。
3、操作スイッチ3014、バッテリー3015、受像部3016等により構成されてい
る。本発明は、表示部3012に適用が可能である。
、表示部3023、キーボード3024等により構成されている。本発明は、表示部30
23に適用が可能である。
3、操作ボタン3034、外部インターフェイス3035等により構成されている。本発
明は、表示部3033に適用が可能である。
、表示部3042、操作スイッチ3043、3044等により構成されている。本発明は
表示部3042に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
053、操作スイッチ3054、表示部(B)3055、バッテリー3056等により構
成されている。本発明は、表示部(A)3052および表示部(B)3055に適用が可
能である。
3、表示部3064、操作スイッチ3065、アンテナ3066等により構成されている
。本発明は、表示部3064に適用が可能である。
る。
Claims (1)
- 第1のトランジスタ、第2のトランジスタ、第1の回路及び第2の回路を有し、
前記第1及び前記第2のトランジスタの各々の導電型は同じであり、
前記第1のトランジスタは、ゲートが前記第1の回路に、ソース又はドレインの一方が第1の配線に、ソース又はドレインの他方が前記第2のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第2のトランジスタは、ゲートが前記第2の回路に、ソース又はドレインの他方が第2の配線に電気的に接続されていることを特徴とする半導体装置。
Priority Applications (1)
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---|---|---|---|
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Applications Claiming Priority (1)
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Related Child Applications (3)
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Family Applications (1)
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JP2018176734A Expired - Lifetime JP6691185B2 (ja) | 2018-09-21 | 2018-09-21 | 半導体装置 |
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JP (1) | JP6691185B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10500243A (ja) * | 1994-05-17 | 1998-01-06 | トムソン−エルセデ | 同極性を有するmisトランジスタを使用するシフトレジスタ |
JP2000035772A (ja) * | 1998-05-14 | 2000-02-02 | Casio Comput Co Ltd | シフトレジスタ、表示装置、撮像素子駆動装置及び撮像装置 |
JP2002258819A (ja) * | 2001-02-13 | 2002-09-11 | Samsung Electronics Co Ltd | シフトレジスタと、これを利用した液晶表示装置とそのゲートライン及びデータラインブロック駆動方法 |
-
2018
- 2018-09-21 JP JP2018176734A patent/JP6691185B2/ja not_active Expired - Lifetime
Patent Citations (3)
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