KR100929643B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는, 스토리지 노드 콘택 영역을 갖는 반도체 기판; 상기 반도체 기판의 상부에 구비되고, 상기 스토리지 노드 콘택 영역에 대응하는 부분이 수직적으로 관통되어 다수의 홈이 구비되며, 상기 각 홈은 상부 영역이 하부 영역보다 넓은 직경을 가지고 상기 상부 영역은 일측 수평 방향으로 타측에 비해 비대칭적으로 확장된 형태를 갖는 제1절연막; 상기 각 홈의 상부 영역 타측에 배치된 제2절연막; 및 상기 각 홈이 매립되도록 형성된 도전막을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로서, 보다 자세하게는, 스토리지 노드와 스토리지 노드 콘택 사이의 오버랩 마진을 개선하고, 스토리지 노드 콘택 간의 브릿지를 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화되고 제조 원가를 감소시키기 위하여 반도체 소자를 형성하는 웨이퍼의 크기는 점차 증가하고 있으며, 이와 더불어, 반도체 소자의 집적도를 높이기 위하여 셀 트랜지스터의 크기는 점차 소형화 되어가는 추세이다.
상기 반도체 소자의 고집적화는 회로 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 한다. 또한, 상부 패턴과 하부 패턴간의 콘택 저항을 감소시키고 반도체 소자의 신뢰성 및 고속 구동을 이루기 위하여 하부 패턴과 상부 패턴 간의 안정적인 콘택도 확보되어야만 한다.
이에, 현재 고집적 반도체 소자의 제조시에는 접합 영역과 비트라인, 접합 영역과 캐패시터 간의 연결, 비트라인 콘택 및 스토리지 노드 콘택 형성과 같은 하 부 패턴과 상부 패턴의 형성시 안정적인 콘택을 확보하기 위해 자기정렬콘택(Self Aligned Contact) 공정이 적용되고 있다.
한편, 상기와 같은 자기정렬콘택 공정을 이용한 스토리지 노드 콘택의 형성방법은 홀 타입 방법이 아닌 스토리지 노드 콘택 형성 영역 부분을 라인의 형태로 노출시키고, 상기 노출된 부분에 식각 공정을 수행하여 스토리지 노드 콘택을 형성하는 라인 타입의 자기정렬콘택 공정이 주로 이용된다.
그러나, 상기 라인 타입의 자기정렬콘택 공정을 이용하는 스토리지 노드 콘택 형성 방법은 스토리지 노드 콘택 사이를 분리를 위하여 절연막 형성 후, CMP 공정을 이용하여 비트라인 하드마스크막이 노출될 때까지 평탄화하는 방법으로 수행되며, 상기 CMP 공정에서 상기 CMP가 과도하게 진행할 경우 비트라인 하드마스크막의 잔량이 부족하게 된다.
결과적으로, 스토리지 노드가 비트라인 근처까지 내려오게 되어 스토리지 노드와 비트라인 간의 공간 마진이 부족하게 됨에 따라 스토리지 노드 콘택과 비트라인 간에 브릿지가 유발된다.
또한, 반도체 소자가 고집적화됨에 따라 스토리지 노드 콘택과 스토리지 노드 간의 오버랩 마진(Overlap margin)을 향상시키기 위해 스토리지 노드 콘택을 등방성 식각하여 넓게 형성하는 경우, 상호 인접한 스토리지 노드 콘택 간에 브릿지가 유발된다.
아울러, 상기 스토리지 노드 콘택과 스토리지 노드 간의 오버랩 마진을 개선하기 위하여 스토리지 노드 콘택을 두 번의 공정으로 나누어 형성하는 경우, 아일 랜드(Island) 타입의 마스크를 사용해야 하기 때문에 패터닝 공정에 어려움이 있다.
본 발명은 스토리지 노드와 스토리지 노드 콘택 사이의 오버랩 마진을 개선하고 스토리지 노드 콘택 간의 브릿지를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명에 따른 반도체 소자는, 다수의 스토리지 노드 콘택 영역을 갖는 반도체 기판; 상기 반도체 기판의 상부에 구비되고, 상기 각 스토리지 노드 콘택 영역과 대응하는 부분이 수직적으로 관통되어 홈이 구비되며, 상기 각 홈은 상부 영역이 하부 영역보다 넓은 직경을 가지고 상기 상부 영역은 일측 수평 방향으로 타측에 비해 확장된 형태를 갖는 제1절연막; 상기 각 홈의 상부 영역 타측에 배치된 제2절연막; 및 상기 각 홈이 매립되도록 형성된 도전막을 포함한다.
상기 제1절연막은 산화막으로 이루어진다.
상기 제2절연막은 질화막으로 이루어진다.
상기 도전막은 폴리실리콘막으로 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조 방법은, 상부에 랜딩 플러그 콘택이 구비되고, 다수의 스토리지 노드 콘택 영역을 갖는 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 각 스토리지 노드 콘택 영역 부분의 제1절연막을 식각하여 제1깊이를 갖는 제1홈을 형성하는 단계; 상기 제1홈 부분이 매립되도록 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제1홈의 바닥 부분에 제2절연막이 제2두께로 잔류되도록 함과 아울러 상기 각 스토리지 노드 콘택 영역 일측의 상기 제2절연막을 제거하여 제1절연막을 노출시키는 단계; 상기 노출된 각 스토리지 노드 콘택 영역의 상기 제1절연막 일측 부분을 식각하여 상기 제1홈의 측면으로 제2홈을 형성하는 단계; 상기 제1홈 바닥 부분의 상기 제2절연막 및 제1절연막을 식각하여 상기 랜딩플러그 콘택을 노출시키는 제3홈을 형성하는 단계; 상기 제1 내지 제3홈 내에 도전막을 매립하는 단계; 및 상기 도전막, 상기 제1절연막 및 제2절연막을 평탄화하는 단계를 포함한다.
상기 제1홈을 형성하는 단계는, 상기 제1절연막 상에 다수의 스토리지 노드 콘택 영역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 노출된 스토리지 노드 콘택 영역의 제1절연막 부분을 식각하여 제1깊이를 갖는 제1홈을 형성하는 단계; 및 상기 제1마스크패턴을 제거하는 단계를 포함한다.
상기 제2절연막을 제거하는 단계는, 상기 제2절연막 상에 다수의 스토리지 노드 콘택 영역의 일측 가장자리 부분을 포함하는 일부분을 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제1홈의 바닥 부분 상에 제2절연막이 제2깊이로 잔류되도록 상기 노출된 제2절연막을 식각하는 단계; 및 상기 제2마스크패턴을 제거하는 단계를 포함한다.
상기 제2마스크패턴은 라인 형태로 형성한다.
상기 제2홈은 등방성 식각으로 형성한다.
상기 제1절연막은 산화막으로 형성한다.
상기 제2절연막은 질화막으로 형성한다.
상기 도전막은 폴리실리콘막으로 형성한다.
상기 평탄화는 CMP 공정으로 수행한다.
본 발명은 본 발명은 스토리지 노드 콘택의 상부 영역을 넓은 면적을 갖도록 형성하여 스토리지 노드 콘택과 스토리지 노드 간의 오버랩 마진을 향상시킴과 아울러 각 스토리지 노드 콘택 상부 사이에 절연막을 잔류시켜 각 스토리지 노드 콘택 간의 전기적인 브릿지를 방지함으로써 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
아울러, 스토리지 노드 콘택 마스크를 아일랜드 타입이 아닌 라인 타입으로 형성함으로써 패터닝 공정을 용이하게 수행할 수 있다.
이하에서는 본 발명의 실시예에 따른 반도체 소자 및 그의 제조 방법을 상세히 설명하도록 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 도면이며, 도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자는 상부 영역이 하부 영역보다 넓은 넓이를 갖는 스토리지 노드 콘택을 포함하여 이루어진다.
자세하게, 소자분리막(104)에 의해 구획된 다수의 활성영역(102)을 갖는 반도체 기판(100)의 상기 활성영역(102)에 상호 이격되도록 두 개의 리세스된 게이트(110) 및 상기 소자분리막(104) 상에 게이트(110)가 형성된다. 상기 반도체 기판(100)의 상기 활성 영역(102)에 구비된 각 두 개의 게이트(110) 외측 부분은 스토리지 노드 콘택 영역으로 정의된다.
상기 반도체 기판(100) 상에는 상기 게이트(110)들의 측면을 감싸도록 랜딩 플러그 콘택(120)이 형성되며, 상기 게이트(110)를 포함한 상기 랜딩 플러그 콘택(120) 상에 산화막으로 이루어진 제1절연막(140)이 형성된다.
상기 제1절연막(140)은 상기 각 스토리지 노드 콘택 영역과 대응하는 부분, 즉, 상기 활성 영역(102)에 구비된 각 두 개의 게이트(110) 외측 부분과 대응하는 부분에 상기 랜딩 플러그 콘택(120)의 상부가 노출되도록 스토리지 노드 콘택을 형성하기 위한 홈(T)이 구비된다. 상기 홈(T)은 상부 영역이 하부 영역보다 넓은 직경을 갖도록 이루어지며, 상기 상부 영역은 일측 수평 방향으로 타측 방향에 비해 비대칭적으로 확장된 형태를 갖는다. 상기 홈(T) 상부 영역의 타측에는 질화막으로 이루어진 제2절연막(160)이 형성된다.
상기 홈(T)의 내부에는 상기 홈(T)이 매립되도록 폴리실리콘막으로 이루어진 도전막(170)이 형성되어 스토리지 노드 콘택을 이룬다.
상기 제2절연막(160)은 하나의 스토리지 노드 콘택을 이루는 상기 홈(T) 상부 영역 일측의 확장된 부분에 형성된 도전막(170)이 이웃하는 스토리지 노드 콘택의 도전막과 접촉되는 것을 방지한다. 따라서, 상기 제2도전막(160)은 확장된 부분 의 깊이와 대응하는 두께를 갖도록 형성되며, 바람직하게, 상기 홈(T)의 상부 영역 중 가장 넓은 면적을 이루는 부분까지의 깊이와 대응하는 두께를 갖도록 형성된다.
한편, 본 발명에 따른 반도체 소자는 도 2a 내지 도 2i에 도시된 바와 같은 방법으로 제조된다.
도 2a를 참조하면, 소자분리막(104)에 의해 구획된 다수의 활성영역(102)을 갖는 반도체 기판(100) 상에 다수의 게이트를 포함하는 워드라인(WL)과 비트라인(130)이 형성한다.
자세하게, 상기 도 2a의 X-X' 및 Y-Y'를 절단한 단면도인 도 2b 및 도 2c를 참조하면, 다수의 스토리지 노드 콘택 영역을 갖는 반도체 기판(100)의 활성영역(102) 상에 상호 이격되도록 리세스된 두 개의 게이트(110) 및 상기 소자분리막(104) 상에 게이트(110)를 형성한다.
그런 다음, 상기 반도체 기판(100) 상에는 상기 게이트(110)들의 측면을 감싸도록 랜딩 플러그 콘택(120)을 형성한 후, 상기 게이트(110)를 포함한 상기 랜딩 플러그 콘택(120) 상에 산화막으로 이루어진 제1절연막(140)을 형성한다.
계속해서, 상기 랜딩플러그 콘택(120) 상에 비트라인 콘택(미도시)을 형성한 후, 상기 비트라인 콘택 상에 비트라인(130)을 형성한다.
이어서, 상기 제1절연막(140) 상에 상기 활성 영역(102)에 구비된 각 두 개의 게이트 외측 부분으로 정의되는 스토리지 노드 콘택 영역, 즉, 상기 비트라인(130)의 사이 부분을 노출시키는 제1마스크패턴(150)을 형성한다.
그 다음, 상기 노출된 스토리지 노드 콘택 영역의 제1절연막(140) 부분에 식 각 공정을 수행하여 제1깊이를 갖는 제1홈(T1)을 형성한다.
도 2d를 참조하면, 상기 제1마스크패턴을 제거한 후, 상기 제1홈(T1)이 매립되도록 상기 제1절연막(140) 상에 질화막으로 이루어진 제2절연막(160)을 형성한다.
이어서, 상기 제2절연막(160) 상에 상기 스토리지 노드 콘택 형성 영역, 즉, 제1홈(T1)의 일측 가장자리 부분을 포함하는 상기 제2절연막(160)의 일측 일부분을 노출시키는 제2마스크패턴(152)를 형성한다.
자세하게, 상기 제2마스크패턴(152)은 도 2e에 도시된 바와 같이, 상기 각 스토리지 노드 콘택 영역, 즉, 상기 제1홈(T1)의 일측 가장자리 부분을 포함하는 상기 제2절연막(160)의 일부분이 노출되도록 상기 비트라인(130)에 대하여 대각선방향으로 라인 타입(Line type)으로 형성한다. 상기 제2마스크패턴(152)은, 바람직하게, 평면적으로 상기 제2절연막(160)의 절반 정도의 넓이가 노출되도록 형성한다.
상기 도 2e의 Z-Z'를 절단한 단면도인 도 2f를 참조하면, 상기 노출된 제2절연막(160)에 식각 공정을 수행하여 상기 제1홈(T1)의 바닥 부분 상에 상기 제2절연막(160)이 일부 깊이로 잔류되도록 제거한다. 이때, 상기 식각 공정으로 제2마스크패턴(152)에 의해 노출된 제1홈(T1) 일측 부분의 상기 제1절연막(140) 부분은 노출된다.
도 2g를 참조하면, 상기 제2마스크패턴을 제거한 후, 상기 노출된 제1홈(T1) 일측 부분의 제1절연막(140) 부분에 상기 잔류된 제2절연막(160)을 식각 마스크로 등방성 식각 공정을 수행하여 상기 제1홈(T1)의 일측 부분으로 상기 제1홈(T1)의 타측 부분에 비해 비대칭적으로 확장된 제2홈(T2)을 형성한다.
도 2h를 참조하면, 상기 스토리지 노드 콘택 영역, 즉, 상기 제1홈(T1) 바닥 부분의 제2절연막(160) 및 그 하부에 배치된 상기 제1절연막(140) 부분을 식각하여 상기 랜딩플러그 콘택(120)의 상부를 노출시키는 제3홈(T3)을 형성한다.
도 2i를 참조하면, 상기 제1홈(T1) 내지 제3홈(T3)이 매립되도록 폴리실리콘으로 이루어진 도전막(170)을 형성한다.
그런 다음, 상기 제1 및 제2절연막(140, 160)과 상기 도전막(170)에 CMP 공정으로 평탄화 공정을 수행하여 후속 공정에서 형성되는 스토리지 노드와 접촉 면적이 넓어진 비대칭 구조의 본 발명에 따른 반도체 소자의 스토리지 노드 콘택의 형성을 완료한다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택의 상부 영역을 넓은 면적을 갖도록 형성함으로써 스토리지 노드 콘택과 스토리지 노드 간의 오버랩 마진을 향상시킬 수 있어, 즉, 스토리지 노드 콘택과 스토리지 노드 간의 접촉 면적을 크게 수 있어 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
또한, 상기 각 스토리지 노드 콘택 상부 사이에 절연막을 잔류시킴으로써 스토리지 노드 콘택의 상부를 넓힘과 아울러 각 스토리지 노드 콘택 간의 전기적인 브릿지를 방지할 수 있다.
아울러, 스토리지 노드 콘택 마스크를 아일랜드 타입이 아닌 라인 타입으로 형성함으로써 패터닝 공정을 용이하게 수행할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 도면.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 도면.
Claims (13)
- 다수의 스토리지 노드 콘택 영역을 갖는 반도체 기판;상기 반도체 기판의 상부에 구비되고, 상기 각 스토리지 노드 콘택 영역과 대응하는 부분이 수직적으로 관통되어 홈이 구비되며, 상기 각 홈은 상부 영역이 하부 영역보다 넓은 직경을 가지고 상기 상부 영역은 일측 수평 방향으로 타측에 비해 확장된 형태를 갖는 제1절연막;상기 각 홈의 상부 영역 타측에 배치된 제2절연막; 및상기 각 홈이 매립되도록 형성된 도전막;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제1절연막은 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 도전막은 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자.
- 상부에 랜딩 플러그 콘택이 구비되고, 다수의 스토리지 노드 콘택 영역을 갖는 반도체 기판 상에 제1절연막을 형성하는 단계;상기 각 스토리지 노드 콘택 영역 부분의 제1절연막을 식각하여 제1깊이를 갖는 제1홈을 형성하는 단계;상기 제1홈 부분이 매립되도록 상기 제1절연막 상에 제2절연막을 형성하는 단계;상기 제1홈의 바닥 부분에 제2절연막이 제2두께로 잔류되도록 함과 아울러 상기 각 스토리지 노드 콘택 영역 일측의 상기 제2절연막을 제거하여 제1절연막을 노출시키는 단계;상기 노출된 각 스토리지 노드 콘택 영역의 상기 제1절연막 일측 부분을 식각하여 상기 제1홈의 측면으로 제2홈을 형성하는 단계;상기 제1홈 바닥 부분의 상기 제2절연막 및 제1절연막을 식각하여 상기 랜딩플러그 콘택을 노출시키는 제3홈을 형성하는 단계;상기 제1 내지 제3홈 내에 도전막을 매립하는 단계; 및상기 도전막, 상기 제1절연막 및 제2절연막을 평탄화하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제1홈을 형성하는 단계는,상기 제1절연막 상에 다수의 스토리지 노드 콘택 영역을 노출시키는 제1마스 크패턴을 형성하는 단계;상기 노출된 스토리지 노드 콘택 영역의 제1절연막 부분을 식각하여 제1깊이를 갖는 제1홈을 형성하는 단계; 및상기 제1마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제2절연막을 제거하는 단계는,상기 제2절연막 상에 다수의 스토리지 노드 콘택 영역의 일측 가장자리 부분을 포함하는 일부분을 노출시키는 제2마스크패턴을 형성하는 단계;상기 제1홈의 바닥 부분 상에 제2절연막이 제2깊이로 잔류되도록 상기 노출된 제2절연막을 식각하는 단계; 및상기 제2마스크패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제2마스크패턴은 라인 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제2홈은 등방성 식각으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제1절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제2절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 평탄화는 CMP 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080021584A KR100929643B1 (ko) | 2008-03-07 | 2008-03-07 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080021584A KR100929643B1 (ko) | 2008-03-07 | 2008-03-07 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090096169A KR20090096169A (ko) | 2009-09-10 |
| KR100929643B1 true KR100929643B1 (ko) | 2009-12-03 |
Family
ID=41296407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080021584A KR100929643B1 (ko) | 2008-03-07 | 2008-03-07 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100929643B1 (ko) |
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