KR100699915B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

상부면이 넓은 형태의 콘택을 포함하는 반도체 장치 및 그 제조 방법에서, 상기 반도체 장치는, 기판 상에 구비되고 내부에 콘택 패드들을 포함하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들과, 상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서들과, 상기 비트 라인 구조물들 사이에 구비되고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바 형태의 식각 블록킹 패턴들과, 상기 비트 라인 구조물들을 덮는 제2 층간 절연막과, 상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되어 상기 콘택 패드와 전기적으로 접속하고, 하부보다 상부가 더 넓은 형상을 갖는 스토리지 노드 콘택들 및 상기 스토리지 노드 콘택들 상부면에 구비되는 커패시터들을 포함한다. 상기와 같이, 식각 블록킹 패턴이 구비됨으로서 스토리지 노드 콘택들의 브릿지 불량이 감소된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 DRAM장치의 단면도들이다.

도 2a 내지 도 10b는 본 실시예에 따른 디램 장치를 제조하는 방법을 설명하기 위한 단면도들이다.

도 11은 도 4a 및 4b 단계에서의 평면도이다.

도 12는 도 6a 및 6b 단계에서의 평면도이다.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 상부면이 넓은 형태의 콘택을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.

최근의 반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치들은 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.

상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디 램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액서스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다.

상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다.

상기 커패시터에 포함되는 전극의 유효 면적을 증가시키기 위해서는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다.

상기 디램 장치의 경우, 상기 실린더형 커패시터들은 좁은 면적 내에서 서로 접촉되지 않으면서 형성되어야 한다. 그런데, 커패시터는 액서스 트랜지스터의 소오스/드레인의 어느 한 영역과 전기적으로 접속하여야 하므로, 상기 커패시터가 형성되는 영역은 하부의 소오스/드레인의 위치에 따라 한정된다. 때문에, 이웃하는 커패시터 간의 마진이 협소하여 상기 커패시터들 간이 서로 접촉하는 문제가 빈번하게 발생된다.

최근에는, 상기 커패시터들이 하부의 소오스/드레인의 위치에 관계없이 이웃하는 커패시터들 간의 사이가 넓게 배치될 수 있도록 하기 위한 공정이 개발되고 있다. 구체적으로, 상기 커패시터와 접속하는 스토리지 노드 콘택의 상부면이 상대적으로 넓은 형상을 갖도록 형성하거나 또는 상기 스토리지 노드 콘택의 상부면에 랜딩 패드를 형성함으로서 상기 커패시터 및 스토리지 노드 콘택의 접촉 마진을 증가시키고 있다.

그러나, 상기 스토리지 노드 콘택의 상부면을 상대적으로 넓게 형성하는 경우에는 상기 스토리지 노드 콘택들이 서로 지나치게 가까워지므로 상기 스토리지 노드 콘택들간 브릿지 불량이 쉽게 발생될 수 있다. 또한, 상기 스토리지 노드 콘택의 상부면에 랜딩 패드를 형성하는 경우 증착 및 사진 공정이 추가적으로 수행되어야 하며 랜딩 패드가 미스얼라인 되는 경우 불량이 발생될 수 있다.

따라서, 상부 접촉면의 면적을 충분히 넓으면서도 이웃하는 콘택 간 브릿지 불량을 유발하지 않는 콘택 및 이를 형성하는 방법이 요구되고 있다.

따라서, 본 발명의 제1 목적은 상부 접촉면의 면적이 넓고 콘택 간 브릿지 불량이 감소되는 콘택이 포함된 반도체 장치를 제공하는데 있다.

본 발명의 제2 목적은 상기한 반도체 장치의 제조 방법을 제공하는데 있다.

상기한 제1 목적을 달성하기 위한 본 발명의 반도체 장치는, 기판 상에 구비되고 내부에 콘택 패드들을 포함하는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들과, 상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서들과, 상기 비트 라인 구조물들 사이에 구비되고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바 형태의 식각 블록킹 패턴들과, 상기 비트 라인 구조물들을 덮는 제2 층간 절연막과, 상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되어 상기 콘택 패드와 전기적으로 접속하고, 하부보다 상부가 더 넓은 형상을 갖고, 그 상부는 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제2 방향으로 상기 절연막 스페이서와 접하는 형상을 갖는 스토리지 노드 콘택들 및 상기 스토리지 노드 콘택들 상부면에 구비되는 커패시터들을 포함한다.

상기 식각 블록킹 패턴은 실리콘 질화물로 형성된다.

상기한 제2 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법으로, 상기 기판 상에 내부에 콘택 패드들을 포함하는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들을 형성한다. 상기 비트 라인을 덮으면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바 형태의 개구부들을 갖는 제2 층간 절연막을 형성한다. 상기 개구부들 내부에 식각 블록킹막을 채움으로서 식각 블록킹 패턴들을 형성한다. 상기 절연막 스페이서가 구비된 비트 라인 구조물들 사이의 제2 층간 절연막을 부분적으로 식각하여 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제2 방향으로 상기 비트 라인 구조물의 측벽과 접하는 형상을 갖는 상부 콘택홀을 형성한다. 상기 상부 콘택홀에 의해 노출되어 있는 상기 비트 라인 구조물의 상부 측벽에 절연막 스페이서를 형성한다. 상기 상부 콘택홀 아래에 위치하는 제2 층간 절연막 및 제1 층간 절연막을 부분적으로 식각하여 상기 상부 콘택홀에 비해 내부 폭이 좁고 상기 콘택 패드의 상부면을 노출하는 하부 콘택홀을 형성한다. 상기 상부 콘택홀 및 하부 콘택홀에 도전성 물질을 매립시켜 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제 2 방향으로 상기 절연막 스페이서와 접하는 형상을 갖는 스토리지 노드 콘택을 형성한다. 다음에, 상기 스토리지 노드 콘택들 상부면에 구비되는 커패시터들을 형성한다.

상기 식각 블록킹 패턴은 실리콘 질화물을 사용하여 형성한다.

상기 상부 콘택홀을 형성하기 위해서, 상기 제2 층간 절연막, 비트 라인 구조물 및 식각 블록킹 패턴 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 비트 라인 구조물 및 상기 마스크 패턴에 의해 한정되는 영역을 이방성 식각하여 예비 상부 콘택홀을 형성한다. 상기 예비 상부 콘택홀을 등방성 식각하여 상기 식각 블록킹 패턴을 노출하는 상부 콘택홀을 형성한다.

상기와 같이 식각 블록킹 패턴을 형성함으로서 이웃하는 상기 스토리지 노드 콘택들이 접촉하는 브릿지 불량을 감소시킬 수 있다. 또한, 상기 스토리지 노드 콘택은 커패시터와 접촉하는 상부면이 하부면에 비해 상대적으로 넓게 형성되어 있어 상기 커패시터와의 접촉 마진이 증가될 뿐 아니라, 상기 커패시터들이 서로 최대한 이격되도록 배치할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 DRAM장치의 단면도들이다.

도 1a는 워드 라인 방향(제2 방향)으로 절단한 단면도이고, 도 1b는 비트 라인 방향(제1 방향)으로 절단한 단면도들이다.

도 1a 및 1b를 참조하면, 고립된 액티브 영역을 갖는 기판(100) 상에 게이트(104)가 구비된다. 상기 고립된 액티브 영역은 제1 방향으로 길게 연장되는 형상을 갖고 상기 게이트(104)는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 고립된 액티브 영역에는 2개의 게이트가 구비된다.

상기 게이트(104)는 구체적으로, 게이트 절연막 패턴, 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형상을 갖는다. 즉, 상기 게이트(104)는 디램 장치의 워드 라인으로 제공된다.

상기 게이트(104)의 양측벽에는 실리콘 질화물로 이루어지는 제1 스페이서(106)가 구비된다.

상기 게이트(104)의 양측의 기판 표면 아래에는 소오스 및 드레인으로 제공되기 위한 불순물 영역(도시안됨)들이 구비된다. 상기 고립된 액티브 영역의 중심 부위에 해당하는 제1 불순물 영역은 비트 라인과 접속하기 위한 영역이 되고, 상기 액티브 영역의 양측에 해당하는 제2 불순물 영역은 커패시터와 접속하는 영역이 된다.

상기 게이트(104)를 매립하는 하부 제1 층간 절연막(108)이 구비된다. 상기 하부 제1 층간 절연막(108) 내에는 상기 제1 불순물 영역 및 제2 불순물 영역과 각각 접속하는 콘택 패드(110a, 110b)들이 구비된다.

상기 콘택 패드(110a, 110b)들을 포함하는 상기 하부 제1 층간 절연막(108) 상에 상부 제1 층간 절연막(112)이 더 구비된다. 상기 상부 제1 층간 절연막(112) 내부에는 상기 제1 불순물 영역과 접속하는 제1 콘택 패드(110a)와 연결되는 비트 라인 콘택(도시안됨)이 구비된다. 상기 비트 라인 콘택은 예컨대, 베리어 금속막 패턴 및 텅스텐 패턴으로 이루어질 수 있다.

상기 하부 및 상부 제1 층간 절연막(108, 112)은 실리콘 산화물로 이루어진다.

상기 제1 상부 층간 절연막(112) 상에는 상기 제1 방향으로 연장되는 비트 라인 구조물(120)들이 구비된다. 상기 비트 라인 구조물(120)은 라인 형태의 도전막 패턴(114, 116) 및 캡핑막 패턴(118)이 적층된 형상을 갖는다. 이 때, 상기 도전막 패턴(114, 116)은 금속 패턴, 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 상기 패턴들이 적층된 구조로 이루어질 수 있다. 예컨대, 상기 도전막 패턴(114, 116)은 도시된 것과 같이, 베리어 금속막 패턴(114) 및 텅스텐 패턴(116)이 적층된 구조를 가질 수 있다. 상기 도전막 패턴(114, 116)의 하부면의 일부분은 상기 비트 라인 콘택(도시안됨)과 접해있다. 따라서, 상기 도전막 패턴(114, 116)은 상기 비트 라인 콘택을 통해 상기 제1 불순물 영역과 전기적으로 접속된다.

상기 비트 라인 구조물(120)들 상부의 양측벽을 감싸는 제2 스페이서(136)가 구비된다. 상기 제2 스페이서(136)는 상기 비트 라인 구조물(120)에 포함된 캡핑막 패턴(118)의 측벽에 형성되는 것이 바람직하다. 상기 제2 스페이서(136)는 실리콘 질화물로 이루어 질 수 있다. 즉, 상기 비트 라인 구조물(120)에 포함된 도전막 패턴(114, 116)의 측벽에는 실리콘 산화물에 비해 고유전율을 갖는 실리콘 질화물로 이루어지는 제2 스페이서(136)가 형성되어 있지 않다.

상기 비트 라인 구조물(120)들 사이에 구비되고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바(bar) 형태의 식각 블록킹 패턴(128)들이 구비된다. 상기 식각 블록킹 패턴(128)은 스토리지 노드 콘택(142)이 형성되지 않는 부위 즉, 상기 스토리지 노드 콘택(142)들 사이에 해당하는 부위에 구비된다.

상기 식각 블록킹 패턴(128)은 층간 절연막을 식각하여 콘택홀을 형성하는 공정에서, 과도하게 층간 절연막이 식각됨으로서 이웃하는 콘택들이 서로 연결되는 것을 방지하기 위하여 제공된다. 그러므로, 상기 층간 절연막과의 식각 선택비가 높은 물질로 형성되는 것이 바람직하며, 구체적으로 식각 블록킹 패턴(128)은 실리콘 질화물로 형성될 수 있다.

상기 상부 제1 층간 절연막(112) 상에 상기 비트 라인 구조물(120)을 덮는 제2 층간 절연막(122)이 구비된다. 상기 제2 층간 절연막(122)은 실리콘 산화물로 이루어질 수 있다. 상기 제2 층간 절연막(122)은 상기 식각 블록킹 패턴(128) 부위 및 스토리지 노드 콘택(142) 부위가 제거된 형상을 갖는다. 즉, 상기 식각 블록킹 패턴 (128) 및 스토리지 노드 콘택(142)은 상기 제2 층간 절연막(122)에서 개구된 부위의 내부를 채우도록 형성된다.

상기 제2 층간 절연막(122) 및 상기 상부 제1 층간 절연막(112)을 관통하면서 상기 제2 불순물 영역과 접속하는 제2 콘택 패드(110b)와 연결되는 스토리지 노드 콘택(142)이 구비된다. 상기 스토리지 노드 콘택(142)은 하부보다 상부가 더 넓은 형상을 갖는다.

구체적으로, 상기 스토리지 노드 콘택(142)의 상부는 상기 제1 방향으로 상 기 식각 블록킹 패턴(128)과 접하고 상기 제2 방향으로 상기 제2 스페이서(136)와 접하는 형상을 갖는다.

상기 스토리지 노드 콘택(142)의 상부는 상기 제2 방향에 비해 상기 제1 방향으로 더 넓은 형상을 갖는다. 또한, 상기 스토리지 노드 콘택(142) 하부로부터 상기 제1 방향의 양측으로 동일한 사이즈로 확장된 형상을 갖는다.

상기 스토리지 노드 콘택(142) 상부의 표면을 따라 실리콘 질화막이 형성되어 있다.

상기 스토리지 노드 콘택(142)은 폴리실리콘으로 이루어질 수 있다.

상기 스토리지 노드 콘택(142)들 상부면에는 스토리지 전극(144), 유전막(도시안됨) 및 플레이트 전극(도시안됨)으로 이루어지는 커패시터들이 구비된다. 상기 커패시터는 상기 스토리지 노드 콘택(142)들 상부면의 중심부로부터 상기 제1 방향의 어느 한쪽으로 치우쳐진 위치에 배치된다. 전체적으로, 상기 각 커패시터들은 서로 사선 방향으로 배치된다. 이로 인해, 이웃하는 커패시터들 간의 간격이 넓어지게 된다.

본 발명의 일 실시예에 따른 DRAM장치는 스토리지 노드 콘택 상부면이 제1 방향의 양측으로 확장되어 있다. 그러므로, 스토리지 노드 콘택과 접속하는 커패시터들의 간격을 보다 넓게 배치할 수 있다. 또한, 상기 스토리지 노드 콘택 상부 일측벽에는 식각 블록킹 패턴이 구비되어 있다. 그러므로, 상기 스토리지 노드 콘택들의 브릿지 불량을 감소시킬 수 있다.

또한, 상기 비트 라인 구조물에 포함된 도전막 패턴과 스토리지 노드 콘택 사이에는 실리콘 질화물로 이루어지는 제2 스페이서가 형성되지 않다. 즉, 상기 비트 라인 구조물에 포함된 도전막 패턴과 스토리지 노드 콘택 사이에는 실리콘 질화물에 비해 낮은 유전율을 갖는 제2 층간 절연막이 형성되어 있다. 그러므로, 상기 도전막 패턴과 상기 스토리지 노드 콘택 사이에 생성되는 기생 커패시턴스가 감소된다.

이하에서는 상기에서 설명한 DRAM장치를 제조하기에 적합한 방법을 설명한다.

도 2a 내지 도 10b는 본 실시예에 따른 디램 장치를 제조하는 방법을 설명하기 위한 단면도들이다.

도 2a 내지 도 10b에서 각 a도는 디램 장치를 워드 라인 방향(제2 방향)으로 절단한 단면도이고, 각 b도는 비트 라인 방향(제1 방향)으로 절단한 단면도들이다.

도 11은 도 4a 및 4b 단계에서의 평면도이고, 도 12는 도 6a 및 6b 단계에서의 평면도이다.

도 2a 및 도 2b를 참조하면, 실리콘 기판(100)에 통상의 셸로우 트렌치 소자 분리 공정을 수행하여, 제1 방향을 길이 방향으로 하는 고립된 액티브 영역 및 소자 분리 영역(102)을 구분한다.

구체적으로, 실리콘 기판(100) 상에 버퍼 산화막(도시안됨)을 형성한다. 상기 버퍼 산화막은 이 후에 실리콘 질화막을 형성할 시에 스트레스를 완화시키기 위한 막이다. 이어서, 상기 버퍼 산화막 상에 실리콘 질화막(도시안됨)을 형성한다. 이어서, 통상의 사진 식각 공정에 의해 상기 질화막의 일부를 제거하여 질화막 패턴을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 상기 버퍼 산화막을 건식 식각하여 버퍼 산화막 패턴을 형성한다. 계속해서, 상기 질화막 패턴을 식각 마스크로 이용하여 노출된 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 여기서, 상기 액티브 패턴용 사진식각 공정의 마진을 높이기 위하여 상기 질화막상에 반사 방지층(anti-reflection layer; ARL)(도시하지 않음)을 형성할 수도 있다. 상기 트렌치 내에 실리콘 산화막을 매립하고 이를 평탄화하여 상기 실리콘 질화막 패턴을 노출시킨다. 상기 실리콘 질화막 패턴 및 버퍼 산화막 패턴을 습식 식각 공정에 의해 제거함으로서 소자 분리 영역(102) 및 액티브 영역을 구분한다.

상기 액티브 영역의 표면에 열산화법(thermal oxidation)으로 얇은 게이트 산화막(도시안됨)을 성장시킨 후, 도전 물질로 이루어지는 게이트 전극막(도시안됨) 및 하드 마스크막(도시안됨)을 형성한다. 다음에, 상기 하드 마스크막 및 게이트 전극막을 패터닝하여 게이트 전극 패턴 및 하드 마스크 패턴이 적층된 형태의 게이트(104)를 형성한다.

상기 게이트(104)는 상기 제1 방향과 수직인 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 게이트(104)는 워드 라인과 공통으로 사용된다. 상기 고립된 액티브 영역에는 2개의 게이트(104)가 나란하게 배치되도록 형성된다.

상기 게이트(104)의 양측에는 실리콘 질화물로 이루어지는 제1 스페이서(106)를 형성한다. 이 후, 상기 게이트(104)를 마스크로 이용하여 불순물을 이온주입함으로써, 상기 게이트(104) 양측의 기판 아래로 소오스/드레인으로 제공되기 위 한 제1 및 제2 불순물 영역(도시안됨)을 형성한다. 상기 고립된 액티브 영역의 중심 부위에 형성되는 불순물 영역은 비트 라인과 접속하는 제1 불순물 영역이고, 상기 고립된 액티브 영역의 양측 가장자리에 형성되는 불순물 영역은 커패시터의 스토리지 전극과 접속하는 제2 불순물 영역이다.

이 후, 상기 게이트를 충분히 매립하는 하부 제1 층간 절연막(108)을 형성하고, 통상의 사진 식각 공정에 의해 상기 하부 제1 층간 절연막(108)을 부분적으로 식각하여 소오스/드레인 영역을 각각 노출하는 셀프 얼라인 콘택홀(도시안됨)을 형성한다. 상기 하부 제1 층간 절연막(108)은 실리콘 산화물을 사용하여 형성할 수 있다.

다음에, 상기 콘택홀 내에 도핑된 폴리실리콘을 증착한 후 평탄화 공정을 수행하여, 상기 제1 및 제2 불순물 영역과 접속하는 제1 및 제2 콘택 패드(110a, 110b)들을 형성한다. 이하에서는, 상기 제1 불순물 영역과 접속하는 콘택 패드를 제1 콘택 패드(110a)라 하고, 상기 제2 불순물 영역과 접속하는 제2 콘택 패드(110b)라 한다.

도 3a 및 도 3b를 참조하면, 상기 제1 및 제2 콘택 패드(110)를 포함하는 하부 제1 층간 절연막(110)상에 상부 제1 층간 절연막(112)을 형성한다.

이어서, 상기 상부 제1 층간 절연막(112)의 소정 부위를 식각하여 상기 제1 콘택 패드(110a)만을 선택적으로 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다. 이어서, 상기 비트라인 콘택홀 및 상기 제1 상부 층간 절연막(112) 상에 베리어 금속막(도시안됨)을 형성한다. 상기 베리어 금속막은 티타늄, 티타튬 질화막, 탄탈륨, 탄탈륨 질화막 또는 이들중 적어도 2개의막이 적층된 막으로 형성한다. 이어서, 상기 베리어 금속막 상에 텅스텐막(도시안됨)을 형성한다.

상기 텅스텐막 상에 캡핑막(도시안됨)으로로서 실리콘 질화막을 형성한다. 상기 캡핑막은 상기 텅스텐막을 식각할 시에 하드 마스크로서 제공되며, 이 후 셀프 얼라인 콘택 형성 공정 시에 텅스텐막을 보호하는 역할도 한다. 때문에, 이 후 상기 텅스텐막의 패터닝 공정 및 콘택 형성 공정을 완전히 수행할 때까지 상기 캡핑막이 일정 두께 이상으로 남아있도록 충분히 두꺼워야 한다.

상기 캡핑막 상에, 비트 라인 구조물을 형성하기 위한 제1 포토레지스트 패턴(도시안됨)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴을 이용하여 상기 캡핑막을 식각하여 캡핑막 패턴(118)을 형성한다. 이 후, 상기 제1 포토레지스트 패턴을 통상의 에싱 및 스트립 공정으로 제거한다.

상기 캡핑막 패턴(118)을 식각 마스크로 이용하여 상기 텅스텐막 및 베리어막을 이방성으로 식각한다. 상기 식각 공정을 통해, 베리어막 패턴(114), 텅스텐 패턴(116) 및 캡핑막 패턴(118)으로 이루어지는 비트 라인 구조물(120) 및 비트 라인 콘택(도시안됨)을 동시에 형성한다. 상기 비트 라인 구조물(120)은 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성한다. 그리고, 상기 비트 라인 구조물(120)은 상기 비트 라인 콘택(도시안됨)을 통하여 제1 콘택 패드(110a)와 연결됨으로서, 상기 제1 불순물 영역과 전기적으로 접속한다.

도 4a, 도 4b 및 도 11을 참조하면, 상기 비트 라인 구조물(120)을 완전히 매몰하도록 제2 층간 절연막(122)을 형성한다. 상기 제2 층간 절연막(122)은 실리 콘 산화물을 화학 기상 증착법에 의해 증착시켜 형성할 수 있다. 다음에, 상기 캡핑막 패턴(118)이 상부면에 노출되도록 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정으로 수행할 수 있다. 상기 캡핑막 패턴(118)이 노출되도록 상기 제2 층간 절연막(122)을 평탄화하는 경우 상기 제2 층간 절연막(122)의 높이를 비교적 정확하게 알 수 있다.

상기 제2 층간 절연막(122) 상에 상기 제2 방향으로 연장되는 라인 형상의 식각 마스크 패턴(124)을 형성한다. 상기 식각 마스크 패턴(124)은 사진 공정에 의해 형성된 포토레지스트 패턴을 포함한다. 상기 식각 마스크 패턴(124)은 스토리지 노드 콘택이 형성되지 않는 부위 즉, 상기 스토리지 노드 콘택들 사이에 해당하는 부위를 선택적으로 노출하도록 형성한다.

이 후, 상기 식각 마스크 패턴(124)을 사용하여 상기 노출된 제2 층간 절연막(122)을 부분적으로 식각함으로서 개구부(126)를 형성한다. 상기 식각 공정에서, 상기 식각 마스크 패턴(124) 및 상기 비트 라인 구조물(120)에 의해 한정되는 상기 제2 층간 절연막(122)만이 제거됨으로서, 상기 개구부(126)는 상기 제2 방향으로 연장되는 바(bar) 형상을 갖게된다.

도 5를 참조하면, 상기 개구부(126) 내부를 채우면서 상기 제2 층간 절연막(122) 상에 식각 블록킹막(도시안됨)을 형성한다. 상기 식각 블록킹막은 후속 공정에서 상기 제2 층간 절연막(122)을 부분적으로 식각하여 상부 콘택홀을 형성할 시에, 상기 제2 층간 절연막(122)이 측방으로 과도하게 식각되는 것을 방지하기 위하여 제공된다. 그러므로, 상기 식각 블록킹막은 상기 제2 층간 절연막(122)을 식각 하는 조건에서 거의 식각이 이루어지지 않는 물질을 사용하여 형성하는 것이 바람직하다. 구체적으로, 상기 식각 블록킹막은 실리콘 질화물을 사용하여 형성할 수 있다.

다음에, 상기 제2 층간 절연막(122)의 상부면이 노출되도록 상기 식각 블록킹막을 연마함으로서 상기 개구부(126) 내부에 식각 블록킹 패턴(128)을 형성한다.

도 6a, 도 6b 및 도 12를 참조하면, 상기 제2 층간 절연막(122) 상에 하드 마스크막을 형성한 후, 상기 하드 마스크막을 패터닝함으로서 스토리지 노드 콘택홀을 형성하기 위한 식각 마스크로서 제공되는 하드 마스크 패턴(130)을 형성한다. 상기 하드 마스크 패턴(130)은 상기 제2 방향으로 연장되는 라인 형상을 갖는다.

상기 하드 마스크 패턴(130)은 캡핑막 패턴(118)을 식각하는 조건 및 제2 층간 절연막(122)을 식각하는 조건 하에서 거의 식각이 이루어지지 않는 물질로 형성되는 것이 바람직하다. 그러므로, 상기 하드 마스크 패턴(130)은 폴리실리콘으로 형성되는 것이 바람직하다.

이 후, 상기 하드 마스크 패턴(130)을 사용하여 상기 제2 층간 절연막(122)을 부분적으로 이방성 식각함으로서 예비 상부 콘택홀(132)을 형성한다. 이 때, 상기 비트 라인 구조물(120) 및 상기 하드 마스크 패턴(130)에 의해 한정되는 상기 제2 층간 절연막(122)만이 제거됨으로서, 콘택홀의 형상을 갖게된다. 상기 예비 상부 콘택홀(132)은 상기 비트 라인 구조물의 캡핑막 패턴(118)의 상부 일부분을 노출하도록 형성된다.

도 7a 및 도 7b를 참조하면, 상기 예비 상부 콘택홀(132)을 등방성으로 식각 함으로서 상기 예비 상부 콘택홀(132)보다 내부 폭이 넓은 상부 콘택홀(134)을 형성한다. 상기 등방성 식각은 습식 식각 공정을 포함한다.

상기 등방성 식각 공정을 통해 형성되는 상기 상부 콘택홀(134)은 제1 방향으로는 상기 식각 블록킹 패턴(128)과 접하고 상기 제2 방향으로는 상기 비트 라인 구조물(120)의 측벽과 접하는 형상을 갖도록 한다. 이 때, 상기 상부 콘택홀(134)의 표면에는 상기 비트 라인 구조물(120)의 도전막 패턴(114, 116)이 노출되지 않도록 하는 것이 바람직하다.

상기 식각 블록킹 패턴(128)이 형성되어 있으므로, 상기 예비 상부 콘택홀(132)의 내부를 확장시키는 과정에서 과도 식각에 의해 이웃하는 상부 콘택홀(134)들이 서로 연결되는 등의 문제가 거의 발생되지 않는다. 때문에, 상부 콘택홀(134)들이 서로 연결됨으로서 발생되는 불량이 감소된다.

도 8a 및 도 8b를 참조하면, 상기 상부 콘택홀(134)이 형성되어 있는 제2 층간 절연막(122), 하드 마스크 패턴(130) 및 비트 라인 구조물(120)의 표면 프로파일을 따라 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물로 형성될 수 있다.

상기 스페이서용 절연막을 이방성으로 식각함으로서 상기 비트 라인 구조물(120)의 상부 측벽에 제2 스페이서(136)를 형성한다. 상기 제2 스페이서(136)를 형성할 시에, 상기 상부 콘택홀(134)에서 상기 하드 마스크 패턴(130)에 의해 가려지는 표면 부위에는 도시된 것과 같이 상기 스페이서용 절연막이 남아있게 된다.

도 9a 및 도 9b를 참조하면, 상기 하드 마스크 패턴(130)에 의해 노출되는 제2 층간 절연막(122)을 식각하고 계속하여 상기 상부 제1 층간 절연막(112)을 이방성으로 식각함으로서 상기 상부 콘택홀(134)과 연통하고 상기 제2 콘택 패드(110b)의 상부면을 노출하는 하부 콘택홀(138)을 형성한다. 상기 하부 콘택홀(138)은 상기 상부 콘택홀(134)에 비해 좁은 내부 폭을 갖는다.

상기 상부 콘택홀(134) 및 하부 콘택홀(138)은 스토리지 전극과 접속되기 위한 스토리지 노드 콘택홀(140)로 제공된다.

도 10a 및 도 10b를 참조하면, 상기 스토리지 노드 콘택홀(140) 내에 도전 물질을 매립하고, 상기 캡핑막 패턴(118)의 상부면이 노출되도록 상기 도전 물질 및 상기 하드 마스크 패턴(130)을 연마하여 스토리지 노드 콘택(142)들을 형성한다.

상기 스토리지 노드 콘택(142)은 상기 제2 스페이서(136)가 형성된 비트 라인 구조물(120)들 사이에 구비되어 상기 제2 콘택 패드(110b)와 전기적으로 접속하고, 하부보다 상부가 더 넓은 형상을 갖고, 그 상부는 상기 제1 방향으로 상기 식각 블록킹 패턴(128)과 접하고 상기 제2 방향으로 상기 제2 스페이서(136)와 접하는 형상을 갖게 된다.

다시 도 1a 및 도 1b를 참조하면, 상기 스토리지 노드 콘택(142)들 상의 소정 영역과 접하는 실린더형의 스토리지 전극(144)들을 형성한다.

상기 스토리지 전극 형성하는 방법을 간단히 설명하면, 우선, 스토리지 노드 콘택(142)이 형성되어 있는 제2 층간 절연막(122) 상에, BPSG, TEOS 또는 이들이 적층된 형태의 몰드막(도시안됨)을 형성한다. 상기 몰드막의 소정 영역을 식각하여 상기 스토리지 노드 콘택 상부면을 노출시키는 개구부(도시안됨)를 형성한다. 다음에, 상기 개구부의 표면 및 상기 몰드막 표면 상에 도핑된 폴리실리콘막을 증착하고, 상기 폴리실리콘막이 증착되어 있는 개구부를 매몰하도록 USG와 같은 물질로서 희생막(도시안됨)을 형성한다. 다음에, 상기 몰드막 상에 형성되어 있는 폴리실리콘막이 제거되어 각 노드가 분리되도록 화학 기계적 연마 공정을 수행한다. 다음에, 상기 희생막 및 몰드막을 등방성 식각 공정으로 제거하여, 상기 실린더형의 스토리지 전극(144)이 형성된다. 그런데, 상기 스토리지 전극(144)과 접속하는 스토리지 노드 콘택(142)의 상부면이 넓어져 있어, 상기 스토리지 전극(144)의 위치에 대한 한정을 최소화할 수 있다.

이 때, 상기 스토리지 전극(144)은 상기 스토리지 노드 콘택(142) 상부면의 중심을 기준으로 상기 제1 방향의 어느 한쪽으로 치우쳐진 위치상에 형성되도록 하는 것이 바람직하다. 구체적으로, 전체의 상기 스토리지 전극(144)들이 서로 사선으로 배치되도록 하여, 이웃하는 스토리지 전극(144)들 사이의 간격을 넓게 한다.

이어서, 도시하지는 않았으나, 상기 스토리지 전극(144) 내부면 및 외부면에 유전막을 증착한다. 이어서, 상기 유전막 상에 플레이트 전극을 형성한다.

상술한 바와 같이 본 발명에 의하면,

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

1. 기판 상에 구비되고, 내부에 콘택 패드들을 포함하는 제1 층간 절연막;

   상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들;

   상기 비트 라인 구조물들 상부의 양측벽을 부분적으로 감싸는 절연막 스페이서들;

   상기 비트 라인 구조물들 사이에 구비되고, 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바 형태의 식각 블록킹 패턴들;

   상기 비트 라인 구조물들을 덮는 제2 층간 절연막;

   상기 절연막 스페이서가 형성된 비트 라인 구조물들 사이에 구비되어 상기 콘택 패드와 전기적으로 접속하고, 하부보다 상부가 더 넓은 형상을 갖고, 그 상부는 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제2 방향으로 상기 절연막 스페이서와 접하는 형상을 갖는 스토리지 노드 콘택들; 및

   상기 스토리지 노드 콘택들 상부면에 구비되는 커패시터들을 포함하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 식각 블록킹 패턴은 실리콘 질화물로 형성된 것을 특징으로 하는 반도체 장치.
3. 기판 상에, 내부에 콘택 패드들을 포함하는 제1 층간 절연막을 형성하는 단 계;

   상기 제1 층간 절연막 상에 제1 방향으로 연장되는 비트 라인 구조물들을 형성하는 단계;

   상기 비트 라인을 덮으면서 상기 제1 방향과 수직하는 제2 방향으로 연장되는 바 형태의 개구부들을 갖는 제2 층간 절연막을 형성하는 단계;

   상기 개구부들 내부에 식각 블록킹막을 채움으로서 식각 블록킹 패턴들을 형성하는 단계;

   상기 절연막 스페이서가 구비된 비트 라인 구조물들 사이의 제2 층간 절연막을 부분적으로 식각하여 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제2 방향으로 상기 비트 라인 구조물의 측벽과 접하는 형상을 갖는 상부 콘택홀을 형성하는 단계;

   상기 상부 콘택홀에 의해 노출되어 있는 상기 비트 라인 구조물의 상부 측벽에 절연막 스페이서를 형성하는 단계;

   상기 상부 콘택홀 아래에 위치하는 제2 층간 절연막 및 제1 층간 절연막을 부분적으로 식각하여 상기 상부 콘택홀에 비해 내부 폭이 좁고 상기 콘택 패드의 상부면을 노출하는 하부 콘택홀을 형성하는 단계;

   상기 상부 콘택홀 및 하부 콘택홀에 도전성 물질을 매립시켜 상기 제1 방향으로 상기 식각 블록킹 패턴과 접하고 상기 제2 방향으로 상기 절연막 스페이서와 접하는 형상을 갖는 스토리지 노드 콘택을 형성하는 단계; 및

   상기 스토리지 노드 콘택들 상부면에 구비되는 커패시터들을 형성하는 단계 를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제3항에 있어서, 상기 식각 블록킹 패턴은 실리콘 질화물을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1항에 있어서, 상기 상부 콘택홀을 형성하는 단계는,

   상기 제2 층간 절연막, 비트 라인 구조물 및 식각 블록킹 패턴 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴을 식각 마스크로 하여 상기 비트 라인 구조물 및 상기 마스크 패턴에 의해 한정되는 영역을 이방성 식각하여 예비 상부 콘택홀을 형성하는 단계; 및

   상기 예비 상부 콘택홀을 등방성 식각하여 상기 식각 블록킹 패턴을 노출하는 상부 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.

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