KR101097473B1 - 반도체 장치의 수직 채널 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor) 형성 방법에 관한 것이다. 본 발명은 반도체 장치 제조 방법에 있어서, 기판상에 필라가 형성될 영역을 덮으면서 제1방향으로 연장되는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각 베리어로 상기 기판을 1차식각하는 단계; 상기 1차식각된 영역에 절연막을 매립하는 단계; 상기 절연막이 매립된 결과물 상에 상기 필라가 형성될 영역을 덮으면서 상기 제1방향과 교차하는 제2방향으로 연장되는 제2포토레지스트 패턴을 형성하는 단계; 및 상기 제2포토레지스트 패턴을 식각 베리어로 상기 결과물을 2차식각하는 단계를 포함하되, 상기 1차식각 깊이는 상기 필라 높이와 소자분리 트렌치 깊이의 합에 해당하고, 상기 2차식각 깊이는 상기 필라의 높이에 해당하는 것을 특징으로 한다. 본 발명에 따르면, 하드마스크층의 손상을 최소화할 수 있으며, 오버레이 마진(overlay margin) 부족으로 인한 필라 측벽 및 서라운딩 게이트 전극의 손상 및 낫 오픈(not open) 현상을 방지할 수 있다.
수직 채널 트랜지스터, 필라, 소자분리 트렌치
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 수직 채널 트랜지스터(vertical channel transistor) 형성 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 웨이퍼 상에 집적되는 셀의 면적이 축소되고 있다. 이러한 평면적의 감소는 평판형 트랜지스터의 채널 길이를 감소시키기 때문에, DIBL(Drain Indeuced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 발생시킨다. 따라서, 평판형 트랜지스터 구조로는 반도체 장치의 집적도 향상에 한계가 있다.
이와 같은 평판형 트랜지스터의 집적 한계를 극복하기 위해, 종래기술은 집적도를 증가시키면서 동시에 트랜지스터의 채널 길이를 보장할 수 있도록 수직 채널 트랜지스터(vertical channel transistor) 구조를 제안하였다.
도 1a는 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 평면을 나타내는 도면이다.
도시된 바와 같이, 수직 채널 트랜지스터는 기판(100)으로부터 수직으로 돌출된 복수의 필라(P)를 포함하며, 필라(P)는 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열된다. 여기서, 제1방향으로 배열되는 필라(P) 열들 사이의 기판(100)에는 비트라인용 불순물 영역을 상호 분리하는 소자분리 트렌치(T)가 구비되며, 상호 분리된 불순물 영역은 비트라인(BL)으로 사용된다. 또한, 기판(100) 상에는 필라(P) 하부 측벽을 둘러싸는 서라운딩 게이트 전극(미도시)을 전기적으로 연결시키면서 제2방향으로 연장되는 워드라인(WL)이 형성된다.
도 1b 내지 도 1d는 종래기술에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도로서, 도 1a의 제2방향(B-B') 단면도이다.
도 1b에 도시된 바와 같이, 기판(100) 상에 섬 형태의 하드마스크 패턴(110)을 형성한 후, 하드마스크 패턴(110)을 식각 베리어로 기판(100)을 소정 깊이 식각하여 필라(P)를 형성한다. 이어서, 필라(P)가 형성된 결과물의 전면에 게이트 절연막(120)을 형성한다.
도 1c에 도시된 바와 같이, 필라(P) 하부의 측벽에 이를 둘러싸는 서라운딩 게이트 전극(130)을 형성한 후, 서라운딩 게이트 전극(130)이 형성된 결과물의 전면에 식각 정지막(140)을 형성한다. 이어서, 필라(P) 간의 기판(100) 내에 불순물을 이온 주입하여 불순물 영역(미도시)을 형성한 후, 필라(P) 간의 갭 영역을 절연막(150)으로 매립한다.
도 1d에 도시된 바와 같이, 절연막(150)이 매립된 결과물 상에 제1방향으로 배열되는 필라(P) 열들을 덮으면서 소자 분리 트렌치(T) 예정 영역을 노출하는 라인형의 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 베리어로 절연막(150) 및 기판(100)을 소정 깊이 식각함으로써 제1방향으로 배열되는 필라(P) 열들 사이의 기판(100) 내에 제1방향으로 연장되는 소자분리 트렌치(T)를 형성한다.
전술한 바와 같이, 종래의 수직 채널 트랜지스터 형성 공정은 필라(P)를 형성한 후에, 필라(P) 열들 사이의 기판(100)을 소정 깊이 식각하여 소자분리 트렌치(T)를 형성한다. 그러나, 필라(P)를 형성하는 과정은 섬 형태의 하드마스크 패턴(110)을 이용하여 수행되기 때문에, 하드마스크 패턴(110)의 손상이 크다.
이와 같은 하드마스트 패턴(110)의 손상은 소자분리 트렌치(T) 형성시 오버레이 마진(overlay margin) 부족에 의해 소자분리 트렌치(T)를 위한 포토레지스트 패턴과 소자분리 트렌치(T) 예정 영역이 어긋나는 경우 더 크게 발생할 수 있다. 따라서, 하드마스크 패턴(110)이 후속 다마신 워드라인 형성 공정 등에서 식각 베리어로서의 역할을 수행할 수 없게 된다.
또한, 오버레이 마진(overlay margin) 부족에 의해 소자분리 트렌치(T)를 위한 포토레지스트 패턴과 소자분리 트렌치(T) 예정 영역이 어긋나는 경우, 소자분리 트렌치(T) 식각 과정에서 필라(P) 측벽 및 서라운딩 게이트 전극(130)이 노출되거나 손상될 수 있으며, 이는 후속 공정에서 누설 전류, 서라운딩 게이트 전극(130) 브릿지 형상 등을 초래하게 된다. 이와 같은, 오버레이 마진(overlay margin) 부족에 의한 문제점들은 반도체 장치 집적도 증가에 따라 더욱 심화된다.
또한, 반도체 장치의 집적도가 향상에 따라 피라(P) 열들 사이의 폭이 감소하는 경우, 필라(P) 열들 사이의 기판(100)이 목표 깊이로 식각되지 않을 수 있다. 이는 식각 공정의 한계에 의한 것으로, 소자분리 트렌치(T)가 형성되지 못하는 낫 오픈(not opem) 현상을 초래한다. 이와 같은 낫 오픈 현상을 방지하기 위해 과도 식각을 수행하는 경우, 필라(P) 상부의 하드마스크(110)가 더욱 손상되어 후속 다마신 워드라인 형성 공정 등에서 식각 베리어로서의 역할을 수행할 수 없게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 라인형의 마스크를 이용하여 필라와 소자분리 트렌치를 함께 형성하는 반도체 장치의 수직 채널 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 기판상에 필라가 형성될 영역을 덮으면서 제1방향으로 연장되는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각 베리어로 상기 기판을 1차식각하는 단계; 상기 1차식각된 영역에 절연막을 매립하는 단계; 상기 절연막이 매립된 결과물 상에 상기 필라가 형성될 영역을 덮으면서 상기 제1방향과 교차하는 제2방향으로 연장되는 제2포토레지스트 패턴을 형성하는 단계; 및 상기 제2포토레지스트 패턴을 식각 베리어로 상기 결과물을 2차식각하는 단계를 포함하되, 상기 1차식각 깊이는 상기 필라 높이와 소자분리 트렌치 깊이의 합에 해당하고, 상기 2차식각 깊이는 상기 필라의 높이에 해당하는 것을 특징으로 한다.
본 발명에 따르면, 라인형의 마스크를 이용하여 필라 형성시 소자분리 트렌치를 함께 형성함으로써, 하드마스크층의 손상을 최소화할 수 있으며, 오버레이 마진(overlay margin) 부족으로 인한 필라 측벽 및 서라운딩 게이트 전극의 손상을 방지할 수 있다. 또한, 낫 오픈(not open) 현상을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 평면을 나타내는 도면이다.
도시된 바와 같이, 수직 채널 트랜지스터는 기판(200)으로부터 수직으로 돌출된 복수의 필라(P)를 포함하며, 필라(P)는 제1방향(A-A') 및 제1방향과 교차하는 제2방향(B-B')으로 배열된다. 여기서, 제1방향으로 배열되는 필라(P) 열들 사이의 기판(200)에는 비트라인용 불순물 영역을 상호 분리하는 소자분리 트렌치(T)가 구비되며, 상호 분리된 불순물 영역은 비트라인(BL)으로 사용된다. 또한, 기판(200) 상에는 필라(P) 하부 측벽을 둘러싸는 서라운딩 게이트 전극(미도시)을 전기적으로 연결시키면서 제2방향으로 연장되는 워드라인(WL)이 형성된다.
도 2b 내지 도 2e는 본 발명의 일 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 장치의 제조 공정을 설명하기 위한 반도체 장치의 공정 단면도이다. 여기서, (a)는 도 2a의 제1방향(A-A') 단면도이고, (b)는 도 2a의 제2방향(B-B') 단면도이다.
도 2b에 도시된 바와 같이, 기판(200) 상에 하드마스크 패턴(210), 비정질 탄소막(amorphous carbon layer;220) 및 반사방지막(230)을 차례로 형성한다. 여기서, 하드마스크 패턴(210)은 하부의 산화막 및 상부의 질화막으로 형성되는 것이 바람직하다. 이어서, 반사방지막(230) 상에 후속 필라(P)가 형성될 영역(이하, 필라(P) 예정 영역이라 한다.)을 덮으면서 제1방향으로 연장되는 라인형의 제1포토레지스트 패턴(240)을 형성한다.
도 2c에 도시된 바와 같이, 제1포토레지스트 패턴(240)을 식각 베리어로 반사방지막(230), 비정질탄소막(220), 하드마스크 패턴(210) 및 기판(200)을 1차식각한다. 이때, 1차식각 깊이(D1)는 필라(P)의 높이 및 소자분리 트렌치의 깊이의 합에 해당하며, 예를 들어, 2500 내지 3000Å인 것이 바람직하다. 이로써, 필라(P)의 일부 측면 및 소자분리 트렌치(T)가 형성되는데, 이때 소자분리 트렌치의 깊이는 800 내지 900Å인 것이 바람직하다.
도 2d에 도시된 바와 같이, 1차식각된 영역에 절연막(250)을 매립한 후, 절연막(250)이 매립된 결과물 상에 비정질탄소막(amorphous carbon layer;260) 및 반 사방지막(270)을 차례로 형성한다.
이어서, 반사방지막(270) 상에 필라(P) 예정 영역을 덮으면서 제2방향으로 연장되는 라인형의 제2포토레지스트 패턴(280)을 형성한다.
도 2e에 도시된 바와 같이, 제2포토레지스트 패턴(280)을 식각 베리어로 반사방지막(270), 비정질탄소막(260), 하드마스크 패턴(210) 및 기판(200)을 2차식각한다. 이때, 2차식각 깊이(D2)는 필라(P)의 높이에 해당하며, 예를 들어, 1900 내지 2100Å인 것이 바람직하다. 이로써, 필라의 나머지 측면이 형성된다. 즉, 필라(P)가 형성된다. 특히, 1차식각 깊이(D1)와 2차식각 깊이(D2)의 차이가 800 내지 900Å인 것이 바람직하다.
본 발명에 따르면 1차식각에 의해 형성된 제1방향으로 배열되는 필라(P) 열들 사이의 갭 영역은, 2차식각에 의해 형성된 제2방향으로 배열되는 필라(P) 열들 사이의 갭 영역에 비해 더 깊게 형성된다. 즉, 제1방향으로 배열되는 필라(P) 열들 사이의 갭 영역 하부는 소자분리 트렌치(T)로 사용될 수 있다.
이와 같이, 라인형의 마스크를 이용하여 필라(P)의 일측 형성 시 소자분리 트렌치(T)를 함께 형성함으로써 하드마스크 패턴(210)의 손상을 최소화할 수 있다. 또한, 소자분리 트렌치(T)를 위한 별도의 포토레지스트 패턴을 사용할 필요가 없으므로 오버레이 마진(overlay margin) 부족으로 인한 필라(P) 측벽 및 서라운딩 게이트 전극 손상을 방지할 수 있다. 뿐만 아니라, 낫 오픈(not open) 현상을 방지할 수 있다.
이어서, 본 명세서에서는 도시되지 않았으나, 필라(P)가 형성된 결과물의 전면에 게이트 절연막을 형성한 후, 게이트 절연막이 형성된 필라(P) 하부의 측벽에 서라운딩 게이트 전극을 형성하는 등 공지의 후속 공정을 수행한다.
본 명세서에서는 1차식각을 통해 필라의 일부 측면 및 소자분리트렌치를 형성한 후에, 2차식각을 통해 필라의 나머지 측면을 형성하도록 설명하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 따라서, 1차식각 단계와 2차식각 단계는 순서를 바꾸어 수행될 수 있으며, 필라의 일부 측면을 형성한 후에, 필라의 나머지 측면 및 소자분리 트렌치를 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 장치의 수직 채널 트랜지스터 형성 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
P: 필라, T: 소자분리 트렌치, BL: 비트 라인, WL: 워드라인, 100: 기판, 110: 하드마스크 패턴, 120: 게이트 절연막, 130: 서라운딩 게이트 전극, 140: 식각 정지막, 150: 절연막, 200: 기판, 210: 하드마스크 패턴, 220: 비정질 탄소막, 230: 반사방지막, 240: 제1포토레지스트 패턴, 250: 절연막, 260: 비정질 탄소막, 270: 반사방지막, 280: 제2포토레지스트 패턴
Claims (10)
- 기판상에 필라가 형성될 영역을 덮으면서 제1방향으로 연장되는 제1포토레지스트 패턴을 형성하는 단계;상기 제1포토레지스트 패턴을 식각 베리어로 상기 기판을 1차식각하는 단계;상기 1차식각된 영역에 절연막을 매립하는 단계;상기 절연막이 매립된 결과물 상에 상기 필라가 형성될 영역을 덮으면서 상기 제1방향과 교차하는 제2방향으로 연장되는 제2포토레지스트 패턴을 형성하는 단계; 및상기 제2포토레지스트 패턴을 식각 베리어로 상기 결과물을 2차식각하는 단계를 포함하되,상기 1차식각 깊이는 상기 필라의 높이와 소자분리 트렌치 깊이의 합에 해당하고, 상기 2차식각 깊이는 상기 필라의 높이에 해당하는반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 반도체 장치는,제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 복수의 필라를 포함하는
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차식각에 의해 형성되는 상기 제1방향으로 배열되는 필라 열들 사이의 갭 영역 하부는,소자분리 트렌치로 사용되는반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차식각 깊이는,2500 내지 3000Å인반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 2차식각 깊이는,1900 내지 2100Å인반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차식각 단계와 2차식각 단계의 식각 깊이 차이는,800 내지 900Å인반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차식각 단계는,상기 필라의 일부 측면 및 소자분리 트렌치를 형성하고,상기 2차식각 단계는,상기 필라의 나머지 측면을 형성하는반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 필라는,상부와 하부의 폭이 동일한반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제2포토레지스트 패턴 형성 단계 및 2차식각단계는,상기 제1포토레지스트 패턴 형성 단계 이전에 수행되는반도체 장치의 수직 채널 트랜지스터 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 필라 형성 단계 후에,상기 필라가 형성된 결과물의 전면에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막이 형성된 필라의 하부에 서라운딩 게이트 전극을 형성하는 단계를 더 포함하는 반도체 장치의 수직 채널 형성 방법.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080047233A KR101097473B1 (ko) | 2008-05-21 | 2008-05-21 | 반도체 장치의 수직 채널 트랜지스터 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101097473B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101802220B1 (ko) | 2010-12-20 | 2017-11-29 | 삼성전자주식회사 | 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
-
2008
- 2008-05-21 KR KR1020080047233A patent/KR101097473B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR20090121107A (ko) | 2009-11-25 |
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