KR100827509B1 - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 랜딩 플러그 콘택 마스크를 이용한 패턴 형성 시 비트라인 콘택 플러그 부분이 단락되고 공정 마진이 감소되는 문제를 해결하기 위하여, 복층구조의 비트라인 콘택을 형성하되 비교적 용이하게 형성할 수 있는 라인 패턴을 이용하여 먼저 비트라인 콘택 영역이 될 부분을 형성한 후 그 상부에 비트라인 콘택이 확장될 수 있도하는 비트라인 형성 공정을 수행함으로써, 한번의 공정으로 비트라인 콘택홀을 형성 할 경우 비트라인 콘택 플러그간에 서로 단락되는 문제를 방지할 수 있고 반도체 소자의 공정 마진을 향상시키면서 반도체 소자의 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 및 도 1b는 종래 기술에 따른 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성 방법을 도시한 레이아웃.
도 2a 및 도 2b는 종래 기술에 따른 랜딩 플러그 콘택 형성 방법을 도시한 레이아웃.
도 3은 비트라인 콘택 플러그가 서로 단락된 것을 나타낸 평면 사진.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도(i) 및 단면도(ii)들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 랜딩 플러그 콘택 마스크를 이용한 패턴 형성 시 비트라인 콘택 플러그 부분이 단락되고 공정 마진이 감소하는 문제를 해결하기 위하여, 복층구조의 비트라인 콘택을 형성하되 비교적 용이하게 형성할 수 있는 라인 패턴을 이용하여 먼저 비트라인 콘택 영역이 될 부분을 형성한 후 그 상부에 비트라인 콘택이 확장될 수 있도록 하는 비트라인 형성 공정을 수행함으로써, 한 번의 공정으로 비트라인 콘택홀을 형성할 경우 비트라인 콘 택 플러그간에 서로 단락되는 문제를 방지할 수 있고 반도체 소자의 공정 마진을 향상시키면서 반도체 소자의 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자의 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그는 게이트 사이의 활성영역에 형성된다. 따라서 반도체 소자가 고집적화될수록 게이트 사이의 영역은 좁아지고 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성을 위한 공정 마진이 감소하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그 형성 방법을 도시한 레이아웃이다.
도 1a를 참조하면, 반도체 기판(10) 상에 활성영역(20)을 정의하는 소자분리막(30)이 형성되며, 그 상부에 게이트(40)가 형성된다.
여기서, 게이트(40)에 의해서 3분할된 활성영역(20) 중 양 에지부에 스토리지 노드 콘택홀(50)이 형성되며, 활성영역(20)의 중심부에는 비트라인 콘택홀(60)이 형성된다. 이때, 비트라인 콘택홀(60)은 반도체 소자의 전기적 특성 및 공정 마진을 향상시키기 위하여 타원형으로 형성된다.
도 1b를 참조하면, 스토리지 노드 콘택홀(50) 및 비트라인 콘택홀(60)에 폴리실리콘층을 매립하여 스토리지 노드 콘택 플러그(55) 및 비트라인 콘택 플러그(65)를 형성한다.
여기서, 반도체 소자의 크기가 감소할수록 콘택홀의 크기가 작아지므로 공정 마진이 점점 감소하는 문제가 있다.
도 2a 및 도 2b는 종래 기술에 따른 랜딩 플러그 콘택 형성 방법을 도시한 레이아웃이다.
도 2a를 참조하면, 활성영역(20)의 스토리지 노드 콘택 영역, 비트라인 콘택 영역 및 소정의 게이트 영역을 노출시키는 최소한의 마스크 패턴만을 형성하여 한 번에 비트라인 콘택홀 및 스토리지 노드 콘택홀을 형성한다. 이때, 비트라인 콘택홀 및 스토리지 노드 콘택홀을 통합하여 랜딩 플러그 콘택홀이라 하며, 랜딩 플러그 콘택홀을 노출시키는 마스크 패턴을 랜딩 플러그 콘택 마스크(70)라 한다.
도 2b를 참조하면, 랜딩 플러그 콘택홀에 폴리실리콘층을 매립하여 랜딩 플러그 콘택(80)을 형성한다.
여기서, 랜딩 플러그 콘택 마스크를 이용한 방법은 콘택홀 형성 마진을 향상시킬 수 있으나 비트라인 콘택 플러그가 지나치게 크게 형성되어 비트라인 콘택 플러그 간에 서로 단락되는 문제가 발생한다.
도 3은 비트라인 콘택 플러그가 서로 단락된 것을 나타낸 평면 사진이다.
도 3을 참조하면, 타원형으로 형성된 비트라인 콘택 플러그의 길이 방향에 대하여 단락 현상이 발생한 것(ⓐ 영역 참조)을 알 수 있다.
상술한 바와 같이, 종래 기술에 따른 스토리지 노드 콘택 및 비트라인 콘택 형성 방법은 반도체 소자가 고집적화될수록 그 형성 공정 마진이 감소하고 불량 발생 확률이 증가하여 반도체 소자의 신뢰성을 감소시키는 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 복층구조의 비트라인 콘택을 형 성하되 비교적 용이하게 형성할 수 있는 라인 패턴을 이용하여 먼저 비트라인 콘택 영역이 될 부분을 형성한 후 그 상부에 비트라인 콘택이 확장될 수 있도록 하는 비트라인 형성 공정을 수행함으로써, 한 번의 공정으로 비트라인 콘택홀을 형성할 경우 비트라인 콘택 플러그간에 서로 단락되는 문제를 방지할 수 있고 반도체 소자의 공정 마진을 향상시키면서 반도체 소자의 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
(a) 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
(b) 상기 반도체 기판 상에 게이트를 형성하는 단계와,
(c) 상기 반도체 기판 전면에 제 1 층간절연막을 형성한 후 이를 평탄화 하는 단계와,
(d) 상기 활성영역의 길이 방향을 따른 라인/스페이스 패턴을 포함하는 마스크를 이용한 식각 공정으로 상기 활성영역이 노출되도록 상기 제 1 층간절연막을 식각하는 단계와,
(e) 상기 노출된 반도체 기판을 제 1 플러그물질로 매립한 후 이를 평탄화하는 단계와,
(f) 상기 반도체 기판 전면에 제 2 층간절연막을 형성하고 이를 평탄화하는 단계와,
(g) 비트라인 콘택 패턴을 포함하는 마스크를 이용한 식각 공정으로 상기 제 2 및 제 1 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계 및
(h) 상기 비트라인 콘택홀을 매립하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도(i) 및 단면도(ii)들이다. 여기서, 단면도(ii)는 평면도(i)의 AA' 방향에 따른 단면을 도시한 것이다.
도 4a의 (i) 및 (ii)를 참조하면, 반도체 기판(100)에 아일랜드 형으로 배치되는 바(bar) 형의 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 여기서, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다.
다음에는, 반도체 기판(100) 상에 게이트 산화막층(미도시), 폴리실리콘층(미도시), 금속층(미도시) 및 하드마스크층(미도시)을 순차적으로 적층한다. 그 다음에는, 게이트 마스크(미도시)를 이용한 식각 공정으로 활성영역(120)의 길이 방향과 수직인 방향으로 형성되며 활성영역(120)을 스토리지 노드 영역 및 비트라인 콘택 영역을 노출시키는 게이트(140)를 형성한다. 여기서, 도 4a의 (ii)는 게이트 사이의 단면을 나타낸 것이므로 반도체 기판(100) 상부에 게이트(140)가 도시되지 않는다.
도 4b의 (i) 및 (ii)를 참조하면, 반도체 기판(100) 전면에 제 1 층간절연 막(150)을 형성한 후 이를 평탄화 한다. 다음에는, 제 1 층간절연막(150) 상부에 감광막을 형성한 후 활성영역(120)의 길이 방향을 따른 라인/스페이스 패턴을 포함하는 마스크를 이용한 노광 및 식각 공정으로 활성영역 상부의 제 1 층간절연막(150)이 노출되는 제 1 감광막 패턴(160)을 형성한다.
도 4c의 (i) 및 (ii)를 참조하면, 제 1 감광막 패턴(160)을 식각 마스크로 제 1 층간절연막(150)을 식각하여 활성영역(120)이 노출시키는 제 1 층간절연막 라인/스페이스 패턴(155)을 형성한다. 이때, 제 1 층간절연막 식각 공정은 제 1 감광막 패턴(160)을 이용한 SAC(Self Align Contact) 공정을 이용하는 것이 바람직하다.
다음에는, 제 1 감광막 패턴(160)을 제거한다. 이때, 도 4c (ii)의 활성영역(120)을 노출시키는 스페이스 패턴의 선폭을'F'라 하고, 상기 활성영역(120)의 선폭을 'X'라고 할때 0.5X ≤ F ≤ 0.9X 가 되도록 라인/스페이스 패턴(155)을 형성하는 것이 바람직하다.
도 4d의 (i) 및 (ii)를 참조하면, 노출된 반도체 기판(100)을 제 1 플러그물질(170)로 매립한 후 이를 평탄화 식각하여 스토리지 노드 콘택 및 비트라인 콘택으로 각각 분리시킨다. 또한, 하나의 활성영역(120) 단축과 이와 일직선 방향으로 인접한 타 활성영역(120)의 단축 사이에 플러그층이 형성된다. 이때, 제 1 플러그물질(170)은 폴리실리콘, 텅스텐 및 알루미늄 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
도 4e의 (i) 및 (ii)를 참조하면, 반도체 기판(10) 전면에 제 2 층간절연 막(180)을 형성하고 이를 평탄화한다. 다음에는, 제 2 층간절연막 상부에 감광막을 형성하고, 비트라인 콘택 패턴을 포함하는 마스크를 이용한 노광 및 식각 공정을 수행하여 제 2 감광막 패턴(190)을 형성한다. 이때, 비트라인 콘택 패턴은 타원형 또는 원형으로 형성하는 것이 바람직하다.
그 다음에는, 제 2 감광막 패턴(190)을 식각 마스크로 SAC 공정을 수행하여 제 2 층간절연막(180) 및 제 1 층간절연막 라인/스페이스 패턴(155)을 식각하고 비트라인 콘택홀을 형성한다. 이때, 제 1 층간절연막이 모두 식각 될 때까지 SAC 공정을 진행하거나, SAC 공정은 공정 마진을 고려하여 제 1 층간절연막 라인/스페이스 패턴(155) 본래 두께의 1/2 높이가 되는 시점까지 진행하는 것이 바람직하다.
도 4f의 (i) 및 (ii)를 참조하면, 제 2 감광막 패턴(190)을 제거하고 비트라인 콘택홀을 매립하는 비트라인(미도시) 형성 공정을 진행한다. 여기서, 비트라인 형성 공정은 비트라인 콘택홀에 비트라인 물질이 직접 매립되면서 비트라인이 형성되도록 하거나, 비트라인 콘택홀에 제 2 플러그물질(200)을 형성한 후 이를 평탄화 식각한 다음에 진행할 수 있다. 이때, 도 4d에서 형성된 활성영역(120) 단축 사이에 형성된 플러그층과 비트라인 콘택 플러그가 연결되도록 하며 제 2 플러그물질(200)은 폴리실리콘, 텅스텐 및 알루미늄 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 복층구조의 비트라인 콘택을 형성하되 비교적 용이하게 형성할 수 있는 라인 패턴을 이용하여 먼저, 비트라인 콘택 영역이 될 부분을 형성한 후 그 상부에 비트라인 콘택이 확장 될 수 있도록 하는 비트라인 형성 공정을 수행함으로써, 반도체 소자의 공정 마진을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 복층구조의 비트라인 콘택을 형성하되 비교적 용이하게 형성할 수 있는 라인 패턴을 이용하여 먼저 비트라인 콘택 영역이 될 부분을 형성한 후 그 상부에 비트라인 콘택이 확장될 수 있도록 하는 비트라인 형성 공정을 수행함으로써, 비트라인 콘택 플러그가 단락되는 것을 방지할 수 있고 반도체 소자의 공정 마진을 향상시키면서 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (9)
- (a) 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;(b) 상기 반도체 기판 상에 게이트를 형성하는 단계;(c) 상기 반도체 기판 전면에 제 1 층간절연막을 형성한 후 이를 평탄화하는 단계;(d) 상기 활성영역의 길이 방향을 따른 라인/스페이스 패턴을 포함하는 마스크를 이용한 식각 공정으로 상기 활성영역이 노출되도록 상기 제 1 층간절연막을 식각하는 단계;(e) 상기 노출된 반도체 기판을 제 1 플러그물질로 매립한 후 이를 평탄화하는 단계;(f) 상기 반도체 기판 전면에 제 2 층간절연막을 형성하고 이를 평탄화하는 단계;(g) 비트라인 콘택 패턴을 포함하는 마스크를 이용한 식각 공정으로 상기 제 2 및 제 1 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및(h) 상기 비트라인 콘택홀을 매립하는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계에서 반도체 기판을 노출시키는 스페이스 패턴의 선폭을 'F'라 하고, 상기 활성영역의 선폭을 'X'라고 할때 0.5X ≤ F ≤ 0.9X 인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (d) 단계의 제 1 층간절연막 식각 공정은 SAC(Self Align Contact) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (e) 단계의 제 1 플러그물질은 폴리실리콘, 텅스텐 및 알루미늄 중 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (g) 단계의 제 2 및 제 1 층간절연막 식각 공정은 SAC(Self Align Contact) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 5 항에 있어서,상기 (g) 단계의 SAC 공정은 제 1 층간절연막의 높이가 1/2 되는 깊이까지 식각공정을 진행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (g) 단계의 비트라인 콘택은 원형 및 타원형 중 선택된 어느 한 가지 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (h) 단계의 비트라인 형성 공정은 비트라인 콘택홀에 제 2 플러그 물질을 매립한 후 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 8 항에 있어서,상기 제 2 플러그 물질은 폴리실리콘, 텅스텐 및 알루미늄 중 선택된 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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