KR100869353B1 - 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 제조 방법은, 기판상에 자신의 상부에 하드마스크 패턴을 갖는 복수개의 필라를 형성하는 단계; 결과물의 전체 구조 상에 절연막을 형성하는 단계; 상기 필라가 드러날 때까지 상기 하드마스크 패턴 및 상기 절연막에 대해 평탄화 공정을 수행하는 단계; 및 드러난 상기 필라 상에 스토리지 전극을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법은, 필라 상부에 스토리지 전극의 형성시 소자 불량을 방지하면서 공정 과정을 단순화할 수 있다.
수직 채널 트랜지스터, 필라, 스토리지 전극, 평탄화 공정

Description

수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR}
도1은 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 사시도.
도2는 도1의 레이아웃을 나타내는 평면도이다.
도3a 내지 도3d는 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도4a 내지 도4i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
400 : 기판 401 : 패드 산화막
402 : 하드마스크 패턴 403 : 스페이서
404 : 제1 절연막 405 : 서라운딩 게이트 전극
406a : 매몰 비트라인 407 : 제2 절연막
408 : 제3 절연막 409 : 워드라인
410 : 제4 절연막 P : 필라
T : 소자분리용 트렌치
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된 다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다. 이 구조는 등록특허 제618875호, 등록특허 제723527호 등에 다양한 형태로 개시되어 있다.
도1은 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 사시도이고, 도2는 도1의 레이아웃(layout)을 나타내는 평면도이다.
도1 및 도2를 참조하면, 기판(100) 상에는 기판 물질로 이루어지고, 제1 방향(x-x′) 및 상기 제1 방향과 교차하는 제2 방향(y-y′)으로 배열되는 복수개의 필라(pillar, P)가 형성된다. 이러한 필라(P)는 하드마스크 패턴(미도시됨)을 이용한 기판(100)의 식각 공정으로 형성된다.
이때, 단위 셀 영역(C)의 한 변은 상기 하드마스크 패턴의 제1 방향 피치(pitch)인 2F(F: minimum feature size)의 피쳐 사이즈를 가지며, 다른 한 변은 상기 하드마스크 패턴의 제2 방향 피치인 2F의 피쳐 사이즈를 갖는다. 그 결과, 단위 셀 영역(C)의 제곱 피쳐 사이즈는 4F2가 된다. 하드마스크 패턴이 평면상으로 사각형 형태를 갖더라도 식각 공정 등이 진행되면서 필라(P)는 실질적으로 원통형의 구조를 갖게 된다.
상기 제1 방향으로 배열되는 필라(P) 사이의 기판(100) 내에는 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 비트라인(101)이 형성된다. 이 비트라인(101)은 소자분리용 트렌치(T)에 의해 상호 분리된다.
상기 필라(P)의 외주면에는 필라(P)를 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시됨)이 형성되고, 이 서라운딩 게이트 전극과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인(102)이 형성된다.
필라(P) 상부에는 스토리지 전극(104)이 형성된다. 이때, 필라(P)와 스토리지 전극(104) 사이에는 콘택 플러그(103)가 개재된다.
이러한 반도체 소자의 제조시, 채널이 기판 표면에 대해 수직인 방향으로 형성되기 때문에, 면적의 구애없이 채널 길이를 증가시킬 수 있어 단채널 효과를 방지할 수 있다. 아울러, 게이트 전극이 필라의 외주면을 둘러싸는 형태로 형성되기 때문에, 트랜지스터의 채널 폭이 증가하여 트랜지스터의 동작 커런트를 개선할 수 있다.
그러나, 필라(P) 상부에 콘택 플러그(103) 및 스토리지 전극(104)을 형성하는 과정에서 공정상의 문제점이 발생하여 소자의 불량을 유발한다. 이에 대하여는 이하의 도3a 내지 도3d를 참조하여 상세히 설명하기로 한다.
도3a 내지 도3d는 종래 기술에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1 및 도2를 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시되었으 며, 그에 따라 도1 및 도2와 동일 또는 유사한 부분은 동일한 도면 부호로 표시하기로 한다. 또한, 본 도면은 필라 상부의 콘택 플러그 및 스토리지 전극 형성 과정의 문제점을 설명하기 위한 것으로서, 관련되지 않은 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도3a에 도시된 바와 같이, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수개의 필라(P)를 갖는 기판(100)과, 이 필라(P) 상에 형성된 하드마스크 패턴(301)과, 상기 제1 방향으로 배열되는 필라(P) 사이의 기판(100) 내에 필라(P)를 감싸면서 상기 제1 방향으로 연장되고 소자분리용 트렌치(T)에 의해 상호 분리되는 비트라인(101)과, 상기 소자분리용 트렌치(T)를 일부 매립하는 제1 절연막(302)과, 필라(P) 하부의 외주면을 둘러싸는 서라운딩 게이트 전극(303)과, 서라운딩 게이트 전극(303)과 전기적으로 연결되면서 상기 제2 방향으로 연장되는 워드라인(102)이 형성된 기판 구조물을 제공한다.
도3b에 도시된 바와 같이, 결과물의 전체 구조 상에 제2 절연막(304)을 형성한 후, 하드마스크 패턴(301)이 드러날 때까지 CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 수행한다.
도3c에 도시된 바와 같이, 드러난 하드마스크 패턴(301)을 선택적으로 제거하여 필라(P)의 표면을 노출시키는 개구부(305)를 형성한다. 이때, 하드마스크 패턴(301)은 일반적으로 질화막으로 이루어지므로, 하드마스크 패턴(301)의 제거는 인산을 이용한 습식 식각으로 수행된다.
본 도면에는 도시되지 않았으나, 하드마스크 패턴(301)의 측벽 및 하부에는 각각 산화막으로 이루어진 스페이서 및 패드막이 기형성되어 있다. 따라서, 하드마스크 패턴(301)의 제거 후, 스페이서 및 패드막 제거 공정을 추가적으로 수행하여 필라(P)의 표면을 노출시킨다.
도3d에 도시된 바와 같이, 개구부(305) 내에 플러그 물질을 매립함으로써 필라(P)와 전기적으로 연결되는 콘택 플러그(306)를 형성한다.
이어서, 콘택 플러그(306) 상에 스토리지 전극(미도시됨)을 형성한다.
그러나, 상기 도3c에 있어서, 하드마스크 패턴(301)의 제거는 인산을 이용한 습식 식각으로 수행되는 것이 일반적이기 때문에, 측벽의 산화막으로 이루어진 스페이서가 손실될 가능성이 커진다. 이와 같이 측벽 스페이서가 손실되는 경우, 후속 공정으로 스페이서 및 패드막의 제거시 제2 절연막(304)에 대한 손실이 추가적으로 발생하게 되고, 그에 따라 워드라인(102) 및/또는 서라운딩 게이트 전극(303)과 후속 콘택 플러그(306) 사이의 전기적 단락이 발생하여 소자 불량을 초래할 가능성이 커진다.
또한, 이와 같이 하드마스크 패턴(301)의 제거한 후, 그 공간에 콘택 플러그(306)를 형성하고 스토리지 전극을 형성하는 일련의 과정은 공정을 구조적으로 복잡하게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 필라 상부에 스토리지 전극의 형성시 소자 불량을 방지하면서 공정 과정을 단순화할 수 있는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 기판상에 자신의 상부에 하드마스크 패턴을 갖는 복수개의 필라를 형성하는 단계; 결과물의 전체 구조 상에 절연막을 형성하는 단계; 상기 필라가 드러날 때까지 상기 하드마스크 패턴 및 상기 절연막에 대해 평탄화 공정을 수행하는 단계; 및 드러난 상기 필라 상에 스토리지 전극을 형성하는 단계를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 또다른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 기판 상에 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각 마스크로 상기 기판을 식각하여 필라 상부를 형성하는 단계; 상기 필라 상부의 측벽에 스페이서를 형성하는 단계; 상기 하드마스크 패턴 및 상기 스페이서를 식각 마스크로 상기 기판을 식각하여 상기 필라 상부와 일체로 연결되는 필라 하부를 형성함으로써, 상기 제1 방향 및 상기 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계; 상기 스페이서를 식각 베리어로 상기 필라 하부의 측벽을 리세스하는 단계; 상기 리세스된 상기 필라 하부의 외주면을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계; 상기 필라 사이의 상기 기판 내에 비트라인 불 순물 영역을 형성하는 단계; 상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 상기 기판 내에 상기 비트라인 불순물 영역을 관통하는 소자분리 트렌치를 형성하여, 상기 필라를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인을 한정하는 단계; 상기 서라운딩 게이트 전극과 연결되면서 상기 제2 방향으로 연장되는 워드라인을 형성하는 단계; 결과물의 전체 구조 상에 제4 절연막을 형성하는 단계; 상기 필라 상부가 드러날 때까지 평탄화 공정을 수행하는 단계; 및 드러난 상기 필라 상에 스토리지 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4a 내지 도4i는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 특히, 본 도면은 도1 및 도2를 제2 방향을 따라 절단한 단면도 즉, y-y′ 단면도를 기준으로 하여 도시하였다.
도4a에 도시된 바와 같이, 기판(400) 상에 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴(402)을 형성한다. 이때, 하드마스크 패턴(402)의 하부에는 패드 산화막(401)이 개재된다. 하드마스크 패턴(402)은 질화막으로 이루어질 수 있고, 그 두께는 2000Å 정도가 됨이 바람직하다.
이어서, 하드마스크 패턴(402)을 식각 마스크로 기판(400)을 소정 깊이 식각하여 필라(pillar) 상부(400a)를 형성한다. 필라 상부(400a)는 후속 불순물 주입 공정으로 소스 영역이 될 수 있고, 그에 따라 후속 스토리지 전극과 접속할 수 있다. 여기서, 필라 상부(400a)는 후속 평탄화 공정(도4i 참조)에서 어느 정도 손실될 것이 예정되어 있으므로 그 높이가 상대적으로 크도록, 바람직하게는 1100Å 정도가 되도록 형성된다.
도4b에 도시된 바와 같이, 결과물의 전면에 스페이서용 물질막을 형성한 후, 이 스페이서용 물질막을 에치백(etch back)하여 하드마스크 패턴(402) 및 필라 상부(400a)의 측벽에 스페이서(403)를 형성한다. 스페이서(403)는 산화막 및 질화막이 적층된 구조로 이루어질 수 있다.
이어서, 하드마스크 패턴(402) 및 스페이서(403)를 식각 마스크로 기판(400)을 소정 깊이 식각하여 필라 상부(400a)와 일체로 연결되는 필라 하부(400b)를 형성한다. 필라 하부(400b)는 채널 영역이 될 수 있다.
본 도면의 공정 결과, 필라 하부(400b) 및 필라 상부(400a)로 이루어지는 활성 영역으로서의 필라(P)가 형성된다. 필라(P)는 상기 제1 방향 및 상기 제1 방향과 교차하는 상기 제2 방향으로 복수개 배열된다. 하드마스크 패턴(402)이 평면상으로 사각형 형태를 갖더라도, 식각 공정 등이 진행되면서 필라(P)는 실질적으로 원통형의 구조를 갖게 된다.
도4c에 도시된 바와 같이, 하드마스크 패턴(402) 및 스페이서(403)를 식각 베리어로 필라 하부(400b)의 측벽을 소정 폭(A) 정도로 등방성 식각하여 리세스한 다. 이때, 리세스된 필라 하부(400b)의 폭(A)은 후속 서라운딩(surrounding) 게이트 전극의 예정 두께 정도가 되도록 한다.
도4d에 도시된 바와 같이, 노출되는 기판(400)의 표면에 제1 절연막(404)을 형성한다. 제1 절연막(404)은 게이트 절연막일 수 있다.
이어서, 결과물의 전체 구조상에 게이트 전극용 도전막(예를 들어, 폴리실리콘막)을 형성한 후, 제1 절연막(404)이 드러날 때까지 게이트 전극용 도전막을 에치백하여 필라 하부(400b)의 외주면을 둘러싸는 서라운딩 게이트 전극(405)을 형성한다.
도4e에 도시된 바와 같이, 필라(P) 사이의 기판(400) 내에 비트라인 불순물을 도핑(doping)하여 비트라인 불순물 영역(406)을 형성한다. 이때, 상기 비트라인 불순물은 n형 불순물일 수 있다.
도4f에 도시된 바와 같이, 결과물의 전체 구조상에 제2 절연막(407)을 형성한 후, 제2 절연막(407)을 평탄화한다.
이어서, 평탄화된 제2 절연막(407) 상에 포토레지스트 패턴(미도시됨)을 형성하고 이 포토레지스트 패턴을 식각 마스크로 제2 절연막(407)을 식각하여 기판(400)을 노출시킨 후, 노출된 기판(400)을 소정 깊이 식각한다. 그 결과, 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 기판(400) 내에 상기 제1 방향으로 연장되는 소자분리 트렌치(T)가 형성된다. 소자분리 트렌치(T)는 비트라인 불순물 영역(406)을 관통하는 정도의 깊이로 형성되고, 그에 따라 필라(P)를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(burried bit line, 406a)이 한정된다. 이 때, 소자분리 트렌치(T)의 폭은 상기 제1 방향으로 배열되는 필라(P)의 열들 사이의 간격 이하가 된다.
도4g에 도시된 바와 같이, 결과물의 전체 구조 상에 소자분리 트렌치(T)를 매립하는 제3 절연막(408)을 형성한 후, 서라운딩 게이트 전극(405)의 상부가 노출될 때까지 제3 절연막(408) 및 제2 절연막(407)을 에치백하여 제거한다. 본 실시예에서는 제2 절연막(407)이 잔류하는 상태에서 제3 절연막(408)을 형성하였으나, 제3 절연막(408)의 형성 전 제2 절연막(407)을 제거하여도 무방하다.
이어서, 결과물의 전체 구조 상에 워드라인용 도전막을 형성한 후, 필라 상부(400a)의 최상면으로부터 소정 정도 하향된 지점까지 상기 워드라인용 도전막을 에치백하여 워드라인(409)을 형성한다. 이때, 워드라인(409)은 상기 제2 방향으로 연장되면서 서라운딩 게이트 전극(405)과 전기적으로 연결된다.
도4h에 도시된 바와 같이, 결과물의 전체 구조 상에 필라(P) 간 절연을 위하여 제4 절연막(410)을 형성한다. 제4 절연막(410)은 산화막으로 이루어지는 것이 바람직하며, 특히, 갭필(gap-fill) 특성이 우수한 SOD막, BPSG막 또는 HDP막으로 이루어지는 것이 더욱 바람직하다.
본 도면의 공정 결과, 필라 상부(400a)의 상측 레이어(패드 산화막(401), 하드마스크 패턴(402), 스페이서(403) 및 제4 절연막(410))는 모두 질화막, 산화막 등의 절연막으로 이루어져 있다.
도4i에 도시된 바와 같이, 필라 상부(400a)가 드러날 때까지 평탄화 공정을 수행한다. 평탄화 공정은 산화막과 질화막 사이의 선택비는 없고 절연막과 기 판(400) 사이의 선택비는 높은 조건에서 CMP 공정을 통하여 수행될 수 있고, 특히 CMP 공정시 필라 상부(400a)가 완전히 드러날 수 있도록 과도 연마가 수행되는 것이 바람직하다. 또는, 평탄화 공정은 산화막 대 질화막의 식각률이 1:1이면서 기판(400)에 대한 선택비가 높은 조건에서 에치백 공정을 통하여 수행될 수 있고, 특히 에치백 공정시 필라 상부(400a)가 완전히 드러날 수 있도록 과도 식각이 수행되는 것이 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 후속 공정으로 드러난 필라 상부(400a) 위에 직접 접속되는 스토리지 전극을 형성한다. 즉, 필라 상부(400a)가 스토리지 전극의 콘택 플러그와 같은 역할을 하게 된다. 스토리지 전극의 형성 전에는 콘택 저항을 감소시키기 위해 필라 상부(400a)에 불순물 주입 공정을 더 수행할 수도 있다.
이와 같은 본 발명의 일실시예에 따르면, 콘택 플러그의 형성 없이 필라 상에 직접 스토리지 전극을 형성할 수 있어 공정 과정이 단순화된다. 아울러 하드마스크 패턴, 패드 산화막 등의 제거시 발생할 수 있는 절연막의 손실로 워드라인과 스토리지 전극이 전기적으로 단락되는 현상이 원천적으로 방지되므로, 소자 불량이 개선된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법은, 필라 상부에 스토리지 전극의 형성시 소자 불량을 방지하면서 공정 과정을 단순화할 수 있다.

Claims (26)

  1. 기판상에 자신의 상부에 하드마스크 패턴을 갖는 복수개의 필라를 형성하는 단계;
    결과물의 전체 구조 상에 절연막을 형성하는 단계;
    상기 필라가 드러날 때까지 상기 하드마스크 패턴 및 상기 절연막에 대해 평탄화 공정을 수행하는 단계; 및
    드러난 상기 필라 상에 스토리지 전극을 형성하는 단계
    를 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 필라는 높이에 따라 필라 하부 및 필라 상부로 구분되고,
    상기 필라 형성 단계 후에,
    상기 필라 하부의 외주면을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 필라 하부의 외주면은 상기 서라운딩 게이트 전극의 두께와 동일한 폭으로 리세스된
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 필라 형성 단계 후에,
    상기 필라 사이의 상기 기판 내에 비트라인 불순물 영역을 형성하는 단계; 및
    소정 방향으로 배열되는 상기 필라의 열들 사이의 기판 내에 상기 비트라인 불순물 영역을 관통하는 소자분리 트렌치를 형성하여, 상기 필라를 감싸면서 상기 필라의 열들 방향을 따라 연장되는 매몰 비트라인을 한정하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 매몰 비트라인을 한정하는 단계 후에,
    상기 서라운딩 게이트 전극과 연결되면서 상기 매몰 비트라인과 교차하는 방향으로 연장되는 워드라인을 형성하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 하드마스크 패턴은 질화막을 포함하고,
    상기 절연막은 산화막으로 이루어지는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 산화막은 SOD막, BPSG막 또는 HDP막인
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  8. 제1항, 제6항 또는 제7항 중 어느 한 항에 있어서,
    상기 평탄화 공정은 CMP 공정 또는 에치백 공정으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 CMP 공정은 상기 절연막과 상기 하드마스크 패턴 사이의 선택비는 없고 상기 절연막과 상기 필라 사이의 선택비는 높은 조건으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 CMP 공정은 상기 필라가 완전히 드러나도록 과도 연마로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 에치백 공정은 상기 절연막 대 상기 하드마스크 패턴의 식각률은 1:1이고 상기 절연막과 상기 필라 사이의 식각 선택비는 높은 조건으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 에치백 공정은 상기 필라가 완전히 드러나도록 과도 식각으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 스토리지 전극 형성 단계 전에,
    드러난 상기 필라의 상부에 불순물 주입 공정을 수행하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  14. 기판 상에 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열되는 복수개의 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 마스크로 상기 기판을 식각하여 필라 상부를 형성하는 단계;
    상기 필라 상부의 측벽에 스페이서를 형성하는 단계;
    상기 하드마스크 패턴 및 상기 스페이서를 식각 마스크로 상기 기판을 식각하여 상기 필라 상부와 일체로 연결되는 필라 하부를 형성함으로써, 상기 제1 방향 및 상기 제2 방향으로 배열되는 복수개의 필라를 형성하는 단계;
    상기 스페이서를 식각 베리어로 상기 필라 하부의 측벽을 리세스하는 단계;
    상기 리세스된 상기 필라 하부의 외주면을 둘러싸는 서라운딩 게이트 전극을 형성하는 단계;
    상기 필라 사이의 상기 기판 내에 비트라인 불순물 영역을 형성하는 단계;
    상기 제1 방향으로 배열되는 상기 필라의 열들 사이의 상기 기판 내에 상기 비트라인 불순물 영역을 관통하는 소자분리 트렌치를 형성하여, 상기 필라를 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인을 한정하는 단계;
    상기 서라운딩 게이트 전극과 연결되면서 상기 제2 방향으로 연장되는 워드라인을 형성하는 단계;
    결과물의 전체 구조 상에 제4 절연막을 형성하는 단계;
    상기 필라 상부가 드러날 때까지 평탄화 공정을 수행하는 단계; 및
    드러난 상기 필라 상에 스토리지 전극을 형성하는 단계
    를 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 하드마스크 패턴의 하부에는 패드 산화막이 개재되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 하드마스크 패턴의 두께는 2000Å이고,
    상기 필라 상부의 높이는 1100Å인
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 서라운딩 게이트 전극 형성 단계는,
    상기 리세스 후 드러나는 상기 기판의 표면에 제1 절연막을 형성하는 단계;
    결과물의 전체 구조 상에 게이트 전극용 도전막을 형성하는 단계; 및
    상기 제1 절연막이 드러날 때까지 상기 게이트 전극용 도전막을 에치백하는 단계를 포함하는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 워드라인 형성 단계는,
    상기 매몰 비트라인이 형성된 결과물의 전체 구조 상에 상기 소자분리 트렌치를 매립하는 제3 절연막을 형성하는 단계;
    상기 서라운딩 게이트 전극의 일부가 노출될 때까지 상기 제3 절연막을 에치백하는 단계;
    결과물의 전체 구조 상에 워드라인용 도전막을 형성하는 단계; 및
    상기 필라 상부의 최상면으로 소정 정도 하향된 지점까지 상기 워드라인용 도전막을 에치백하는 단계를 포함하는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 하드마스크 패턴은 질화막으로 이루어지고,
    상기 스페이서는 산화막 및 질화막으로 이루어지고,
    상기 제4 절연막은 산화막으로 이루어지는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제4 절연막은 SOD막, BPSG막 또는 HDP막으로 이루어지는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  21. 제14항, 제19항, 또는 제20항 중 어느 한 항에 있어서,
    상기 평탄화 공정은 CMP 공정 또는 에치백 공정으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 CMP 공정은 상기 제4 절연막과 상기 하드마스크 패턴 사이의 선택비는 없고 상기 제4 절연막과 상기 필라 사이의 선택비는 높은 조건으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 CMP 공정은 상기 필라 상부가 완전히 드러나도록 과도 연마로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  24. 제21항에 있어서,
    상기 에치백 공정은 상기 제4 절연막 대 상기 하드마스크 패턴의 식각률은 1:1이고 상기 제4 절연막과 상기 필라 사이의 식각 선택비는 높은 조건으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  25. 제21항에 있어서,
    상기 에치백 공정은 상기 필라 상부가 완전히 드러나도록 과도 식각으로 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  26. 제14항에 있어서,
    상기 스토리지 전극 형성 단계 전에,
    드러난 상기 필라 상부에 불순물 주입 공정을 수행하는 단계
    를 더 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
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