JP2011159760A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

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Abstract

【課題】更なる微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】素子分離領域及び活性領域を形成する際は、素子分離用の溝部３が複数並んで形成されるセルアレイ領域ＳＡよりも外側にある周辺領域ＣＡに、当該セルアレイ領域ＳＡに形成された溝部３よりも深い溝部３Ａを形成する工程と、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン窒化膜２８を埋め込んだ後、ウェットエッチングによりシリコン窒化膜２８を選択的に除去しながら、少なくともセルアレイ領域ＳＡに形成された溝部３の底部にシリコン窒化膜２８が一定の厚みで残存した状態とする工程と、その後、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン酸化膜２９を埋め込む工程とを含む。
【選択図】図８

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にあり、この寸法縮小によりトランジスタの短チャネル効果がより顕著になってきている。例えば、ＤＲＡＭ（Dynamic Random Access Memory）などでは、メモリーセル寸法の縮小化によって、トランジスタのチャネル長も縮小されるため、トランジスタのパフォーマンスが低下してしまい、メモリーセルのリテンションや書き込み特性の悪化などが問題となってきている。
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Field Effect Transistor）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴなどが開発されている（例えば、特許文献１〜３を参照）。
具体的に、トレンチ型ＦＥＴは、半導体基板に溝を形成し、この溝内にゲート絶縁膜を介してゲート電極を形成することで、チャネルを３次元構造としたものである。一方、フィン型ＦＥＴは、半導体基板上にシリコンのフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたものである。何れ場合も、ゲート長を長くすることができるため、短チャネル効果を抑制することが可能となっている。
また、ＤＲＡＭでは、メモリーセル寸法の縮小化に伴って、このメモリーセルを構成する選択用トランジスタに、半導体基板の表層にゲート電極を埋め込んだ埋め込みゲート型のトランジスタを採用することも検討されている。
この埋め込みゲート型のトランジスタでは、ゲート電極（ワード線）が半導体基板の表層に埋め込まれているため、ゲート電極が基板表面よりも上方に突き出すことがなく、また、メモリーセルと接続される配線のうち半導体基板の上層に位置するのはビット線だけとなるため、半導体基板上にメモリーセルを構成するコンデンサやコンタクトプラグ等を形成する際の配置が容易となるだけでなく、その加工の困難さを軽減できるメリットがある。
特開２００５−０６４５００号公報 特開２００７−０２７７５３号公報 特開２００７−３０５８２７号公報
ところで、上述したチャネルを３次元構造としたトランジスタの中には、例えば図２０及び図２１に示すように、基板１００の表層に形成された素子分離領域１０１及び活性領域１０２に埋め込みゲート用の溝部１０３，１０４を形成し、この溝部１０３，１０４にゲート絶縁膜１０５を介して導電材料を埋め込むことによって、いわゆるサドルフィン型のゲート電極１０６を形成したものがある。なお、このゲート電極１０６を挟んだ両側の活性領域１０２には、イオンを注入することによってソース領域１０７ａ及びドレイン領域１０７ｂ（不純物拡散層）が形成されている。
しかしながら、このトランジスタでは、上述したメモリーセル寸法の縮小化に伴って、素子分離領域１０１に形成される溝部１０３の幅も狭くなっている。このため、アスペクト比が大きくなった溝部１０３の両側面１０３ａ，１０３ｂは、この溝部１０３を加工形成する際に溝部１０３の幅が底面に向かって漸次狭くなることによって、いわゆるテーパー形状となっている。
この場合、埋め込みゲート用の溝部１０３，１０４内で活性領域１０２上を跨ぐように形成されたゲート電極１０６は、上述した素子分離領域１０１に形成された溝部１０３の両側面１０３ａ，１０３ｂがテーパー形状となる部分において活性領域１０２の側面と絶縁分離されることになる。
したがって、このトランジスタでは、活性領域１０２の側面が電流経路（チャネル）として機能せず、活性領域１０２の上面しか実効チャネルとして機能しなくなるために、オン電流を十分に確保することが困難となるといった問題が発生してしまう。
また、このようなトランジスタの製造工程を図２２及び図２３に示す。
なお、各図中において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図を示している。
上記図２０及び図２１に示すトランジスタを製造する際は、先ず、図２２に示すように、表層がシリコンからなる基板１００のセルアレイ領域ＳＡ’内に、素子分離用の溝部１０８を複数並べて形成し、これら溝部１０８にシリコン酸化膜１０９を埋め込んだ後、平坦化することによって、上述した素子分離領域１０１と、この素子分離領域１０１によって絶縁分離された活性領域１０２とを交互に並べて形成する。同時に、図２２（ｅ）に示すセルアレイ領域ＳＡ’よりも外側にある周辺領域ＣＡ’には、セルアレイ領域ＳＡ’に形成される素子分離用の溝部１０８よりも幅の広い溝部１０８Ａが形成される。この周辺領域ＣＡ’に形成される溝部１０８Ａは、セルアレイ領域ＳＡ’に形成される溝部１０８と同じ深さで形成されている。また、これら溝部１０８，１０８Ａには、何れもシリコン酸化膜１０９が埋め込まれた状態となっている。
次に、図２３に示すように、この基板１００上を覆うマスク層１１０ａ，１１０ｂと、上記ゲート電極１０６を形成する位置に開口部を有するレジスト層（図示せず。）とを順次形成した後、このレジスト層を用いてマスク層１１０ａ，１１０ｂをパターニングすることによって、このマスク層１１０ａ，１１０ｂをパターニングする。そして、図２３（ｄ），（ｅ）に示すように、このパターニングされたマスク層１１０ａ，１１０ｂを用いて、セルアレイ領域ＳＡ’に形成された溝部１０８及び周辺領域ＣＡ’に形成された溝部１０８Ａに埋め込まれたシリコン酸化膜１０９を選択的に除去することによって、素子分離領域１０１に埋め込みゲート用の溝部１０３を複数並べて形成する。
このとき、図２３（ｃ）に示すように、素子分離領域１０１（シリコン酸化膜１０９）に形成された溝部１０３の両側面１０３ａ，１０３ｂは、上述したテーパー形状となる。また、セルアレイ領域ＳＡ’内に並ぶ各溝部１０３の間では、深さ方向にバラツキが生じ易い。このため、セルアレイ領域ＳＡ’内に並ぶ各素子分離用の溝部１０８では、その底部に残存するシリコン酸化膜１０９の膜厚（高さ）にバラツキが生じることになる。この場合、最終的にセルアレイ領域ＳＡ’内に並んで形成されるトランジスタの間で特性のバラツキが生じるために、メモリーセルとしての正常な動作が阻害されることになる。
一方、上記溝部１０３の両側面１０３ａ，１０３ｂを垂直化するため、この溝部１０３を形成するのに続いて、オーバーエッチングを行うことも考えられる。しかしながら、セルアレイ領域ＳＡ’よりも外側にある周辺領域ＣＡ’では、上記セルアレイ領域ＳＡ’に形成された溝部１０８に埋め込まれたシリコン酸化膜１０９よりも、この周辺領域ＣＡ’に形成された溝部１０８Ａに埋め込まれたシリコン酸化膜１０９の方がエッチングされ易いために、溝部１０８Ａに埋め込まれたシリコン酸化膜１０９が完全に除去されてしまい、この溝部１０８Ａの底面が露出するといった問題が発生してしまう。したがって、上記溝部１０３の両側面１０３ａ，１０３ｂが底面１０３ｃに対して垂直となるまでオーバーエッチングを行うことはできない。
なお、上記図２１〜図２３に示すセルアレイ領域ＳＡ’には、実際は上記素子分離領域１０１及び活性領域１０２が多数並んで形成されているものの、これらの図２１〜図２３では便宜上、セルアレイ領域ＳＡ’に並んで形成される素子分離領域１０１及び活性領域１０２の一部を拡大した状態で模式的に示している。
本発明に係る半導体装置の製造方法は、基板の表層に第１の方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを交互に並べて形成する工程と、複数の素子分離領域及び活性領域と交差する第２の方向に延在し、素子分離領域の間で活性領域の一部が突き出るように素子分離領域と活性領域との間で底面の高さが異なる埋め込みゲート用の溝部を複数並べて形成し、これら複数の溝部にゲート絶縁膜を介して導電材料を埋め込むことによって、素子分離領域に形成された溝部の間から突き出した活性領域のフィン部を跨ぐように第２の方向に延在するゲート電極を複数並べて形成する工程とを有し、素子分離領域及び活性領域を形成する際は、素子分離用の溝部が複数並んで形成されるセルアレイ領域よりも外側にある周辺領域に、セルアレイ領域に形成された溝部よりも深い溝部を形成する工程と、セルアレイ領域に形成された溝部及び周辺領域に形成された溝部にシリコン窒化膜を埋め込んだ後、ウェットエッチングによりシリコン窒化膜を選択的に除去しながら、少なくともセルアレイ領域に形成された溝部の底部にシリコン窒化膜が一定の厚みで残存した状態とする工程と、その後、セルアレイ領域に形成された溝部及び周辺領域に形成された溝部にシリコン酸化膜を埋め込む工程とを含むことを特徴とする。
また、本発明に係る半導体装置は、基板の表層に形成された第１の方向に延在する複数の素子分離用の溝部と、素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の素子分離領域と、複数の素子分離領域によって絶縁分離された複数の活性領域と、複数の素子分離領域及び活性領域と交差する第２の方向に延在し、素子分離領域の間で活性領域の一部が突き出るように素子分離領域と活性領域との間で底面の高さを異ならせた複数の埋め込みゲート用の溝部と、複数の埋め込みゲート用の溝部にゲート絶縁膜を介して導電材料を埋め込むことによって、素子分離領域に形成された溝部の間から突き出した活性領域のフィン部を跨ぐように形成された複数のゲート電極とを備え、素子分離用の溝部が複数並んで形成されるセルアレイ領域よりも外側にある周辺領域に、セルアレイ領域に形成された溝部よりも深い溝部を有し、且つ、少なくともセルアレイ領域に形成された溝部の底部にシリコン窒化膜が一定の厚みで埋め込まれると共に、前記素子分離領域に形成された埋め込みゲート用の溝部の両側面が底面に対して垂直となる形状を有し、且つ、当該溝部の底面に前記シリコン窒化膜の上面が位置していることを特徴とする。
以上のように、本発明では、セルアレイ領域に形成された溝部及び周辺領域に形成された溝部にシリコン窒化膜を埋め込んだ後、ウェットエッチングによりシリコン窒化膜を選択的に除去しながら、セルアレイ領域に並んで形成された複数の溝部にシリコン窒化膜を一定の厚みで残存させるため、これら複数の溝部の底部に残存するシリコン窒化膜の膜厚のバラツキを抑えることが可能である。
また、セルアレイ領域に形成された溝部及び周辺領域に形成された溝部にシリコン酸化膜を埋め込んだ後、埋め込みゲート用の溝部を形成する際は、セルアレイ領域に形成された溝部に埋め込まれたシリコン窒化膜がエッチングストッパとして機能するため、セルアレイ領域内に並ぶ各埋め込みゲート用の溝部のうち、素子分離領域に形成される溝部の間で、深さ方向にバラツキが生じるのを防ぐことが可能である。
さらに、セルアレイ領域に形成された溝部よりも深い周辺領域に形成された溝部には、シリコン酸化膜を十分な厚みで埋め込むことができるため、素子分離領域に形成された埋め込みゲート用の溝部の両側面が底面に対して垂直となるまでシリコン酸化膜を（オーバー）エッチングした場合でも、周辺領域に形成された溝部にシリコン酸化膜を残存させることができ、この周辺領域に形成された溝部の底面が露出することを防ぐことが可能である。
したがって、本発明を用いて製造される半導体装置では、素子分離領域に形成された埋め込みゲート用の溝部の両側面が底面に対して垂直となる形状を有することで、この溝部に埋め込まれたゲート電極とゲート絶縁膜を介して対向するフィン部の上面及び側面を実効チャネルとして機能させることができ、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
また、この半導体装置では、セルアレイ領域内に並んで形成された各素子分離用の溝部の底部にシリコン窒化膜が一定の厚みで埋め込まれており、素子分離領域に形成された埋め込みゲート用の溝部の底面に当該シリコン窒化膜の上面が位置していることから、セルアレイ領域内に並ぶ各埋め込みゲート用の溝部のうち、素子分離領域に形成される溝部の間で、深さ方向のバラツキが抑えられている。したがって、これら溝部に埋め込まれたゲート電極の形状を当該溝部の形状に合わせて均一な形状に保つことができ、最終的にセルアレイ領域内に並んで形成されるトランジスタの間で特性のバラツキが生じるのを防ぐことが可能となる。
さらに、この半導体装置では、セルアレイ領域よりも外側にある周辺領域に、セルアレイ領域に形成された溝部よりも深い溝部を有することで、この周辺領域に形成された溝部に十分な厚みのシリコン酸化膜を残存させることができる。したがって、周辺領域における基板との絶縁を図ることが可能となる。例えば、周辺領域には、セルアレイ領域から延伸するゲート電極（ＤＲＡＭではワード線に相当する）と接続するコンタクトパッド（上層配線への引き上げコンタクトプラグ形成用）が設けられるが、上記セルアレイ領域に形成された溝部に十分な厚みのシリコン酸化膜が残存していない場合には、ゲート電極と基板がショート状態となり、半導体基板を介して複数のゲート電極がショートする問題が発生する。これに対して、本発明では、十分な厚みのシリコン酸化膜を残存させることができるので、このような問題を回避することができる。
本発明を適用した半導体装置の一例を示す平面図である。 図１に示す半導体装置の要部を拡大した鳥瞰図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 図１に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。 従来の半導体装置の一例を示す平面図である。 図２０に示す半導体装置の要部を拡大した鳥瞰図である。 図２０に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図による断面図である。 図２０に示す半導体装置の製造工程を説明するための図であり、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図である。
以下、本発明を適用した半導体装置の製造方法及び半導体装置について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（半導体装置）
先ず、図１及び図２に示す本発明を適用した半導体装置１の構造について説明する。
なお、図１は、この半導体装置１の平面図であり、図２は、この半導体装置１の要部を拡大した鳥瞰図である。
この半導体装置１は、図１及び図２に示すように、最終的にＤＲＡＭとして機能させるものであり、半導体基板２の面内に、セルアレイ領域ＳＡと、このセルアレイ領域ＳＡの周辺に位置する周辺領域ＣＡとを備えている。このうち、セルアレイ領域ＳＡは、複数のメモリーセルがマトリックス状に並んで配置される領域である。一方、周辺領域ＣＡは、各メモリーセルを構成するゲート電極（ワード線）を上層配線に接続するためのコンタクトパッドが形成される領域である。なお、セルアレイ領域ＳＡに配置されるメモリーセルは、選択用トランジスタと、この選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるキャパシタとから構成される。
セルアレイ領域ＳＡには、半導体基板２の表層に第１の方向に延在する複数の素子分離用の溝部３を形成し、これら複数の溝部３に素子分離絶縁膜（シリコン窒化膜２８及びシリコン酸化膜２９）４を埋め込むことによって、ＳＴＩ(Shallow Trench Isolation)と呼ばれる複数の素子分離領域５と、これら素子分離領域５によって絶縁分離された複数の活性領域６とが、ストライプ状に交互に並んで設けられている。
また、セルアレイ領域ＳＡには、これら素子分離領域５及び活性領域６と交差する第２の方向に延在する複数のワード線７ａと、複数のダミーワード線７ｂとが、ストライプ状に並んで設けられている。なお、本例では、２本おきに配置されるワード線７ａの間に１本のダミーワード線７ｂが配置されている。
ワード線７ａは、上記選択用トランジスタのゲート電極８を構成するものであり、素子分離領域５及び活性領域６に形成された埋め込みゲート用の溝部９，１０に、ゲート絶縁膜１１を介して導電材料を埋め込むことによって、いわゆる埋め込みゲート電極を形成している。
具体的に、このゲート電極８は、活性領域６を挟んだ両側の素子分離領域５に溝部９を形成し、これら溝部９の間から活性領域６の一部が突き出るように形成されたフィン部１２を跨ぐように形成されている。また、フィン部１２の上面１２ａは、活性領域６に溝部９よりも浅い溝部１０を形成することによって、溝部９の底面より高く活性領域６の上面（半導体基板２の表面）よりも低い位置にある。そして、これら埋め込みゲート用の溝部９，１０にゲート電極８の一部が埋め込まれることによって、いわゆるサドルフィン型のチャネル構造を有している。半導体装置１では、このようなチャネル構造を採用することによって、ゲート長を長くすることができ、その結果、短チャネル効果を抑制することが可能となっている。
ゲート電極８を挟んだ両側の活性領域６には、イオンを注入することによって、上記選択用トランジスタのソース又はドレインとして機能するドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）が設けられている。
ダミーワード線７ｂは、素子分離用の埋め込み配線（ダミーゲート）であり、所定の電位をかけることによって、同一の活性領域上で隣接するトランジスタの間を分離する。また、所定の電位を維持することで、寄生トランジスタをオフ状態として分離する。このダミーワード配線７ｂは、上記ワード線７ａと同じ構成の溝部１４を同時に形成し、この溝部１４に導電材料を埋め込むことによって形成されている。
ところで、本発明を適用した半導体装置１では、素子分離領域５に形成された埋め込みゲート用の溝部９の両側面９ａ，９ｂが底面９ｃに対して垂直となる形状を有している。この場合、この溝部９に埋め込まれたゲート電極８とゲート絶縁膜１１を介して対向するフィン部１２の上面１２ａ及び両側面１２ｂ，１２ｃを実効チャネルとして機能させることができる。したがって、短チャネル効果を抑制して、オン電流を十分に確保することが可能となる。
また、この半導体装置１では、セルアレイ領域ＳＡ内に並んで形成された各素子分離用の溝部３にシリコン窒化膜２８が一定の厚みで埋め込まれており、素子分離領域５に形成された各埋め込みゲート用の溝部９の底面９ｃに当該シリコン窒化膜２８の上面が位置している。この場合、セルアレイ領域ＳＡ内に並ぶ各埋め込みゲート用の溝部９，１０のうち、素子分離領域５に形成される各溝部９の間で、深さ方向のバラツキが抑えられる。したがって、これら溝部９に埋め込まれたゲート電極８の形状を当該溝部９の形状に合わせて均一な形状に保つことができるため、最終的にセルアレイ領域ＳＡ内に並んで形成される選択用トランジスタの間で特性のバラツキが生じるのを防ぎつつ、メモリーセルを正常に動作させることが可能となる。
なお、上記図１に示すセルアレイ領域ＳＡには、実際は上記素子分離領域５及び活性領域６が多数並んで形成されているものの、図１では便宜上、セルアレイ領域ＳＡに並んで形成される素子分離領域５及び活性領域６の一部を拡大した状態で模式的に示している。また、以下に示す図３〜図１９においても同様である。
（半導体装置の製造方法）
次に、上記半導体装置１の製造方法について図３〜図１９を参照して説明する。
なお、各図中において、（ａ）は平面図、（ｂ）は切断線Ｘ１−Ｘ１’による断面図、（ｃ）は切断線Ｘ２−Ｘ２’による断面図、（ｄ）は切断線Ｙ１−Ｙ１’による断面図、（ｅ）は切断線Ｙ２−Ｙ２’による断面図、（ｆ）は切断線Ｙ３−Ｙ３’による断面図を示している。
上記半導体装置１を製造する際は、先ず、図３に示すように、加工前の半導体基板２を用意する。半導体基板２としては、所定濃度の不純物を含有する基板、例えばシリコン基板により形成されている。
そして、半導体基板２の上に、シリコン窒化(ＳｉＮ)膜２１と、アモルファスカーボン(α−Ｃ)膜２２と、シリコン酸窒化(ＳｉＯＮ)膜２３と、シリコン酸化(ＳｉＯ)膜２４と、反射防止(ＢＡＲＣ)膜２５とを順次積層したマスク層２６を形成する。さらに、このマスク層２６の上に、フォトレジスト(ＰＲ)を塗布した後、このフォトレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記活性領域６に対応した形状のレジストパターン２７を形成する。また、このようなレジストパターン２７を形成することによって、上記素子分離領域５に対応する位置に開口部２７ａと、周辺領域ＣＡに対応する位置に開口部２７ｂとが形成される。
次に、図４に示すように、このレジストパターン２７を用いた異方性ドライエッチングによりマスク層２６をパターニングする。このとき、レジストパターン２７は、エッチングの進行に伴って、マスク層２６の上から除去されるが、このレジストパターン２７の形状がマスク層２６にそのまま転写される。これにより、マスク層２６をレジストパターン２７に対応した形状にパターニングすることができる。さらに、マスク層２６も、エッチングの進行に伴って、レジストパターン２７の形状を上層側から下層側へと転写しながら除去される。このため、マスク層２６のパターニングが終了した時点では、例えば、反射防止(ＢＡＲＣ)膜２５、シリコン酸化(ＳｉＯ)膜２４及びシリコン酸窒化(ＳｉＯＮ)膜２３が完全に除去される。そして、上記素子分離領域５に対応する位置に開口部２６ａと、周辺領域ＣＡに対応する位置に開口部２６ｂとを有するようにパターニングされたアモルファスカーボン(α−Ｃ)膜２２及びシリコン窒化(ＳｉＮ)膜２１からなるマスク層２６が残存している。
次に、図５に示すように、パターニングされたマスク層２６を用いた異方性ドライエッチングにより半導体基板２の表層をパターニングする。この異方性ドライエッチングは、上記図４に示す工程と連続して行うことができる。これにより、このマスク層２６の形状が半導体基板２の表層に転写されて、半導体基板２の上記セルアレイ領域ＳＡに、上記第１の方向に延在する素子分離用の溝部３がストライプ状に複数並んで形成される。
ここで、本発明では、上記素子分離用の溝部３を形成する際に、マイクロローディング効果を利用して、セルアレイ領域Ｓよりも外側にある周辺領域ＣＡに、上記セルアレイ領域ＳＡに形成された溝部３の底面よりも深い溝部３Ａを形成する。具体的に、この周辺領域ＣＡには、上記セルアレイ領域ＳＡに形成された溝部３よりも幅の広い溝部３Ａを形成する。また、この溝部３Ａの深さは、後述するオーバーエッチングにより当該溝部３Ａに埋め込まれたシリコン酸化膜２９が残存する深さとする。
次に、図６に示すように、マスク層２６の開口部２６ａ，２６ｂから露出する溝部３，３Ａの表面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させてシリコン酸化膜（図示せず。）を形成した後、その上にＬＰ−ＣＶＤ法によりシリコン窒化膜２８を成膜する。このシリコン窒化膜２８の厚みは、シリコン窒化膜２８をセルアレイ領域ＳＡに形成された溝部３に埋め込むのに十分な厚みとすればよく、周辺領域ＣＡに形成された溝部３Ａにシリコン窒化膜２８が完全に埋め込まれる必要はない。
次に、図７に示すように、熱リン酸(Ｈ３ＰＯ４)を用いたウェットエッチングによりシリコン窒化膜２８を選択的に除去する。このとき、セルアレイ領域ＳＡに形成された溝部３の底部には、シリコン窒化膜２８が一定の厚みで残存した状態とするが、周辺領域ＣＡに形成された溝部３Ａ上のシリコン窒化膜２８は完全に除去される。
次に、図８に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜２９を成膜した後に、このシリコン酸化膜２９が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜２１の表面が露出するまで平坦化を行う。
次に、図９に示すように、シリコン酸化膜２９をフッ酸(ＨＦ)を用いたウェットエッチングにより選択的に除去しながら、半導体基板２の表面と同じ高さとなるようにシリコン酸化膜２９の高さを調整する。その後、シリコン窒化膜２１を熱燐酸(Ｈ３ＰＯ４)を用いたウェットエッチングにより除去する。これにより、上記素子分離用の溝部３に、上記素子分離絶縁膜４として、上記シリコン窒化膜２８及びシリコン酸化膜２９が埋め込まれた上記素子分離領域５と、この素子分離領域５によって絶縁分離された上記活性領域６とが、第１の方向に延在しながら交互に隣接した状態で形成される。
次に、図１０に示すように、半導体基板２の全面に亘って、シリコン窒化(ＳｉＮ)膜３０と、アモルファスカーボン(α−Ｃ)膜３１と、シリコン酸窒化(ＳｉＯＮ)膜３２と、シリコン酸化(ＳｉＯ)膜３３と、反射防止(ＢＡＲＣ)膜３４とを順次積層したマスク層３５を形成する。さらに、このマスク層３５の上に、フォトレジスト(ＰＲ)を塗布した後、このフォトレジストをリソグラフィ(Lithography)技術によりパターニングしながら、上記埋め込みゲート用の溝部９，１０、すなわち上記素子分離領域５を横切る溝部９及び上記素子分離領域６を横切る溝部１０を形成する位置に開口部３６ａを有するレジストパターン３６を形成する。
次に、図１１に示すように、このレジストパターン３６を用いた異方性ドライエッチングによりマスク層３５をパターニングする。このとき、レジストパターン３６は、エッチングの進行に伴って、マスク層３５の上から除去されるが、このレジストパターン３６の形状がマスク層３５にそのまま転写される。これにより、マスク層３５をレジストパターン３６に対応した形状にパターニングすることができる。さらに、マスク層３５も、エッチングの進行に伴って、レジストパターン３６の形状を上層側から下層側へと転写しながら除去される。このため、マスク層３５のパターニングが終了した時点では、例えば、反射防止(ＢＡＲＣ)膜３４、シリコン酸化(ＳｉＯ)膜３３及びシリコン酸窒化(ＳｉＯＮ)膜３２が完全に除去される。そして、上記埋め込みゲート用の溝部９，１０を形成する位置に開口部３５ａを有するようにパターニングされたアモルファスカーボン(α−Ｃ)膜３１及びシリコン窒化(ＳｉＮ)膜３０からなるマスク層３５が残存している。
次に、図１２に示すように、パターニングされたマスク層３５を用いた異方性の選択エッチングにより、開口部３５ａから露出した上記シリコン酸化膜２９のみを選択的に除去し、上記素子分離領域５に上記埋め込みゲート用の溝部９及びダミーゲート用の溝部１４を形成する。
ここで、本発明では、溝部９の形成に２段階のエッチングプロセスを用いる。第１段階のエッチングプロセスでは、上記素子分離用の溝部３に予め埋め込まれているシリコン窒化膜２８の上面の一部が露出するまでエッチングを行う。この段階では、従来と同様に、アスペクト比が大きい溝部９の両側面９ａ，９ｂは、この溝部９の幅が底面９ｃに向かって漸次狭くなることによって、いわゆるテーパー形状となっている。
次に、図１３に示すように、第２段階の異方性の選択エッチングを施す。この第２段階のエッチングプロセスでは、上記埋め込みゲート用の溝部９の両側面９ａ，９ｂが底面９ｃに対して垂直となるまでシリコン酸化膜２９のオーバーエッチングを行う。このとき、上記素子分離用の溝部３に埋め込まれたシリコン窒化膜２８がエッチングストッパとして機能するため、セルアレイ領域ＳＡ内に並ぶ各埋め込みゲート用の溝部９の間で、深さ方向にバラツキが生じるのを防ぐことができる。さらに、上記セルアレイ領域ＳＡに形成された溝部３よりも深い周辺領域ＣＡに形成された溝部３Ａには、深くなっている分だけ上記シリコン酸化膜２９を十分な厚みで埋め込まれているため、オーバーエッチング後にシリコン酸化膜２９を残存させることができる。
次に、図１４に示すように、パターニングされたマスク層３５を用いた異方性の選択エッチングにより、開口部３５ａから露出した半導体基板２の表層（シリコン）のみを選択的に除去し、上記活性領域６に上記埋め込みゲート用及びダミーゲート用の溝部１０，１４を形成する。これら溝部１０，１４は、上記溝部９よりも浅く形成する。これにより、上記フィン部１２が溝部９の間から上方に突き出るように形成される。したがって、フィン部１２の上面の位置は、素子分離領域５に形成された溝部９の底面よりも高く、活性領域６の上面（半導体基板２の表面）よりも低い位置となる。
次に、図１５に示すように、アモルファスカーボン膜３１を除去した後、マスク層３５の開口部３５ａから露出する溝部９，１０，１４の表面を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、シリコン酸化膜からなる上記ゲート絶縁膜１１を形成する。
その後、上記導電材料として窒化チタン(ＴｉＮ)及びタングステン(Ｗ)を順次堆積させた導電膜３７を半導体基板２の全面に亘って成膜した後に、この導電膜３７が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜３０の表面が露出するまで平坦化を行う。
次に、図１６に示すように、上記埋め込みゲート用及びダミーゲート用の溝部９，１０，１４に埋め込まれた導電膜３７をエッチバックしながら、溝部９，１０，１４の底部に一定の厚みで導電膜３７を残存させる。ここで、一定の膜厚とは、活性領域６に形成された溝部１０の底面に位置するフィン部１２を導電膜３７が跨ぐ、すなわち少なくともフィン部１２の上面に導電膜３７が残存する膜厚であり、また、多くとも活性領域６の上面（半導体基板２の表面）より上方に突き出さない膜厚であることを意味する。これにより、上記ゲート電極８（ワード線７ａ）及びダミーワード線７ｂが形成される。
次に、図１７に示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜３８を成膜した後に、このシリコン酸化膜３８が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜３０の表面が露出するまで平坦化を行う。
次に、図１８に示すように、シリコン酸化膜３８をフッ酸(ＨＦ)を用いたウェットエッチングにより選択的に除去しながら、半導体基板２の表面と同じ高さとなるようにシリコン酸化膜３８の高さを調整する。その後、上記シリコン窒化膜３０を熱燐酸(Ｈ３ＰＯ４)を用いたウェットエッチングにより除去する。
次に、図１９に示すように、シリコン酸化膜３８の間から露出した活性領域６に低濃度のＮ型不純物（リン等）をイオン注入する。これにより、上記ゲート電極８を挟んだ両側の活性領域６に、上記ドレイン領域１３ａ及びソース領域１３ｂ（不純物拡散層）が形成される。
以上の工程を経ることによって、上記図１及び図２示す半導体装置１が形成される。
上記半導体装置１の製造方法では、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン窒化膜２８を埋め込んだ後、ウェットエッチングによりシリコン窒化膜２８を選択的に除去しながら、セルアレイ領域ＳＡに並んで形成された複数の溝部３にシリコン窒化膜２８を一定の厚みで残存させるため、これら複数の溝部３の底部に残存するシリコン窒化膜２８の膜厚のバラツキを抑えることが可能である。
また、セルアレイ領域ＳＡに形成された溝部３及び周辺領域ＣＡに形成された溝部３Ａにシリコン酸化膜２９を埋め込んだ後、埋め込みゲート用の溝部９を形成する際は、セルアレイ領域ＳＡに形成された溝部３に埋め込まれたシリコン窒化膜２８がエッチングストッパとして機能するため、セルアレイ領域ＳＡ内に並ぶ各埋め込みゲート用の溝部９，１０のうち、素子分離領域に形成される溝部９の間で、深さ方向にバラツキが生じるのを防ぐことが可能である。
さらに、セルアレイ領域ＳＡに形成された溝部３よりも深い周辺領域ＣＡに形成された溝部３Ａには、シリコン酸化膜２９を十分な厚みで埋め込むことができるため、素子分離領域ＳＡに形成された埋め込みゲート用の溝部９の両側面９ａ，９ｂが底面９ｃに対して垂直となるまでシリコン酸化膜２９を（オーバー）エッチングした場合でも、周辺領域ＣＡに形成された溝部３Ａにシリコン酸化膜２９を残存させることが可能である。したがって、この周辺領域ＣＡに形成された溝部３Ａの底面が露出することを防ぐことができるため、周辺領域ＣＡにおける半導体基板２との絶縁を図ることが可能である。
なお、上記図１９に示す工程の後は、図示を省略するものの、上記埋め込みゲート用の溝部９，１０及びダミーゲート用の溝部１４に埋め込まれたゲート電極８（ワード線７ａ）及びダミーワード線７ｂの上面を保護すると共に、半導体基板２の表面とほぼ同じ高さの上面を有するキャップ絶縁膜を形成する。これにより、セルアレイ領域ＳＡには、上記メモリーセルを構成する選択用トランジスタが形成される。そして、半導体基板２上に、この選択用トランジスタのソース・ドレインの何れか一方と電気的に接続されるビット線と、他方と電気的に接続されるキャパシタと、この上に配線層とを順次積層することで、最終的にセルアレイ領域ＳＡ内に複数のメモリーセルが並ぶＤＲＡＭを製造することができる。
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本発明は、上述したサドルフィン型のチャネル構造を有する半導体装置１に限定されるものではなく、半導体基板に溝部を形成し、この溝部にゲート電極の一部を埋め込むことでチャネルを３次元構造としたリセス（トレンチ）型や、半導体基板にフィンを形成し、このフィンを跨ぐようにゲート電極を形成してチャネルを３次元構造としたフィン型など、チャネルを３次元構造とした半導体装置に対して幅広く適用することが可能である。
１…半導体装置 ２…半導体基板 ３…（セルアレイ領域に形成された）素子分離用の溝部 ３Ａ…周辺領域ＣＡに形成された溝部 ４…素子分離絶縁膜 ５…素子分離領域 ６…活性領域 ７ａ…ワード線 ７ｂ…ダミーワード線 ８…ゲート電極 ９…（素子分離領域に形成された）埋め込みゲート用の溝部 １０…（活性領域に形成された）埋め込みゲート用の溝部 １１…ゲート絶縁膜 １２…フィン部 １３ａ，１３ｂ…ソース領域及びドレイン領域（不純物拡散層） １４…ダミーゲート用の溝部 ２１…シリコン窒化膜 ２２…アモルファスカーボン膜 ２３…シリコン酸窒化膜 ２４…シリコン酸化膜 ２５…反射防止膜 ２６…マスク層 ２６ａ，２６ｂ…開口部 ２７…レジストパターン ２７ａ，２７ｂ…開口部 ２８…シリコン窒化膜 ２９…シリコン酸化膜 ３０…シリコン窒化膜 ３１…アモルファスカーボン膜 ３２…シリコン酸窒化膜 ３３…シリコン酸化膜 ３４…反射防止膜 ３５…マスク層 ３５ａ…開口部 ３６…レジストパターン ３６ａ…開口部 ３７…導電膜 ３８…シリコン酸化膜

Claims (5)

  1. 基板の表層に第１の方向に延在する複数の素子分離用の溝部を形成し、これら複数の溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを交互に並べて形成する工程と、
    前記複数の素子分離領域及び活性領域と交差する第２の方向に延在し、前記素子分離領域の間で前記活性領域の一部が突き出るように前記素子分離領域と前記活性領域との間で底面の高さが異なる埋め込みゲート用の溝部を複数並べて形成し、これら複数の溝部にゲート絶縁膜を介して導電材料を埋め込むことによって、前記素子分離領域に形成された溝部の間から突き出した活性領域のフィン部を跨ぐように前記第２の方向に延在するゲート電極を複数並べて形成する工程とを有し、
    前記素子分離領域及び活性領域を形成する際は、前記素子分離用の溝部が複数並んで形成されるセルアレイ領域よりも外側にある周辺領域に、当該セルアレイ領域に形成された溝部よりも深い溝部を形成する工程と、
    前記セルアレイ領域に形成された溝部及び前記周辺領域に形成された溝部にシリコン窒化膜を埋め込んだ後、ウェットエッチングによりシリコン窒化膜を選択的に除去しながら、少なくとも前記セルアレイ領域に形成された溝部の底部にシリコン窒化膜が一定の厚みで残存した状態とする工程と、その後、前記セルアレイ領域に形成された溝部及び前記周辺領域に形成された溝部にシリコン酸化膜を埋め込む工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記素子分離用の溝部を形成する際に、前記セルアレイ領域に形成された溝部よりも深い溝部を前記周辺領域にマイクロローディング効果を用いて同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極を形成する際は、前記埋め込みゲート用の溝部の両側面が底面に対して垂直となるまで前記シリコン酸化膜のエッチングを行う工程と、その後、前記埋め込みゲート用の溝部にゲート絶縁膜を介して導電材料を埋め込む工程とを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記ゲート電極を形成する際は、前記素子分離領域に埋め込みゲート用の溝部を形成した後、更に、前記活性領域に前記素子分離領域に形成された溝部よりも浅い埋め込みゲート用の溝部を形成する工程を含むことを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法。
  5. 基板の表層に形成された第１の方向に延在する複数の素子分離用の溝部と、
    前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の素子分離領域と、
    前記複数の素子分離領域によって絶縁分離された複数の活性領域と、
    前記複数の素子分離領域及び活性領域と交差する第２の方向に延在し、前記素子分離領域の間で前記活性領域の一部が突き出るように前記素子分離領域と前記活性領域との間で底面の高さを異ならせた複数の埋め込みゲート用の溝部と、
    前記複数の埋め込みゲート用の溝部にゲート絶縁膜を介して導電材料を埋め込むことによって、前記素子分離領域に形成された溝部の間から突き出した活性領域のフィン部を跨ぐように形成された複数のゲート電極とを備え、
    前記素子分離用の溝部が複数並んで形成されるセルアレイ領域よりも外側にある周辺領域に、前記セルアレイ領域に形成された溝部よりも深い溝部を有し、且つ、少なくとも前記セルアレイ領域に形成された溝部の底部にシリコン窒化膜が一定の厚みで埋め込まれると共に、
    前記素子分離領域に形成された埋め込みゲート用の溝部の両側面が底面に対して垂直となる形状を有し、且つ、当該溝部の底面に前記シリコン窒化膜の上面が位置していることを特徴とする半導体装置。
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