KR20060076377A - 캐패시터의 스토리지 노드 전극 형성방법 - Google Patents

캐패시터의 스토리지 노드 전극 형성방법 Download PDF

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Abstract

본 발명은 소자의 전기적 특성을 개선할 수 있는 캐패시터의 스토리지 노드 전극 형성방법에 관한 것이다. 이 방법은, 소정의 하부구조가 구비된 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막을 선택적으로 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접하는 산화막을 습식 식각하여 상기 트렌치를 확장시키는 단계; 상기 확장된 트렌치 표면에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 식각하여, 상기 확장된 트렌치 바닥의 일부분을 노출시키는 단계; 상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분을 식각하여 기판의 일부분을 노출시키는 스토리지 노드 콘택을 형성하는 단계: 상기 트렌치 및 스토리지 노드 콘택을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 스토리지 노드 콘택 플러그와 연결되는 스토리지 노드 전극을 형성하는 단계;를 포함한다.

Description

캐패시터의 스토리지 노드 전극 형성방법{Method for forming storage node electrode of capacitor}
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.
도 2는 오발 타입의 마스크를 나타내는 평면도.
도 3은 종래기술에 따른 문제점을 설명하기 위한 사진.
도 4a 내지 도 4h는 본 발명에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 반도체 기판 21: 제 1 산화막
22: 하드마스크막 23: 건식 식각
24: 트렌치 25: 습식 식각
24a: 확장된 트렌치 26: 질화막
26a: 식각후 잔류된 질화막 27: 스토리지 노드 콘택
28: 스토리지 노드 콘택 플러그 29: 식각정지막
30: 제 2 산화막 31: 스토리지 노드 전극용 홀
32: 스토리지 노드 전극
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 전기적 특성을 개선할 수 있는 반도체 캐패시터의 스토리지 노드 전극 형성방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 상하부 패턴간, 예컨데, 액티브 영역과 캐패시터간의 콘택에 어려움을 겪고 있음은 공지의 사실이다. 이에 따라, 현재 대부분의 반도체 제조 공정에서는 상하부 패턴간의 안정적인 전기적 접속을 위해 스토리지 노드 콘택 플러그를 형성하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 소정의 하부구조(도시안됨)가 구비된 반도체 기판(10)을 제공한 다음, 반도체 기판(10) 상에 기판(10)의 소정 부분을 노출시키는 스토리지 노드 콘택(12)을 갖는 제 1 산화막(11)을 형성한다. 이어서, 스토리지 노드 콘택(12)을 도전막으로 매립시켜 스토리지 노드 콘택 플러그(13)를 형성한다. 다음으로, 스토리지 노드 콘택 플러그(13)를 포함한 제 1 산화막(11) 상에 식각 정지막(14) 및 제 2 산화막(15)을 차례로 형성한다. 식각 정지막(14)은 질화막으로 이루어진다.
도 1b에 도시한 바와 같이, 제 2 산화막(15) 상에 오발 타입(oval type)의 마스크(16)를 형성한다. 오발 타입의 마스크(16)는, 스토리지 노드 전극용 홀 형성영역, 즉 스토리지 노드 콘택 플러그(13) 및 이 스토리지 노드 콘택 플러그(13)와 인접하는 제 1 산화막(11)의 일부위와 대응되는 부위를 노출시킨다.
도 1c에 도시한 바와 같이, 마스크(16)를 식각 장벽으로 이용하여 제 2 산화막(15)을 식각하여 스토리지 노드 콘택 플러그(13) 및 이와 인접하는 제 1 산화막(11)의 일부위를 노출시키는 스토리지 노드 전극용 홀(17)을 형성한다. 도 1c에서 미설명한 도면부호 14a 및 15a는 각각 식각후 잔류된 식각 정지막 및 제 2 산화막을 나타낸다.
도 1d에 도시한 바와 같이, 스토리지 노드 전극용 홀(17)의 표면에 스토리지 노드 전극(18)을 형성한다.
도 2는 오발 타입의 마스크를 나타내는 평면도이다. 오발 타입의 마스크(16)는, 스토리지 노드 전극용 홀 형성영역을 노출시키는 타원형의 개구부(16a)를 구비한다. 오발 타입의 마스크(16)를 이용하여 형성되는 스토리지 노드 전극용 홀(17)은, 스토리지 노드 콘택 플러그(13) 및 이와 인접하는 제 1 산화막(11)의 일부위를 노출시킨다. 이러한 오발 타입의 마스크(16)를 이용하여 형성되는 스토리지 노드 전극용 홀(17)은, 기존의 정방 형상을 갖는 스토리지 노드 전극용 홀과 비교할 때, 장축 사이의 빈 공간을 활용할 수 있다는 장점을 갖는다.
도 3은 종래기술에 따른 문제점을 설명하기 위한 사진이다. 그러나, 이러한 종래기술에 따른 캐패시터의 스토리지 노드 전극 형성방법에 있어서는, 오발 타입 의 마스크(16)가 오정렬(misalign)될 경우, 도 3에 도시한 바와 같이, 스토리지 노드 콘택 플러그(13)와 스토리지 노드 전극용 홀(17)의 콘택 면적이 감소될 수가 있다('A' 참조). 이와 같이 접촉 면적이 감소되는 부분(A)에서는, 스토리지 노드 콘택 플러그(13)와 스토리지 노드 전극(18)간의 콘택 저항이 증가되어, 소자의 전기적 특성이 저하되는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 캐패시터의 스토리지 노드 전극 형성방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 스토리지 노드 콘택 플러그와 스토리지 노드 전극 간의 콘택 저항이 증가되는 것을 방지하여, 소자의 전기적 특성을 개선할 수 있는 캐패시터의 스토리지 노드 전극 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 캐패시터의 스토리지 노드 전극 형성방법이 제공되고: 이 방법은, 소정의 하부구조가 구비된 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막을 선택적으로 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접하는 산화막을 습식 식각하여 상기 트렌치를 확장시키는 단계; 상기 확장된 트렌치 표면에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 식각하여, 상기 확장된 트렌치 바닥의 일부분을 노출시키는 단계; 상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분을 식각하여 기판의 일부분을 노출시키는 스토리지 노드 콘택을 형성하는 단계: 상기 트렌치 및 스토리지 노드 콘택을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계; 및 상기 스토리지 노드 콘택 플러그와 연결되는 스토리지 노드 전극을 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 산화막의 건식 식각 공정은, CxFy 계열의 가스를 사용하여 플라즈마 방식으로 수행한다.
본 발명의 다른 일면에 따라, 상기 산화막의 건식 식각 공정은, 500~800 Å의 두께만큼 수행한다.
본 발명의 다른 일면에 따라, 상기 산화막의 습식 식각 공정은, BOE 용액을 사용하여 수행한다.
본 발명의 다른 일면에 따라,상기 산화막의 습식 식각 공정에서, 100~300 Å의 두께만큼 등방성 식각한다.
본 발명의 다른 일면에 따라, 상기 질화막은, LPCVD 방식에 의해 50~150 Å의 두께로 형성한다.
본 발명의 다른 일면에 따라, 상기 질화막의 식각 공정은, CxHyFz 계열의 가스를 사용하여 수행한다.
본 발명의 또 다른 일면에 따라, 상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분의 식각 공정은, C4F8, C4F6 및 C5F 8로 구성된 군으로부터 선택되는 어느 하나의 가스를 사용하여 수행한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한 다.
도 4a 내지 도 4h는 본 발명에 따른 캐패시터의 스토리지 노드 전극 형성방법을 설명하기 위한 공정별 단면도이다.
도 4a에 도시한 바와 같이, 소정의 하부구조(도시안됨)가 구비된 반도체 기판(20) 상에 제 1 산화막(21)을 형성한다. 제 1 산화막(21)상에 스토리지 노드 전극 형성영역을 노출시키는 하드마스크막(22)을 형성한다. 하드마스크막(22)은 질화막 및 다결정실리콘막으로 구성된 군으로부터 선택되는 어느 하나로 이루어진다.
도 4b에 도시한 바와 같이, 하드마스크막(22)을 식각 장벽으로 이용하여 제 1 산화막(21)을 건식 식각(23)하여 트렌치(24)를 형성한다. 건식 식각(23) 공정은, CxFy 계열의 가스를 사용하여 플라즈마 방식으로 수행하되, 500~800 Å의 두께만큼 수행한다. 이에 따라, 트렌치(24)는 500~800 Å의 깊이로 형성된다.
도 4c에 도시한 바와 같이, 트렌치(24)에 인접하는 제 1 산화막(21)을 습식 식각(25)하여 트렌치(24)를 확장시킨다. 습식 식각(25) 공정은, HF 및 NH4F의 혼합 용액인 BOE 용액을 사용하여 수행하며, 100~300 Å의 두께만큼 등방성 식각한다. 도 4c에서 미설명한 도면부호 24a는 확장된 트렌치를 나타낸다.
도 4d에 도시한 바와 같이, 확장된 트렌치(24a)가 형성된 기판 결과물 상에 질화막(26)을 형성한다. 질화막(26)은, 스텝 커버리지(step coverage) 능력이 우수한 LPCVD(low pressure chemical vapor deposition) 방식을 이용하여, 50~150 Å의 두께로 형성한다.
도 4e에 도시한 바와 같이, 질화막(26)을 선택적으로 식각하여, 하드마스크막(22)의 표면을 노출시킴과 동시에, 확장된 트렌치(24a) 바닥의 일부분을 노출시킨다. 질화막(26)의 식각 공정은, CxHyFz 계열의 가스를 사용하여 수행한다. 이때, 도 4e에서 미설명한 도면부호 26a는 식각후 잔류된 질화막을 나타낸다.
도 4f에 도시한 바와 같이, 하드마스크막(22) 및 식각후 잔류된 질화막(26a)에 의해 노출된 제 1 산화막(21) 부분을 식각하여 기판(20)의 일부분을 노출시키는 스토리지 노드 콘택(27)을 형성한다. 스토리지 노드 콘택(27) 형성을 위한 제 1 산화막(21)의 식각 공정은, 질화막에 대한 산화막의 식각 속도가 높은 가스, 예컨대, C4F8, C4F6 및 C5F8로 구성된 군으로부터 선택되는 어느 하나의 가스를 사용하여 수행한다. 다음으로, 스토리지 노드 콘택(27)의 바닥 면적을 확보하기 위해, 습식 식각 공정을 수행할 수도 있는데, 이때, 상기 바닥 면적을 충분히 확보하기 위해, 충분한 시간 동안 습식 식각 공정을 진행한다 하더라도, 스토리지 노드 콘택(27)의 상부에 존재하는 질화막(26a)에 의해, 스토리지 노드 콘택(27) 상부의 제 1 산화막(21) 부분이 보호되므로, 이 부분의 제 1 산화막(21)이 제거될 염려가 없다. 따라서, 후속적으로 형성되는 스토리지 노드 콘택 플러그 간의 브릿지 발생을 방지할 수 있다.
도 4g에 도시한 바와 같이, 그로부터 얻어지는 결과물 상에 트렌치(24a) 및 스토리지 노드 콘택(27)을 매립하도록 도전막(도시안됨)을 형성한다. 도전막은, 2,000~3,000 Å의 두께로 형성된다. 이 도전막은, 다결정실리콘막으로 이루어지거 나, 또는, Ti막, TiN막 및 텅스텐(W)막의 적층구조로 이루어진다. 그런다음, 제 1 산화막(21) 상부의 도전막 및 하드마스크막(22)을 전면식각 또는 씨엠피(chemical mechanical polishing: CMP)하여 제거하고, 이 결과로서, 트렌치(24a) 및 스토리지 노드 콘택(27)을 매립하는 스토리지 노드 콘택 플러그(28)를 형성한다. 이때, 상기 트렌치(24a)의 형성으로 인해, 스토리지 노드 콘택 플러그(28)의 상부 면적이 종래에 비해서 확장된다.
도 4h에 도시한 바와 같이, 스토리지 노드 콘택 플러그(28)를 포함한 제 1 산화막(21) 상에 식각정지막(도시안됨) 및 제 2 산화막(도시안됨)을 차례로 형성한 다. 식각정지막으로는, 질화막, SiON막 및 SiC막으로 구성된 군으로부터 선택되는 어느 하나를 이용한다. 제 2 산화막은 TEOS(tetra ethyl ortho silicate)막으로 형성하거나, PSG(phospho silicate glass)막 및 TEOS막의 2중 적층 구조로 형성한다. 그런다음, 제 2 산화막을 선택적으로 식각하여, 스토리지 노드 콘택 플러그(28) 및 이와 인접하는 제 1 산화막(21)의 일부위를 노출시키는 스토리지 노드 전극용 홀(31)을 형성한다. 이때, 도 4h의 미설명한 도면부호 29 및 30은 각각 식각후 잔류된 식각 정지막 및 제 2 산화막을 나타낸다.
한편, 스토리지 노드 전극용 홀(31)이 스토리지 노드 콘택 플러그(28)에 오정렬된다 하더라도, 스토리지 노드 콘택 플러그(28)의 상부 면적이 확장되어 있기 때문에, 스토리지 노드 전극용 홀(31)과 스토리지 노드 콘택 플러그(28)의 콘택 마진을 확보할 수 있다. 따라서, 스토리지 노드 콘택 플러그(28)과 후속으로 형성되는 스토리지 노드 전극(32) 간의 콘택 저항을 감소시킬 수 있다. 이후, 스토리지 노드 전극용 홀(31)의 표면에 스토리지 노드 전극(32)을 형성한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스토리지 노드 콘택 플러그의 상부의 면적을 확장시킴으로써, 스토리지 노드 콘택 플러그와 스토리지 노드 전극의 콘택 면적을 증가시킬 수 있다. 따라서, 스토리지 노드 전극용 홀이 스토리지 노드 콘택 플러그에 오정렬된다 하더라도, 스토리지 노드 전극과 스토리지 노드 콘택 플러그의 콘택 마진을 확보하여 콘택 저항을 감소시킬 수 있다. 결국, 본 발명은 소자의 전기적 특성을 개선할 수 있다.

Claims (8)

  1. 캐패시터의 스토리지 노드 전극 형성방법에 있어서,
    소정의 하부구조가 구비된 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막을 선택적으로 건식 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 인접하는 산화막을 습식 식각하여 상기 트렌치를 확장시키는 단계;
    상기 확장된 트렌치 표면에 질화막을 형성하는 단계;
    상기 질화막을 선택적으로 식각하여, 상기 확장된 트렌치 바닥의 일부분을 노출시키는 단계;
    상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분을 식각하여 기판의 일부분을 노출시키는 스토리지 노드 콘택을 형성하는 단계:
    상기 트렌치 및 스토리지 노드 콘택을 도전막으로 매립하여 스토리지 노드 콘택 플러그를 형성하는 단계; 및
    상기 스토리지 노드 콘택 플러그와 연결되는 스토리지 노드 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 산화막의 건식 식각 공정은, CxFy 계열의 가스를 사용하여 플라즈마 방 식으로 수행하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  3. 제 1 항에 있어서,
    상기 산화막의 건식 식각 공정은, 500~800 Å의 두께만큼 수행하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  4. 제 1 항에 있어서,
    상기 산화막의 습식 식각 공정은, BOE 용액을 사용하여 수행하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  5. 제 1 항에 있어서,
    상기 산화막의 습식 식각 공정에서, 100~300 Å의 두께만큼 등방성 식각하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  6. 제 1 항에 있어서,
    상기 질화막은, LPCVD 방식에 의해 50~150 Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  7. 제 1 항에 있어서,
    상기 질화막의 식각 공정은, CxHyFz 계열의 가스를 사용하여 수행하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
  8. 제 1 항에 있어서,
    상기 식각후 잔류된 질화막에 의해 노출된 산화막 부분의 식각 공정은, C4F8, C4F6 및 C5F8로 구성된 군으로부터 선택되는 어느 하나의 가스를 사용하여 수행하는 것을 특징으로 하는 캐패시터의 스토리지 노드 전극 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929643B1 (ko) * 2008-03-07 2009-12-03 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법

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