KR100905830B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판, 활성영역의 중앙에 형성된 제1 랜딩 플러그, 활성영역의 가장자리에 형성된 제2 랜딩 플러그, 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들, 제1 랜딩 플러그의 상부에 형성된 금속배선, 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다.
DRAM, 스토리지 노드, 금속배선, 비트라인, 트렌치, 저항, 랜딩 플러그

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 활성영역의 높이를 낮추어 랜딩 플러그의 면적을 넓힘으로써 전기적 저항을 낮출 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 반도체 소자를 구성하는 다수개의 소자들(예를 들면, 트랜지스터 및 금속배선)의 크기도 감소하고 있다. 이처럼, 소자들의 크기가 감소함에 따라 전기적 특성이 열화 할 수 있는데, 예를 들면 좁아진 폭에 의해 반도체 소자의 저항이 증가하는 문제가 발생할 수도 있다.
이에 대하여, DRAM(Dynamic Random Access Memory) 소자를 예를 들어 설명하면 다음과 같다. DRAM 소자는 반도체 기판의 활성영역 상에 다수개의 게이트 라인(gate line)들을 포함하며, 게이트 라인들 사이에는 랜딩 플러그(landing plug)가 형성되어 상부구조들과 하부구조들(예를 들면, 게이트 라인들)이 전기적으로 연 결된다. 이때, 상부구조는 금속배선들(예를 들면, 비트라인) 및 스토리지 노드(storage node)들이 포함될 수 있다. 특히, 비트라인이나 스토리지 노드 사이의 랜딩 플러그는 전기적으로 저항이 낮아야 하는데, 상술한 바와 같이 반도체 소자의 집적도가 증가함에 따라 저항도 증가할 수 있다.
또한, 일반적으로 스토리지 노드와 접하는 랜딩 플러그는 비트라인과 접하는 랜딩 플러그보다 폭(또는 면적)이 좁기 때문에, 랜딩 플러그가 형성될 영역에 홀(hole)을 형성하는 식각 공정이 취약할 수 있다. 즉, 폭이 넓은 홀을 형성하는 식각 공정보다 폭이 좁은 홀을 형성하는 식각 공정이 더 어렵다. 이는, 상술한 바와 같이 반도체 소자의 집적도가 증가함에 따라 식각 공정이 더 어려워질 수 있다. 식각 공정 시, 식각 손상을 발생하면 후속 반도체 소자의 동작시에 누설전류를 유발할 수 있으며, 이는 반도체 소자의 전기적 특성 열화를 초래하여 신뢰도를 낮추는 원인이 될 수도 있다.
본 발명이 해결하고자 하는 과제는, 서로 다른 면적의 랜딩 플러그가 형성될 영역의 활성영역에 단차를 발생시켜 콘택 홀(hole) 형성을 위한 식각 공정을 용이하게 할 수 있고, 또한 랜딩 플러그의 저항을 감소시켜 반도체 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는, 중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판을 포함한다. 활성영역의 상기 중앙에 형성된 제1 랜딩 플러그를 포함한다. 활성영역의 가장자리에 형성된 제2 랜딩 플러그를 포함한다. 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들을 포함한다. 제1 랜딩 플러그의 상부에 형성된 금속배선을 포함한다. 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다.
제1 랜딩 플러그는 제2 랜딩 플러그보다 길게 형성되며, 제1 및 제2 랜딩 플러그 사이의 활성영역에 트렌치가 형성된다. 또한, 게이트 라인은 트렌치의 상부에 형성되며, 반도체 기판의 상부로 돌출된다.
본 발명의 다른 실시예에 따른 반도체 소자는, 활성영역을 포함하는 반도체 기판을 포함한다. 활성 영역의 중앙에 형성된 제 1 리세스부를 포함한다. 제 1 리세스부의 양측에 제 1 리세스부보다 깊게 형성된 제 2 리세스부를 포함한다. 제 1 리세스부 상에 형성된 제 1 랜딩 플러그를 포함한다. 제 2 리세스부에 대하여 제 1 리세스부의 반대쪽에 위치하는 활성 영역상에 형성된 제 2 랜딩 플러그를 포함한다. 활성영역 상부로 돌출되도록 제 2 리세스부에 형성된 리세스 게이트를 포함한다. 제1 랜딩 플러그의 상부에 형성된 금속배선을 포함한다. 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자로 이루어진다.
본 발명에 따른 반도체 소자의 제조 방법은, 활성영역 및 소자 분리 영역이 구획되고, 소자 분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공된다. 활성영역 내에 제1 트렌치를 형성한다. 제1 트렌치 내의 양측에 제2 트렌치들을 형성한다. 제2 트렌치들의 내부를 채우며, 활성영역의 상부로 돌출된 게이트 라인들을 형성한다. 게이트 라인들의 사이를 제1 층간 절연막으로 채운다. 제1 층간 절연막에 콘택 홀들을 형성한다. 콘택 홀들의 내부에 랜딩 플러그들을 형성한다. 랜딩 플러그들의 상부에 금속배선 또는 스토리지 노드를 형성하는 반도체 소자의 제조 방법으로 이루어진다.
제1 트렌치는 제2 트렌치보다 얕고 활성영역의 상부보다 깊게 형성한다. 또한, 제1 트렌치는 게이트 라인들이 형성될 영역을 포함하는 폭으로 형성하며 활성영역의 폭보다 좁게 형성한다.
게이트 라인들을 형성하는 단계는, 제1 및 제2 트렌치를 포함한 반도체 기판의 상부에 게이트 산화막, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층한다. 하드 마스크 패턴에 따라 식각 공정을 실시하여 게이트 도전막 및 게이트 산화막을 패터닝하는 단계를 포함한다.
게이트 라인들의 측벽에 스페이서를 형성하는 단계를 더 포함하며, 제1 트렌치의 상부에 형성된 콘택 홀은 제1 및 제2 트렌치를 제외한 활성영역의 상부에 형성된 콘택 홀보다 넓다.
제1 트렌치의 상부에 형성된 랜딩 플러그의 상부에는 금속배선을 형성하고, 제1 및 제2 트렌치를 제외한 활성영역의 상부에 형성된 랜딩 플러그의 상부에는 스토리지 노드를 형성한다.
본 발명은, 서로 다른 면적의 랜딩 플러그가 형성될 영역의 활성영역에 단차를 발생시켜 콘택 홀(hole) 형성을 위한 식각 공정을 용이하게 할 수 있고, 또한 랜딩 플러그의 저항을 감소시키고 누설전류의 발생을 억제할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명 하기 위한 단면도이고, 도 2a 및 도 2b는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 평면도이다. 이때, 도 1a 내지 도 1h는 도 2a 및 도 2b에서 A-A'방향에 대응하는 단면도이다.
도 1a를 참조하면, 반도체 소자 중에서 DRAM(Dynamic Random Access Memory) 소자를 예를 들어 설명하면 다음과 같다. 반도체 기판(100) 상에 식각 공정을 실시하여 트렌치(101)를 형성하고, 트렌치(101)의 내부를 소자 분리막(102)으로 채운다. 소자 분리막(102)은 산화막으로 형성할 수 있으며, 소자 분리막(102)을 형성함으로써 활성영역과 소자 분리 영역이 구획된다. 이때, 도면에는 도시되지 않았지만, 소자 분리막(102)을 형성하기 이전에 반도체 기판(100)의 활성영역에 접합영역(junction)을 형성할 수도 있다.
도 1b 및 도 2a를 참조하면, 반도체 기판(100) 및 소자 분리막(102)의 상부에 비트라인 콘택(bitline contact) 영역(BC)이 개방된 제1 포토레지스트 패턴(104)을 형성한다. 이어서, 제1 포토레지스트 패턴(104)에 따라 식각 공정을 실시하여 노출된 반도체 기판(100)의 높이를 낮추어 제1 트렌치(105)를 형성한다. 제1 트렌치(105)의 깊이(D)는 반도체 소자에 따라 다르게 조절할 수 있으며, 바람직하게는 후속 형성할 제2 트렌치(도 1c의 107)의 깊이가 제1 트렌치(105)의 깊이(D)보다 깊도록 형성한다. 이때, 소자 분리막(102)보다 반도체 기판(100)에 대한 식각 선택비가 높은 식각 공정을 실시하여, 소자 분리막(102)을 제외한 반도체 기판(100; 노출된 활성영역)에 제1 트렌치(105)을 형성한다.
한편, 활성영역 중 비트라인 콘택 영역(BC) 이외의 영역은 스토리지 노드 콘 택(storage node contact) 영역(SNC)이 된다. 즉, 비트라인 콘택 영역(BC)에는 후속 비트라인과 전기적으로 연결되는 제1 랜딩 플러그가 형성되고, 스토리지 노드 콘택 영역(SNC)에는 후속 스토리지 노드와 전기적으로 연결되는 제2 랜딩 플러그가 형성된다. 이에 대한 구체적인 설명은 후술(도 1f 참조)하기로 한다.
도 1c 및 도 2b를 참조하면, 제1 포토레지스트 패턴(도 1b의 104)을 제거한다. 이어서, 제1 트렌치를 포함한 반도체 기판(100) 및 소자 분리막(102)의 상부에 게이트 라인이 형성될 영역이 개방된 제2 포토레지스트 패턴(106)을 형성한다. 제2 포토레지스트 패턴(106)에 따라 식각 공정을 실시하여 반도체 기판(100)에 제2 트렌치(107)를 형성한다. 이때, 제2 트렌치(107)는 제1 트렌치(도 1b의 105) 내에 형성하는 것이 바람직하다.
도 1d를 참조하면, 제2 포토레지스트 패턴(도 1c의 106)을 제거하고, 제1 및 제2 트렌치(105 및 107)를 포함한 반도체 기판(100)과 소자 분리막(102) 상에 게이트 절연막(108) 및 게이트 라인(110)용 적층막을 형성한다. 게이트 절연막(108)은 산화막으로 형성할 수 있고, 게이트 라인(110)용 적층막은 제2 트렌치(도 1c의 107)의 내부를 완전히 채우도록 형성하는 것이 바람직하다. 게이트 라인(110)용 적층막은 예를 들면, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층하여 형성할 수 있다. 이어서, 하드 마스크 패턴에 따라 식각 공정을 실시하여 적층막 및 게이트 절연막(108)을 패터닝하고, 게이트 라인(110)을 형성한다.
이로써, 반도체 기판(100)의 제2 트렌치(도 1c의 107)를 채우면서 반도체 기판(100)의 상부로 돌출된 게이트 라인(110)들을 형성할 수 있다. 이어서, 게이트 라인(110)들의 사이로 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 접합영역(103)을 형성한다.
도 1e를 참조하면, 게이트 라인(110)을 포함한 반도체 기판(100) 및 소자 분리막(102)의 표면을 따라 스페이서(112)용 절연막을 형성한다. 식각 공정을 실시하여 게이트 라인(110)의 측벽에만 절연막을 잔류시켜 스페이서(112)를 형성한다. 이어서, 게이트 라인(110)들의 사이를 제1 층간 절연막(114)으로 채운다. 제1 층간 절연막(114)은 산화막으로 형성할 수 있다.
도 1f를 참조하면, 게이트 라인(110) 및 제1 층간 절연막(114)의 상부에 랜딩 플러그 영역이 개방된 하드마스크 패턴(미도시)를 형성하고, 하드마스크 패턴(미도시)에 따라 식각 공정을 실시하여 반도체 기판(100)의 일부가 드러나도록 제1 콘택 홀(115a) 및 제2 콘택 홀(115b)을 동시에 형성한다.
특히, 제1 콘택 홀(115a)의 폭을 제2 콘택 홀(115b)의 폭보다 넓게 형성하는 경우, 제1 콘택 홀(115a)이 형성될 반도체 기판(100)의 높이를 일부 낮추었으므로(도 1b 참조) 식각하는 량이 제2 콘택홀(115b) 영역보다 제1 콘택 홀(115a) 영역이 더 많다. 이에 대하여 구체적으로 설명하면 다음과 같다.
콘택 홀을 형성하기 위한 식각 공정 시, 좁은 폭(또는, 좁은 면적)의 콘택 홀보다 넓은 폭(또는, 넓은 면적)의 콘택 홀을 형성하기가 더 용이하다. 즉, 식각 가스(또는, 식각 액)에 반응하는 면적이 넓을수록 식각 속도가 빠르기 때문에, 좁은 폭의 콘택 홀이 형성되기 이전에 넓은 폭의 콘택 홀이 먼저 형성될 수 있다.
이러한 경우, 좁은 폭의 콘택 홀이 완성되기 이전에 식각 공정이 중단될 수 도 있고(식각 불량), 또는 좁은 폭의 콘택 홀을 형성하기 위한 오버 식각 공정을 수행하면 이미 형성된 넓은 폭의 콘택 홀이 손상될 수도 있다(식각 손상).
따라서, 제1 콘택 홀(115a)을 넓은 콘택 홀이라 하고, 제2 콘택 홀(115b)을 좁은 콘택 홀이라 할 때, 제1 콘택 홀(115a)의 깊이가 제2 콘택 홀(115b)의 깊이보다 깊으면 제1 및 제2 콘택 홀(115a 및 115b)을 동시에 형성할 수 있다. 이로써, 콘택 홀을 형성하기 위한 식각 공정 시, 식각 불량 또는 식각 손상을 방지할 수 있다.
도 1g를 참조하면, 제1 및 제2 콘택 홀(도 1f의 115a 및 115b)의 내부를 도전막(또는 금속막)으로 채워, 제1 및 제2 랜딩 플러그(116a 및 116b)를 형성한다.
도 1h를 참조하면, 게이트 라인(110), 제1 층간 절연막(114), 제1 및 제2 랜딩 플러그(116a 및 116b)의 상부에 제2 층간 절연막(118)을 형성한다. 이어서, 제1 랜딩 플러그(116a)가 노출되도록 홀(hole)을 형성한 후, 노출된 제1 랜딩 플러그(116a) 및 제2 층간 절연막(118)의 상부에 금속배선(120)용(예를 들면, 비트라인) 금속막을 형성한다. 이어서, 패터닝 공정을 실시하여 제1 랜딩 플러그(116a)의 상부에 금속막 패턴을 잔류시켜 금속배선(120)을 형성한다. 그리고, 금속배선(120) 및 제2 층간 절연막(118)의 상부에 금속배선(120)이 모두 덮이도록 제3 층간 절연막(122)을 형성한다. 이어서, 제2 랜딩 플러그(116b)가 노출되도록 제3 및 제2 층간절연막(122 및 118)에 홀(hole)을 형성하고, 홀(hole)의 내부를 도전막으로 채워 스토리지 노드(124)를 형성한다.
이처럼, 반도체 소자의 활성영역에 단차를 형성함으로써, 스토리지 노드와 비트라인 간의 채널(channel) 길이를 증가시킬 수 있으며, 이로 인해 후속 누설전류의 발생을 억제할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리막
104 : 제1 포토레지스트 패턴 106 : 제2 포토레지스트 패턴
108 : 게이트 절연막 110 : 게이트 라인
112 : 스페이서 114 : 제1 층간 절연막
116a : 제1 랜딩 플러그 116b : 제2 랜딩 플러그
118 : 제2 층간 절연막 120 : 금속배선
122 : 제3 층간 절연막 124 : 스토리지 노드

Claims (12)

  1. 중앙의 높이가 가장자리보다 낮은 활성영역을 포함하는 반도체 기판;
    상기 활성영역의 상기 중앙에 형성된 제1 랜딩 플러그;
    상기 활성영역의 상기 가장자리에 형성되며, 상기 제1 랜딩 플러그의 폭보다 좁은 폭을 갖는 제2 랜딩 플러그;
    상기 제1 및 제2 랜딩 플러그의 사이에 형성된 게이트 라인들;
    상기 제1 랜딩 플러그의 상부에 형성된 금속배선; 및
    상기 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 랜딩 플러그는 상기 제2 랜딩 플러그보다 길게 형성된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 랜딩 플러그 사이의 상기 활성영역에 트렌치가 형성된 반도체 소자.
  4. 제 3 항에 있어서,
    상기 게이트 라인은 상기 트렌치의 상부에 형성되며, 상기 반도체 기판의 상부로 돌출된 반도체 소자.
  5. 활성영역을 포함하는 반도체 기판;
    상기 활성 영역의 중앙에 형성된 제 1 리세스부;
    상기 제 1 리세스부의 양측에 상기 제 1 리세스부보다 깊게 형성된 제 2 리세스부;
    상기 제 1 리세스부 상에 형성된 제 1 랜딩 플러그;
    상기 제 2 리세스부에 대하여 상기 제 1 리세스부의 반대쪽에 위치하는 활성 영역상에 형성되며, 상기 제1 랜딩 플러그의 폭보다 좁은 폭을 갖는 제 2 랜딩 플러그;
    상기 활성영역 상부로 돌출되도록 상기 제 2 리세스부에 형성된 리세스 게이트;
    상기 제1 랜딩 플러그의 상부에 형성된 금속배선; 및
    상기 제2 랜딩 플러그의 상부에 형성된 스토리지 노드를 포함하는 반도체 소
    자.
  6. 활성영역 및 소자 분리 영역이 구획되고, 상기 소자 분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 활성영역 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내의 양측에 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들의 내부를 채우며, 상기 활성영역의 상부로 돌출된 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들의 사이를 제1 층간 절연막으로 채우는 단계;
    상기 제1 층간 절연막에 콘택 홀들을 형성하되, 상기 제1 트렌치의 상부에 형성하는 콘택 홀은 상기 제1 및 제2 트렌치를 제외한 상기 활성영역의 상부에 형성하는 콘택 홀보다 넓게 형성하는 단계;
    상기 콘택 홀들의 내부에 랜딩 플러그들을 형성하는 단계; 및
    상기 랜딩 플러그들의 상부에 금속배선 또는 스토리지 노드를 형성하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 트렌치는 상기 제2 트렌치보다 얕고 상기 활성영역의 상부보다 깊게 형성하는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제1 트렌치는 상기 게이트 라인들이 형성될 영역을 포함하는 폭으로 형 성하며 상기 활성영역의 폭보다 좁게 형성하는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서, 상기 게이트 라인들을 형성하는 단계는,
    상기 제1 및 제2 트렌치를 포함한 상기 반도체 기판의 상부에 게이트 산화막, 게이트 도전막 및 하드 마스크 패턴을 순차적으로 적층하는 단계; 및
    상기 하드 마스크 패턴에 따라 식각 공정을 실시하여 상기 게이트 도전막 및 상기 게이트 산화막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 게이트 라인들의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제 6 항에 있어서,
    상기 제1 트렌치의 상부에 형성된 랜딩 플러그의 상부에는 상기 금속배선을 형성하고, 상기 제1 및 제2 트렌치를 제외한 상기 활성영역의 상부에 형성된 랜딩 플러그의 상부에는 상기 스토리지 노드를 형성하는 반도체 소자의 제조 방법.
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