KR100869849B1 - 플래시 메모리소자의 구동방법 - Google Patents

플래시 메모리소자의 구동방법 Download PDF

Info

Publication number
KR100869849B1
KR100869849B1 KR1020070065838A KR20070065838A KR100869849B1 KR 100869849 B1 KR100869849 B1 KR 100869849B1 KR 1020070065838 A KR1020070065838 A KR 1020070065838A KR 20070065838 A KR20070065838 A KR 20070065838A KR 100869849 B1 KR100869849 B1 KR 100869849B1
Authority
KR
South Korea
Prior art keywords
voltage
program
memory cells
threshold voltage
memory cell
Prior art date
Application number
KR1020070065838A
Other languages
English (en)
Inventor
김주인
이주엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070065838A priority Critical patent/KR100869849B1/ko
Priority to US11/965,193 priority patent/US7782681B2/en
Application granted granted Critical
Publication of KR100869849B1 publication Critical patent/KR100869849B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

플래시 메모리소자의 구동방법은, 소거 검증 단계를 패스한 블럭 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가하는 단계와, 소거 검증 단계보다 큰 센싱전류를 사용하여 메모리 셀 중 제1 검증전압을 패스한 메모리 셀이 존재하는지를 검증하는 검증단계, 및 검증단계를 패스한 메모리 셀이 존재할 경우, 블럭 내의 메모리 셀들을 소정의 프로그램 전압 및 스텝 전압을 사용하여 원하는 레벨로 프로그램하는 단계를 포함하여 이루어진다.
낸드 플래시, 포스트 프로그램, 검증, 센싱전류, 이밸류에이션 시간

Description

플래시 메모리소자의 구동방법{Method for operating flash memory device}
도 1은 2(bit) MLC 구조의 플래시 메모리소자의 프로그램 및 소거 상태의 문턱전압 분포를 나타낸 도면이다.
도 2는 낸드 플래시 메모리소자의 소거동작 중 포스트 프로그램을 수행한 후의 문턱전압 분포의 이동을 나타낸 도면이다.
도 3은 프로그램 디스터브 또는 프로그램 스트레스에 의한 메모리 셀의 문턱전압 분포의 변동을 나타낸 도면이다.
도 4는 본 발명에 따른 플래시 메모리소자의 구동방법을 설명하기 위하여, NAND 플래시 메모리소자의 셀 어레이와 페이지 버퍼 구조를 나타낸 도면이다.
도 5는 본 발명에 따른 플래시 메모리소자의 동작 중 포스트 프로그램 검증과정을 설명하기 위하여 도시한 타이밍도이다.
도 6은 본 발명의 플래시 메모리소자의 구동방법에 따라 포스트 프로그램을 수행한 후, 프로그램 디스터브 또는 스트레스에 의한 메모리 셀의 문턱전압 분포의 변동을 나타낸 도면이다.
본 발명은 플래시 메모리소자의 구동 방법에 관한 것으로, 특히 포스트 프로그램 검증단계에서 메모리 셀의 문턱전압 분포를 하향 이동시킴으로써 프로그램 페일의 발생을 방지할 수 있는 플래시 메모리소자의 구동 방법에 관한 것이다.
플래시 메모리소자 중에서 특히 낸드(NAND)형 플래시 메모리소자는 현재 대용량 데이터 저장매체로서의 사용이 계속 증가하고 있다. 이러한 대용량 메모리소자에 대한 요구와 고집적화에 대한 요구에 부응하여, 보다 작은 칩 사이즈(chip size)에서 데이터 저장용량을 증가시키기 위하여 하나의 메모리 셀에 2 비트(bit) 이상의 데이터를 선택적으로 저장할 수 있도록 하는 멀티 레벨 셀(Multi-Level Cell; 이하 "MLC"라 칭함) 구조가 제안되었다. MLC는 하나의 메모리 셀이 프로그램(program)/소거(erase)의 두 개의 상태(state)를 가지는 싱글 레벨 셀(Single Level Cell; SLC)과는 달리, 하나의 메모리 셀을 가지고 네 비트 이상의 데이터를 나타낼 수 있으므로, SLC와 비교할 때 2배 이상의 메모리 용량을 구현할 수 있다.
도 1은 2(bit) MLC 구조의 플래시 메모리소자의 프로그램 및 소거 상태의 문턱전압 분포를 나타낸 도면이다.
플래시 메모리소자의 메모리 셀들은 소거(erase)된 상태이거나 프로그램(program)된 상태이다. SLC 구조의 플래시 메모리소자의 경우 소거된 상태에 있는 메모리 셀들은 상대적으로 낮은, 예컨대 0V보다 낮은 문턱전압 분포를 갖는다. 반면에 프로그램된 상태에 있는 메모리 셀들은 상대적으로 높은, 예컨대 0V보다 높은 문턱전압 분포를 갖는다.
SLC에 비해 MLC의 경우, 예컨대 2(bit)의 경우 도 1 도시된 것과 같이, 소거 된 상태의 문턱전압 분포(110)와, 복수의 프로그램된 상태의 문턱전압 분포들(121, 122, 123)을 갖는다. 소거된 상태의 문턱전압 분포(110)와 프로그램된 상태의 문턱전압 분포들(121, 122, 123)은 제1 읽기전압(Vread0)(일반적으로 0V)에 의해 구별된다. 프로그램된 상태의 문턱전압 분포들(121, 122, 123)은 각각 제2 읽기전압(Vread1) 및 제3 읽기전압(Vread2)에 의해 구별된다. 이와 같이 멀티 레벨 셀 플래시 메모리소자의 경우, 프로그램된 상태의 문턱전압 분포들(121, 122, 123)이 모두 제1 읽기전압(Vread0)(또는 소거전압)과 패스전압(Vpass) 사이에서 일정 간격을 두고 상호 이격되도록 배치되어야 하므로, 문턱전압 분포들의 폭을 최대한 좁게 형성하여야 한다. 또한, MLC의 경우 프로그램 상태의 문턱전압 뿐만 아니라 소거상태의 문턱전압 분포 또한 좁게 형성되도록 제어하여야 한다.
MLC 플래시 메모리소자의 데이터 소거방식으로 많이 사용되고 있는 방식은 프리 프로그램(pre-program) - 소거(normal erase) - 포스트 프로그램(post program) 순으로 진행된다.
포스트 프로그램은 메모리 셀에 소거전압을 인가한 후 여러 가지 프로그램 상태(state)를 만들기 전에 수행되는 소프트 프로그램(soft program) 과정으로, 소거 동작 후 넓어진 문턱전압 분포를 좁게 하기 위하여 수행된다. 포스트 프로그램은 아이에스피피(ISPP; Incremental Step Pulse Program) 방식으로 수행되는데, 일반적인 ISPP 방식에서 사용되는 페이지 바이 페이지(page by page) 프로그램 및 비트 바이 비트(bit by bit) 검증 과정을 사용하지 않고, 블록(block) 단위로 진행된다. 즉, 한 블록의 모든 워드라인에 동시에 동일한 프로그램 바이어스, 일반적인 프로그램 과정보다는 낮은 바이어스를 인가하여 원하는 레벨까지 프로그램하는 방법을 사용한다.
포스트 프로그램 과정에서도 프로그램 펄스 인가 후 프로그램 검증단계를 수행하는데, 모든 메모리 셀이 검증레벨을 넘어온 경우에만 동작이 종료되는 일반적인 프로그램 동작과는 달리, 포스트 프로그램 단계에서는 단 하나의 셀이라도 검증레벨을 넘어온 경우에 프로그램 동작이 종료된다. 이때, 해당 블록의 모든 워드라인에 0V를 인가해 검증을 수행하여 도 2에 도시된 것과 같이, 문턱전압 분포의 오른쪽이 -1V 정도에 오도록 한다. 이는 프로그램 동작시 상호간섭(interference)에 의해 문턱전압 분포 폭이 증가하는 것을 방지하기 위함이다.
도 2는 낸드 플래시 메모리소자의 소거동작 중 포스트 프로그램을 수행한 후의 문턱전압 분포의 이동을 나타낸 도면으로, 참조번호 "210"은 노말 소거동작 후의 메모리 셀의 문턱전압 분포를 나타내고, "212"는 포스트 프로그램 동작 후의 메모리 셀의 문턱전압 분포를 나타낸다.
그러나, 현재 MLC 구조의 NAND 플래시 메모리에서는 여러 가지 프로그램 상태를 만들기 위해 SLC의 경우보다 높은 프로그램 전압을 사용하고 있다. 이는 프로그램 디스터브(program disturb) 또는 프로그램 스트레스(program stress)가 주어졌을 때, 메모리 셀의 문턱전압 분포 자체가 이동하여 페일(fail)이 발생하는 원인이 되고 있다.
도 3은 프로그램 디스터브 또는 프로그램 스트레스에 의한 메모리 셀의 문턱전압 분포의 변동을 나타낸 도면이다.
참조번호 "310"은 포스트 프로그램을 수행한 후의 메모리 셀의 문턱전압 분포로서, 문턱전압 분포의 우측 테일(tail)이 -1V 정도에 위치한다. 참조번호 "312" 및 "314"는 포스트 프로그램 수행 후 프로그램 디스터브 또는 프로그램 스트레스에 의해 문턱전압의 변동(shift)을 확인하기 위한 테스트 프로그램인 NOP(Number Of Partial program)를 1회 및 2회를 수행한 상태의 메모리 셀의 문턱전압 분포를 각각 나타낸다. 도시된 바와 같이, 포스트 프로그램을 수행한 후 프로그램 디스터브 또는 프로그램 스트레스가 주어졌을 때 메모리 셀의 문턱전압 분포가 우측으로 이동하였음을 알 수 있다. 특히, 2회의 NOP를 수행했을 때는 문턱전압이 0V를 넘어선 메모리 셀들이 나타나게 되어(동그라미 부분), 소거된 셀임에도 불구하고 프로그램 셀로 판별되는 페일(fail)이 발생하게 된다.
이러한 현상을 방지하기 위하여, 포스트 프로그램을 포함한 소거동작이 완료되었을 때의 문턱전압 분포의 우측 테일(tail)을 현재의 -1V보다 낮은 값을 갖도록 하여 문턱전압 분포를 하향 이동시키면, 디스터브에 의해 문턱전압 분포가 이동하여 발생하는 페일(NOP fail)을 줄일 수 있을 것이다. 그러나, 포스트 프로그램 동안 모든 워드라인에 0V를 인가해 얻을 수 있는 검증레벨은 도 2에 도시된 것과 같이 -1V 정도이다. 이는 워드라인에 네거티브(negative) 값의 바이어스를 인가하지 못하기 때문이며, 따라서 통상적인 포스트 프로그램을 수행하여 얻을 수 있는 문턱전압 분포도 더 이상 하향 이동시키기 어렵다.
본 발명이 이루고자 하는 기술적 과제는 포스트 프로그램 검증과정에서 센싱 전류를 증가시켜 검증레벨이 하향 이동된 효과를 나타도록 함으로써 소거 동작 후 프로그램 디스터브에 의한 문턱전압 변동으로 인해 페일이 발생하는 것을 방지할 수 있는 플래시 메모리소자의 구동방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 플래시 메모리소자의 구동방법은, 선택된 제1 비트라인과 선택되지 않은 제2 비트라인을 구비하는 플래시 메모리소자의 구동방법에 있어서, 소거 검증 단계를 패스한 블럭 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가하는 단계; 상기 제1 및 제2 비트라인을 소정 레벨로 프리차지시키는 단계; 상기 블럭 내의 모든 메모리 셀의 워드라인에 접지전압을 인가하는 단계; 읽기동작의 이밸류에이션 시간보다 짧은 시간동안 상기 메모리 셀들을 이밸류에이션시키는 단계; 상기 메모리 셀들 중 상기 제1 검증전압을 패스한 메모리 셀이 존재하는지를 감지하는 단계; 및 상기 검증단계를 패스한 메모리 셀이 존재할 경우, 상기 블럭 내의 메모리 셀들을 소정의 프로그램 전압 및 스텝 전압을 사용하여 원하는 레벨로 프로그램하는 프로그램 단계를 포함하는 것을 특징으로 한다.
상기 비트라인을 프리차지시키는 단계 전에, 상기 비트라인을 디스차지시키고, 상기 비트라인에 연결되는 페이지 버퍼를 세팅시키는 단계를 더 포함할 수 있다.
상기 블럭 내의 모든 메모리 셀의 워드라인에 인가하는 접지전압은 0V일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 플래시 메모리소자의 다른 구동방법은, 선택된 제1 비트라인과 선택되지 않은 제2 비트라인을 구비하는 플래시 메모리소자의 구동방법에 있어서, 소거 검증 단계를 패스한 블럭 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가하는 단계; 상기 제1 및 제2 비트라인을 소정 레벨로 프리차지시키는 단계; 상기 블럭 내의 모든 메모리 셀의 워드라인에 접지전압을 인가하는 단계; 상기 메모리 셀들을 이밸류에이션시키는 단계; 상기 읽기동작의 감지시간보다 짧은 시간 동안, 상기 메모리 셀들 중 상기 제1 검증전압을 패스한 메모리 셀이 존재하는지를 감지하는 단계; 및 상기 검증단계를 패스한 메모리 셀이 존재할 경우, 상기 블럭 내의 메모리 셀들을 소정의 프로그램 전압 및 스텝 전압을 사용하여 원하는 레벨로 프로그램하는 프로그램 단계를 포함하는 것을 특징으로 한다.
상기 비트라인을 프리차지시키는 단계 전에, 상기 비트라인을 디스차지시키고, 상기 비트라인에 연결되는 페이지 버퍼를 세팅시키는 단계를 더 포함할 수 있다.
상기 블럭 내의 모든 메모리 셀의 워드라인에 인가하는 접지전압은 0V일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
소거 셀의 문턱전압을 낮추기 위해 수행하는 포스트 프로그램 과정에서, 프로그램 검증시의 센싱전류를 증가시키면 메모리 셀의 문턱전압이 실제보다 높아보이게 된다. 그러면, 검증레벨을 낮게 하는 효과가 있으며, 결국 포스트 프로그램이 완료된 후 메모리 셀의 문턱전압 분포를 하향 이동시키는 효과를 볼 수 있다.
일반적으로 NAND 스트링으로부터 비트라인을 통해 페이지 버퍼의 감지노드로 흐르는 센싱전류(Itrip)의 크기는 다음 식과 같이 나타낼 수 있다.
I trip = ( C BL × ( V1 - V2 )) / tEVAL
Itrip은 센싱전류를, CBL은 비트라인의 캐패시턴스를, V1 및 V2는 비트라인 선택신호(BSLeo, BSLo)로 인가되는 전압을, 그리고 tEVAL는 이밸류에이션 시간을 각각 나타낸다. 따라서, 위 식에서 V1의 크기를 크게 하거나, V2의 크기를 작게 하거나, 또는 이밸류에이션 시간을 짧게 하면 센싱전류(Itrip)를 증가시킬 수 있으며, 이로 인해 페이지 버퍼에서는 메모리 셀의 문턱전압을 큰 값으로 읽혀지게 된다.
도 4는 본 발명에 따른 플래시 메모리소자의 소거방법을 설명하기 위하여, NAND 플래시 메모리소자의 셀 어레이와 페이지 버퍼 구조를 나타낸 도면이다.
셀 어레이(410)는 드레인 선택 트랜지스터들 및 메모리 셀들이 직렬로 연결되는 낸드 스트링들(NAND strings)(411)이 워드라인 방향으로 다수개 배열되는 구조로 이루어진다. 각 낸드 스트링(411)은 대응하는 비트라인(412)에 연결되며, 비트라인(412)을 통해 페이지 버퍼(420)와 연결된다. 비트라인(412)은 이븐 비트라 인(BLe) 및 오드 비트라인(BLo)이 한 쌍을 이루어 페이지 버퍼(420) 내의 하나의 페이지 버퍼에 연결된다.
페이지 버퍼(420)는, 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택하고 또한 비트라인에 바이어스를 인가하기 위한 선택회로 및 바이어스 인가회로(431)와, 비트라인을 프리차지(precharge)시키는 프리차지부(432)와, 데이터 저장을 위한 래치부(433)를 포함한다. 선택회로 및 바이어스 인가회로(431)와, 프리차지부(432)와, 그리고 래치부(423)는 센싱노드(SO)를 통해 연결되며, 특히 래치부(433)는 출력노드(QA)에 연결된다.
도 5는 본 발명에 따른 플래시 메모리소자의 소거 동작 중 포스트 프로그램 검증과정을 설명하기 위하여 도시한 타이밍도이다.
도 4 및 도 5를 참조하면, 메모리 셀의 프로그램 상태를 검증하기 위하여 메모리 셀의 데이터를 읽기 전에 먼저, 비트라인을 디스차지(discharge)시키고 페이지 버퍼(420)를 세팅시킨다(t1). 디스차지신호(DISCHe, DISCHo) 및 프리차지신호(PRECHb)로 하이(high)의 신호가 입력되면 NMOS 트랜지스터들(M01, M02)이 턴 온되고, PMOS 트랜지스터(M30)는 턴 오프된다. 전원라인(VIRPWR)은 접지된다. NMOS 트랜지스터들(M01, M02)이 턴 온되므로, 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 내에 차지되어 있던 전하가 NMOS 트랜지스터들(M01, M02)을 통해 전원라인(VIRPWR)으로 모두 빠져나가며, 이에 따라 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 모두 디스차지된다. 또한, RESET 제어신호에 하이신호를 인가하여 트랜지스터(M70)을 턴 온 시킴으로써 QA 노드를 로우 상태로 세팅되도록 한다.
셀 스트링 내의 드레인 선택 트랜지스터, 소스 선택 트랜지스터 및 메모리 셀 트랜지스터의 게이트에는 로우 신호가 인가된다.
다음에, 데이터 센싱을 위해 선택된 비트라인을 프리차지시킨다(t2). 제2 시간(t2)의 시점부터 드레인 선택라인(DSL)으로 4.5V 정도의 패스전압(Vpass)을 인가하여 드레인 선택 트랜지스터를 턴 온 시키고, 모든 메모리 셀 트랜지스터의 워드라인에는 예컨대 0V의 읽기전압(Vread)을 인가하기 시작한다.
페이지 버퍼(420) 내에서는, 전원라인(VIRPWR)을 접지시킨 상태에서, 디스차지신호(DISCHe) 및 프리차지신호(PRECHb)를 로우신호로 바꾼다. 그리고 비트라인 선택신호(BSLe)로 하이의 신호를 인가하고, 비트라인 선택신호(BSLo)는 로우상태를 유지하도록 한다. 이에 따라, NMOS 트랜지스터들(M01, M12)이 턴 오프되고, PMOS 트랜지스터(M30)는 턴 온된다. PMOS 트랜지스터(M30)가 턴 온됨에 따라 감지노드(SO)에는 Vcc 전압이 인가된다. 비트라인 선택신호(BSLe)로 V1 전압, 예컨대 약 2V 정도의 신호가 인가되면, 이븐 비트라인(BLe)의 전압은 상승하게 되고, (V1-Vth)의 크기만큼 프리차지된다. NMOS 트랜지스터(M12)가 턴 오프 되고, NMOS 트랜지스터(M02)는 턴 온 상태이므로, 선택되지 않은 오드 비트라인(BLo)으로는 계속해서 0V가 인가된다.
다음에, 제3 시간(t3) 동안 NAND 스트링의 소스 선택라인(SSL)으로 약 4.5V 정도의 패스전압(Vpass)을 인가하여 소스 선택 트랜지스터를 턴 온 시키면, 메모리 셀의 상태에 따라 NAND 스트링에 전류가 흐르거나 흐르지 않게 된다. 그리고, 비트라인 선택신호(BSLe)로 로우레벨의 신호를 인가하여 메모리 셀을 이밸류에이 션(evaluation)시킨다. 선택된 메모리 셀의 프로그램 상태에 따라 비트라인(BLe)에 프리차지 되었던 전하들이 디스차지되거나 그대로 유지된다.
종래의 검증방법에서는 이븐 비트라인(BLe)에 차지되어있던 전하들이 충분히 디스차지될 수 있을 정도의 이밸류에이션 시간을 설정하였다. 그러나, 본 발명에서는 이밸류에이션 시간을 통상의 읽기동작 또는 프로그램 검증동작보다 짧게 설정한다. 이븐 비트라인에 프리차지되어 있던 전하들이 충분히 디스차지되지 않은 상태에서 데이터 센싱이 이루어지므로, 메모리 셀의 문턱전압이 실제보다 높은 것으로 감지될 수 있다. 다시 말하면 검증전압이 낮아진 효과가 나타나게 된다.
적절한 이밸류에이션 시간이 경과하면, 페이지 버퍼를 구성하는 트랜지스터들과 래치를 적절하게 제어하여 메모리 셀의 상태, 즉 원하는 레벨로 프로그램되었는지를 감지하고 감지된 데이터를 래치한다(t4). 프리차지신호(PRECHb) 신호를 하이로 바꾸어 PMOS 트랜지스터(M30)를 턴 오프시킨다. 그리고, 비트라인 선택신호(BSLe)로 V1보다 작은 크기의 V2 전압을 인가한다. 이때에도, V2 전압이 인가되는 시간을 통상의 읽기동작 또는 프로그램 검증단계보다 짧게 설정하면, V2 전압의 크기가 감소한 것과 동일한 효과가 나타내면서 감지시간이 줄어들게 된다. 상긴 V2 전압의 인가시간은 제품에 따라 적절하게 설정하여야 한다.
선택된 메모리 셀이 검증레벨(PV)을 넘지 못했을 경우에는 선택된 메모리 셀 트랜지스터가 턴 온되므로, 이븐 비트라인(BLe)에 차지되어 있던 전하들은 셀로 방전되고, 따라서 이븐 비트라인(BLe)의 전압은 떨어지게 된다. 그러면, NMOS 트랜지스터(M11)의 게이트-소스전압(Vgs)이 NMOS 트랜지스터(M11)의 문턱전압보다 커지게 되고, 이에 따라 NMOS 트랜지스터(M11)는 턴 온된다. NMOS 트랜지스터(M11)가 턴 온 됨에 따라, 이븐 비트라인(BLe)과 감지노드(SO) 사이에 전하분배가 일어나 감지노드(SO)에 저장된 전하들이 급격하게 이븐 비트라인(BLe)으로 방전되고, 그 결과 감지노드(SO)의 전압은 전원전압(Vcc)에서 0V로 떨어지게 된다.
선택된 메모리 셀의 문턱전압이 검증레벨(PV1)을 넘어선 경우에는 선택된 메모리 셀 트랜지스터가 턴 오프 되므로, 이븐 비트라인(BLe)에 차지되어 있던 전하들은 셀로 방전되지 못하고 그대로 (V1-Vth) 상태(312)를 유지하게 된다. 따라서, BSLe로 V2 전압을 인가하더라도 NMOS 트랜지스터(M11)의 게이트-소스 전압(Vgs)이 문턱전압과 여전히 같은 상태를 유지하고, 이에 따라 NMOS 트랜지스터(M11)는 턴 온 되지 않는다. 그 결과 감지노드(SO)의 전압은 전원전압(Vcc)을 유지하게 된다.
상기 데이터를 감지한 후에는 감지된 데이터를 래치한다. 선택된 메모리 셀 트랜지스터가 턴 온 되는 경우, 즉 메모리 셀 트랜지스터의 문턱전압이 검증레벨을 넘지 못한 경우에는 감지노드(SO)가 0V로 떨어짐에 따라 NMOS 트랜지스터(M60)는 턴 오프 상태를 유지하게 되고, 따라서 QA 노드도 로우 레벨을 유지하게 된다. 선택된 메모리 셀 트랜지스터가 턴 오프 되는 경우, 즉 선택된 메모리 셀 트랜지스터의 문턱전압이 검증레벨을 넘어온 경우 감지노드(SO)가 전원전압(Vcc)을 유지함에 따라 NMOS 트랜지스터(M60)는 턴 온 되고, 따라서 QA 노드는 로우 레벨에서 하이 레벨로 바뀌게 된다.
이와 같은 포스트 프로그램 검증단계에 따라 검증한 결과, 검증레벨을 패스한 메모리 셀이 하나라도 존재할 경우에는 포스트 프로그램 동작을 중단하고, 통상 의 ISPP 방식에 따라 메모리 셀을 원하는 레벨까지 프로그램한다. 이때, ISPP 프로그램 과정에서의 검증동작 또는 통상의 읽기동작을 수행할 때는, 이밸류에이션 시간 및 V1, V2 인가시간을 통상의 시간을 적용하여 수행한다.
도 6은 본 발명의 플래시 메모리소자의 구동방법에 따라 포스트 프로그램을 수행한 후, 프로그램 디스터브 또는 스트레스에 의한 메모리 셀의 문턱전압 분포의 변동을 나타낸 도면이다.
참조번호 "610"은 본 발명의 포스트 프로그램을 수행한 후의 메모리 셀의 문턱전압 분포로서, 문턱전압 분포의 우측 테일(tail)이 -1.5V 정도에 위치한다. 참조번호 "612" 및 "614"는 포스트 프로그램 수행 후 프로그램 디스터브 또는 스트레스에 의한 문턱전압의 변동(shift)을 확인하기 위한 테스트 프로그램인 NOP(Number Of Partial program)를 1회 및 2회를 수행한 상태의 메모리 셀의 문턱전압 분포를 각각 나타낸다. 도시된 바와 같이, 포스트 프로그램을 수행한 후 프로그램 디스터브 또는 스트레스가 주어졌을 때 메모리 셀의 문턱전압 분포가 우측으로 이동하게 된다. 그러나, 본 발명의 방법에 따라 포스트 프로그램을 수행할 경우 메모리 셀의 문턱전압 분포가 하향 이동되었기 때문에, NOP를 수행하더라도 문턱전압이 0V를 넘어서지 않는다. 특히, 2회의 NOP를 수행하더라도 문턱전압이 0V를 넘어선 메모리 셀들이 나타나지 않으므로 페일(fail)이 발생하는 문제가 일어나지 않게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이 본 발명에 의한 플래시 메모리소자의 소거방법에 따르면, 포스트 프로그램 검증단계에서 비트라인 선택신호(BSL)로 인가되는 V1, V2의 인가시간 또는 이벨류에이션(evaluation) 시간의 조절을 통해 센싱전류를 감소시킬 수 있다. 따라서, 문턱전압이 실제 값보다 높게 측정되도록 하여 메모리 셀의 문턱전압 분포를 하향 이동시킬 수가 있다. 따라서, 포스트 프로그램 단계 이후에 수행되는 프로그램 동작의 디스터브 또는 스트레스에 의해 메모리 셀의 문턱전압이 상향 이동하여도 프로그램 페일(fail)이 발생되지 않는다.

Claims (6)

  1. 선택된 제1 비트라인과 선택되지 않은 제2 비트라인을 구비하는 플래시 메모리소자의 구동방법에 있어서,
    소거 검증 단계를 패스한 블럭 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가하는 단계;
    상기 제1 및 제2 비트라인을 소정 레벨로 프리차지시키는 단계;
    상기 블럭 내의 모든 메모리 셀의 워드라인에 검증전압으로 접지전압을 인가하는 단계;
    읽기동작의 이밸류에이션 시간보다 짧은 시간동안 상기 메모리 셀들을 이밸류에이션시키는 단계;
    상기 메모리 셀들 중 문턱전압이 상기 검증전압을 넘어선 메모리 셀이 존재하는지를 감지하는 단계; 및
    문턱전압이 상기 검증전압을 넘어선 메모리 셀이 존재할 경우, 상기 블럭 내의 메모리 셀들을 소정의 프로그램 전압 및 스텝 전압을 사용하여 원하는 레벨로 프로그램하는 프로그램 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 구동방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 비트라인을 프리차지시키는 단계 전에,
    상기 제1 및 제2 비트라인을 디스차지시키고, 상기 제1 및 제2 비트라인에 연결되는 페이지 버퍼를 세팅시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 구동방법.
  3. 제1항에 있어서,
    상기 블럭 내의 모든 메모리 셀의 워드라인에 인가하는 접지전압은 0V인 것을 특징으로 하는 플래시 메모리소자의 구동방법.
  4. 선택된 제1 비트라인과 선택되지 않은 제2 비트라인을 구비하는 플래시 메모리소자의 구동방법에 있어서,
    소거 검증 단계를 패스한 블럭 내의 모든 메모리 셀의 워드라인에 한 펄스의 프로그램 전압을 인가하는 단계;
    상기 제1 및 제2 비트라인을 소정 레벨로 프리차지시키는 단계;
    상기 블럭 내의 모든 메모리 셀의 워드라인에 검증전압으로 접지전압을 인가하는 단계;
    상기 메모리 셀들을 이밸류에이션시키는 단계;
    읽기동작의 감지시간보다 짧은 시간 동안, 상기 메모리 셀들 중 문턱전압이 상기 검증전압을 넘어선 메모리 셀이 존재하는지를 감지하는 단계; 및
    문턱전압이 상기 검증전압을 넘어선 메모리 셀이 존재할 경우, 상기 블럭 내의 메모리 셀들을 소정의 프로그램 전압 및 스텝 전압을 사용하여 원하는 레벨로 프로그램하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 구동방법.
  5. 제4항에 있어서,
    상기 제1 및 제2 비트라인을 프리차지시키는 단계 전에,
    상기 제1 및 제2 비트라인을 디스차지시키고, 상기 제1 및 제2 비트라인에 연결되는 페이지 버퍼를 세팅시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 구동방법.
  6. 제4항에 있어서,
    상기 블럭 내의 모든 메모리 셀의 워드라인에 인가하는 접지전압은 0V인 것을 특징으로 하는 플래시 메모리소자의 구동방법.
KR1020070065838A 2007-06-29 2007-06-29 플래시 메모리소자의 구동방법 KR100869849B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070065838A KR100869849B1 (ko) 2007-06-29 2007-06-29 플래시 메모리소자의 구동방법
US11/965,193 US7782681B2 (en) 2007-06-29 2007-12-27 Operation method of flash memory device capable of down-shifting a threshold voltage distribution of memory cells in a post-program verify operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070065838A KR100869849B1 (ko) 2007-06-29 2007-06-29 플래시 메모리소자의 구동방법

Publications (1)

Publication Number Publication Date
KR100869849B1 true KR100869849B1 (ko) 2008-11-21

Family

ID=40160242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070065838A KR100869849B1 (ko) 2007-06-29 2007-06-29 플래시 메모리소자의 구동방법

Country Status (2)

Country Link
US (1) US7782681B2 (ko)
KR (1) KR100869849B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110119328A (ko) * 2010-04-27 2011-11-02 주식회사 하이닉스반도체 반도체 메모리 장치의 소거 방법
KR20120004707A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
CN112509628A (zh) * 2020-12-28 2021-03-16 深圳市芯天下技术有限公司 提升Flash芯片擦除效率的电路和Flash芯片

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101076072B1 (ko) * 2008-08-01 2011-10-21 주식회사 하이닉스반도체 플래시 소자의 소거 동작 방법
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691092B1 (ko) * 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
EP2559036A1 (en) * 2010-04-15 2013-02-20 Ramot at Tel-Aviv University Ltd. Multiple programming of flash memory without erase
KR101119371B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 동작 방법
KR101881595B1 (ko) * 2011-12-22 2018-07-25 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 소거 방법
KR101925018B1 (ko) * 2012-06-19 2018-12-05 삼성전자주식회사 불휘발성 메모리 장치
KR102175039B1 (ko) * 2013-06-25 2020-11-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
KR102127105B1 (ko) 2013-11-11 2020-06-29 삼성전자 주식회사 비휘발성 메모리 장치의 구동 방법
US9240249B1 (en) * 2014-09-02 2016-01-19 Sandisk Technologies Inc. AC stress methods to screen out bit line defects
US9449694B2 (en) * 2014-09-04 2016-09-20 Sandisk Technologies Llc Non-volatile memory with multi-word line select for defect detection operations
KR20160072706A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US10541031B2 (en) 2018-06-15 2020-01-21 Sandisk Technologies Llc Single pulse SLC programming scheme
US10825513B2 (en) 2018-06-26 2020-11-03 Sandisk Technologies Llc Parasitic noise control during sense operations

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060044239A (ko) * 2004-11-11 2006-05-16 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10177797A (ja) * 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
US6999345B1 (en) * 2002-11-06 2006-02-14 Halo Lsi, Inc. Method of sense and program verify without a reference cell for non-volatile semiconductor memory
US7020017B2 (en) * 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
US7200049B2 (en) * 2004-11-18 2007-04-03 Samsung Electronics Co., Ltd. Methods for accelerated erase operations in non-volatile memory devices and related devices
KR100719368B1 (ko) * 2005-06-27 2007-05-17 삼성전자주식회사 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
KR100721018B1 (ko) * 2005-12-28 2007-05-22 삼성전자주식회사 플래시 메모리 장치 및 그것의 소거 방법
US7633813B2 (en) * 2007-01-23 2009-12-15 Hynix Semiconductor Inc. Method of performing an erase operation in a non-volatile memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060044239A (ko) * 2004-11-11 2006-05-16 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110119328A (ko) * 2010-04-27 2011-11-02 주식회사 하이닉스반도체 반도체 메모리 장치의 소거 방법
KR101658619B1 (ko) 2010-04-27 2016-09-23 에스케이하이닉스 주식회사 반도체 메모리 장치의 소거 방법
KR20120004707A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
KR101674070B1 (ko) 2010-07-07 2016-11-22 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 프로그램 동작 방법
CN112509628A (zh) * 2020-12-28 2021-03-16 深圳市芯天下技术有限公司 提升Flash芯片擦除效率的电路和Flash芯片

Also Published As

Publication number Publication date
US20090003084A1 (en) 2009-01-01
US7782681B2 (en) 2010-08-24

Similar Documents

Publication Publication Date Title
KR100869849B1 (ko) 플래시 메모리소자의 구동방법
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
US8305813B2 (en) Nonvolatile memory device and method of operating the same
US7826273B2 (en) Method of verifying programming of a nonvolatile memory device
KR101119371B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US9013924B2 (en) Semiconductor device and operating method thereof
KR100865821B1 (ko) 불휘발성 메모리 장치의 독출 방법
US7898872B2 (en) Operating method used in read or verification method of nonvolatile memory device
US8363471B2 (en) Nonvolatile memory device and method of programming the same
US8611155B2 (en) Semiconductor memory device and program methods thereof
US7986559B2 (en) Method of operating nonvolatile memory device
US8804433B2 (en) Semiconductor memory device and operating method thereof
US8238163B2 (en) Nonvolatile memory device
US20100329031A1 (en) Method of operating nonvolatile memory device
US8174903B2 (en) Method of operating nonvolatile memory device
JP2009043390A (ja) 不揮発性メモリ装置のソフトプログラム方法
KR100816220B1 (ko) 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법 및그를 이용한 프로그램 방법
US8120964B2 (en) Nonvolatile memory device and method of operating the same
US8351270B2 (en) Nonvolatile memory device and method of programming the device
US8743621B2 (en) Operating method in a non-volatile memory device
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR20080102037A (ko) 멀티 레벨 셀 낸드 플래시 메모리소자의 검증방법 및포스트 프로그램 방법
KR20140063146A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR100935722B1 (ko) 플래시 메모리소자의 테스트 방법
KR100861648B1 (ko) 불휘발성 메모리 장치의 소프트 프로그램 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 11