JPH10177797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10177797A JPH10177797A JP33652996A JP33652996A JPH10177797A JP H10177797 A JPH10177797 A JP H10177797A JP 33652996 A JP33652996 A JP 33652996A JP 33652996 A JP33652996 A JP 33652996A JP H10177797 A JPH10177797 A JP H10177797A
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- G11C—STATIC STORES
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】半導体記憶装置の書き込み、読み出し、及び消
去を同時に行うページサイズ、ブロックサイズを、用途
に応じて容易に最適化可能とする。 【解決手段】複数の標準的なサブセルアレイを有する素
子を用いて、ユーザが外部からコマンドを入力すること
により、又は出荷の段階で僅かな工程を加えることによ
り、書き込み、読み出しのページサイズを自由に選択す
ることができるようにし、システム設計において、書き
込み、読み出し、消去の単位を用途に応じて最適化する
ことにより、最高のシステム性能を達成することができ
る。このようにすれば、世代間の素子の互換性の点でも
有利な結果が得られる。
去を同時に行うページサイズ、ブロックサイズを、用途
に応じて容易に最適化可能とする。 【解決手段】複数の標準的なサブセルアレイを有する素
子を用いて、ユーザが外部からコマンドを入力すること
により、又は出荷の段階で僅かな工程を加えることによ
り、書き込み、読み出しのページサイズを自由に選択す
ることができるようにし、システム設計において、書き
込み、読み出し、消去の単位を用途に応じて最適化する
ことにより、最高のシステム性能を達成することができ
る。このようにすれば、世代間の素子の互換性の点でも
有利な結果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
するものであり、特に電気的書き換え可能な半導体記憶
装置に関する。
するものであり、特に電気的書き換え可能な半導体記憶
装置に関する。
【０００２】
【従来の技術】従来電気的書き換え可能な半導体記憶装
置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤセル型ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory ）が提案されている。
置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤセル型ＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory ）が提案されている。
【０００３】このＥＥＰＲＯＭは、例えば電荷蓄積層と
しての浮遊ゲートと制御ゲートとが積層されたｎチャネ
ルＭＯＳＦＥＴ構造を有する複数のメモリセルが、隣接
するもの同士で互いにソース、ドレインを共有するよう
に直列接続され、これを１単位としてビット線に接続し
てなるものである。メモリセルアレイの１つのＮＡＮＤ
セル部分の平面図と等価回路を図１９（ａ）、（ｂ）に
示す。
しての浮遊ゲートと制御ゲートとが積層されたｎチャネ
ルＭＯＳＦＥＴ構造を有する複数のメモリセルが、隣接
するもの同士で互いにソース、ドレインを共有するよう
に直列接続され、これを１単位としてビット線に接続し
てなるものである。メモリセルアレイの１つのＮＡＮＤ
セル部分の平面図と等価回路を図１９（ａ）、（ｂ）に
示す。
【０００４】図２０（ａ）、（ｂ）はそれぞれ図１９
（ａ）のＡ−Ａ及びＢ−Ｂ断面図である。素子分離酸化
膜６で囲まれたｐ型シリコン基板（又はｐ型ウエル）５
に、複数のＮＡＮＤセルからなるメモリセルアレイが形
成されている。図１９に示す場合には、８個のメモリセ
ルＭ1 〜Ｍ8 が直列接続されて、１つのＮＡＮＤセルを
構成している。
（ａ）のＡ−Ａ及びＢ−Ｂ断面図である。素子分離酸化
膜６で囲まれたｐ型シリコン基板（又はｐ型ウエル）５
に、複数のＮＡＮＤセルからなるメモリセルアレイが形
成されている。図１９に示す場合には、８個のメモリセ
ルＭ1 〜Ｍ8 が直列接続されて、１つのＮＡＮＤセルを
構成している。
【０００５】図２０（ｂ）に示すように、各メモリセル
にはゲート絶縁膜７を介して浮遊ゲート１４が基板５の
上に形成される。図１９（ａ）、図２０（ａ）に示すよ
うに、前記浮遊ゲート１４は複数の浮遊ゲート１４1 、
１４2 、…、１４8 として構成される。これらのメモリ
セルのソース、ドレインであるｎ+ 型拡散層８は、隣接
するもの同士共有する形で、前記メモリセルが直列に接
続される。
にはゲート絶縁膜７を介して浮遊ゲート１４が基板５の
上に形成される。図１９（ａ）、図２０（ａ）に示すよ
うに、前記浮遊ゲート１４は複数の浮遊ゲート１４1 、
１４2 、…、１４8 として構成される。これらのメモリ
セルのソース、ドレインであるｎ+ 型拡散層８は、隣接
するもの同士共有する形で、前記メモリセルが直列に接
続される。
【０００６】図１９（ａ）、図２０（ａ）に示すよう
に、ＮＡＮＤセルのドレイン側、ソース側には、各々メ
モリセルの浮遊ゲート、制御ゲートと同時に形成された
第１の選択ゲート１４9 、１６9 及び第２の選択ゲート
１４10、１６10を設ける。前記ＮＡＮＤセルが形成され
た基板５はＣＶＤ酸化膜１０により覆われ、この上にビ
ット線１１が配置される。９は浮遊ゲート１４と制御ゲ
ート１６とを絶縁する酸化膜である。
に、ＮＡＮＤセルのドレイン側、ソース側には、各々メ
モリセルの浮遊ゲート、制御ゲートと同時に形成された
第１の選択ゲート１４9 、１６9 及び第２の選択ゲート
１４10、１６10を設ける。前記ＮＡＮＤセルが形成され
た基板５はＣＶＤ酸化膜１０により覆われ、この上にビ
ット線１１が配置される。９は浮遊ゲート１４と制御ゲ
ート１６とを絶縁する酸化膜である。
【０００７】これらの制御ゲート１６は、行方向に隣接
するＮＡＮＤセルの対応する制御ゲートと連続的に接続
され、図１９にＣＧ1 〜ＣＧ8 として示されるワード線
となる。また選択ゲート１４9 、１６9 及び１４10、１
６10も、それぞれ行方向に連続的に接続され、選択線Ｓ
Ｇ1 、ＳＧ2 となる。なお選択ゲート１４9 、１６9及
び１４10、１６10はともに、図示されない所望部分で１
層目と２層目が導通接続されている。
するＮＡＮＤセルの対応する制御ゲートと連続的に接続
され、図１９にＣＧ1 〜ＣＧ8 として示されるワード線
となる。また選択ゲート１４9 、１６9 及び１４10、１
６10も、それぞれ行方向に連続的に接続され、選択線Ｓ
Ｇ1 、ＳＧ2 となる。なお選択ゲート１４9 、１６9及
び１４10、１６10はともに、図示されない所望部分で１
層目と２層目が導通接続されている。
【０００８】このようなＮＡＮＤセルをマトリックス状
に配列したメモリセルアレイの等価回路を図２１に示
す。ソース線は例えば６４本のビット線ごとに、コンタ
クトを介してＡｌ、多結晶シリコン等からなる基準電位
配線に接続される。この基準電位配線は周辺回路に接続
される。メモリセルの制御ゲートと第１、第２の選択ゲ
ートは、行方向に連続的に接続される。
に配列したメモリセルアレイの等価回路を図２１に示
す。ソース線は例えば６４本のビット線ごとに、コンタ
クトを介してＡｌ、多結晶シリコン等からなる基準電位
配線に接続される。この基準電位配線は周辺回路に接続
される。メモリセルの制御ゲートと第１、第２の選択ゲ
ートは、行方向に連続的に接続される。
【０００９】図２１に示すように、通常制御ゲートにつ
ながるメモリセルの集合を１ページとよび、１組のドレ
イン側及びソース側の選択ゲートに接続された第１の選
択線と第２の選択線との間のページの集合を、１ＮＡＮ
Ｄブロック又は単に１ブロックと呼ぶ。
ながるメモリセルの集合を１ページとよび、１組のドレ
イン側及びソース側の選択ゲートに接続された第１の選
択線と第２の選択線との間のページの集合を、１ＮＡＮ
Ｄブロック又は単に１ブロックと呼ぶ。
【００１０】例えば１ページは、２５６バイト（２５６
×８）個のメモリセルから構成される。これをページサ
イズと呼ぶ。１ページ分のメモリセルは同時に書き込み
が行われる。１ブロックは例えば２０４８バイト（２０
４８×８）個のメモリセルから構成される。１ブロック
分のメモリセルは同時に消去される。
×８）個のメモリセルから構成される。これをページサ
イズと呼ぶ。１ページ分のメモリセルは同時に書き込み
が行われる。１ブロックは例えば２０４８バイト（２０
４８×８）個のメモリセルから構成される。１ブロック
分のメモリセルは同時に消去される。
【００１１】選択ゲート、制御ゲートを選択するロウデ
コーダの構成と動作については、特願平６−２１８０３
１に詳細に記載されている。
コーダの構成と動作については、特願平６−２１８０３
１に詳細に記載されている。
【００１２】図２２はＮＡＮＤ型フラッシュメモリの構
成図である。従来のＮＡＮＤ型フラッシュメモリでは上
記のようにページ単位でデータの書き込み、読み出しを
行い、ブロック単位で消去を行う。図２２（ａ）に示す
ように、セルアレイを分割しない場合には、１つのワー
ド線に接続される２５６バイト個のメモリセルが１ペー
ジを構成する。図２２（ｂ）に示すように、セルアレイ
が例えば２分割されている場合には、分割されたセルア
レイの内、１つのセルアレイのワード線に接続されたメ
モリセルが１ページを構成する。
成図である。従来のＮＡＮＤ型フラッシュメモリでは上
記のようにページ単位でデータの書き込み、読み出しを
行い、ブロック単位で消去を行う。図２２（ａ）に示す
ように、セルアレイを分割しない場合には、１つのワー
ド線に接続される２５６バイト個のメモリセルが１ペー
ジを構成する。図２２（ｂ）に示すように、セルアレイ
が例えば２分割されている場合には、分割されたセルア
レイの内、１つのセルアレイのワード線に接続されたメ
モリセルが１ページを構成する。
【００１３】ＮＡＮＤ型ＥＥＰＲＯＭの動作は例えば次
の通りである。データの書き込みは、ビット線から遠い
方のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには、昇圧された書き込み電圧ＶPP（＝２０
Ｖ程度）を印加し、他の非選択メモリセルの制御ゲート
及び第１の選択ゲートには、中間電位（＝１０Ｖ程度）
を印加する。ビット線にはデータに応じて０Ｖ（“０”
書き込み）または中間電位（“１”書き込み）を印加す
る。
の通りである。データの書き込みは、ビット線から遠い
方のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには、昇圧された書き込み電圧ＶPP（＝２０
Ｖ程度）を印加し、他の非選択メモリセルの制御ゲート
及び第１の選択ゲートには、中間電位（＝１０Ｖ程度）
を印加する。ビット線にはデータに応じて０Ｖ（“０”
書き込み）または中間電位（“１”書き込み）を印加す
る。
【００１４】このときビット線の電位は、選択されたメ
モリセルに伝達される。データ“０”のときは、選択さ
れたメモリセルの浮遊ゲートと基板間に高電圧がかか
り、基板から浮遊ゲートに電子がトンネル注入されしき
い値電圧が正方向に移動する。データが“１”のとき
は、しきい値電圧は変化しない。
モリセルに伝達される。データ“０”のときは、選択さ
れたメモリセルの浮遊ゲートと基板間に高電圧がかか
り、基板から浮遊ゲートに電子がトンネル注入されしき
い値電圧が正方向に移動する。データが“１”のとき
は、しきい値電圧は変化しない。
【００１５】データ消去はブロック単位でほぼ同時に行
われる。すなわち消去しようとするブロックの全ての制
御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された昇圧電位ＶPPE （２０Ｖ程度）を印加
する。消去を行わないブロックの制御ゲート、選択ゲー
トにもＶPPE を印加する。このように電圧を印加すれ
ば、メモリセルの浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。
われる。すなわち消去しようとするブロックの全ての制
御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型
基板に昇圧された昇圧電位ＶPPE （２０Ｖ程度）を印加
する。消去を行わないブロックの制御ゲート、選択ゲー
トにもＶPPE を印加する。このように電圧を印加すれ
ば、メモリセルの浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。
【００１６】データの読み出し動作は次のように行う。
ビット線をプリチャージした後フローティング状態に
し、選択されたメモリセルの制御ゲートを０Ｖ、それ以
外のメモリセルの制御ゲート、選択ゲートを電源電圧Ｖ
CC（例えば３Ｖ）、ソース線を０Ｖとして、選択メモリ
セルに電流が流れるか否かをビット線に検出する。
ビット線をプリチャージした後フローティング状態に
し、選択されたメモリセルの制御ゲートを０Ｖ、それ以
外のメモリセルの制御ゲート、選択ゲートを電源電圧Ｖ
CC（例えば３Ｖ）、ソース線を０Ｖとして、選択メモリ
セルに電流が流れるか否かをビット線に検出する。
【００１７】すなわち、メモリセルに書き込まれたデー
タが“０”（メモリセルのしきい値Ｖth＞０）ならばメ
モリセルはオフになるので、ビット線はプリチャージ電
位を保つが、“１”（メモリセルのしきい値Ｖth＜０）
ならばメモリセルはオンしてビット線はプリチャージ電
位からΔＶだけ下がる。これらのビット線電位をセンス
アンプで検出することによって、メモリセルのデータが
読み出される。
タが“０”（メモリセルのしきい値Ｖth＞０）ならばメ
モリセルはオフになるので、ビット線はプリチャージ電
位を保つが、“１”（メモリセルのしきい値Ｖth＜０）
ならばメモリセルはオンしてビット線はプリチャージ電
位からΔＶだけ下がる。これらのビット線電位をセンス
アンプで検出することによって、メモリセルのデータが
読み出される。
【００１８】
【発明が解決しようとする課題】従来のＮＡＮＤ型ＥＥ
ＰＲＯＭからなる半導体記憶装置においては、書き込み
動作は同一ワード線（制御ゲート）に接続するメモリセ
ルに対して同時に行われる。従って同一ワード線に接続
するメモリセルの数（ページサイズ）を大きくするほ
ど、１バイト当たりの書き込み速度が高速化される。
ＰＲＯＭからなる半導体記憶装置においては、書き込み
動作は同一ワード線（制御ゲート）に接続するメモリセ
ルに対して同時に行われる。従って同一ワード線に接続
するメモリセルの数（ページサイズ）を大きくするほ
ど、１バイト当たりの書き込み速度が高速化される。
【００１９】しかし、ページサイズが大きくなるにつれ
て、消去サイズ（ブロックサイズ）も大きくなり、１チ
ップに含まれるブロックの数が減少する。その結果、消
去の単位である１ブロックにつき、その１部の領域にの
みデータを記憶するような、小容量のデータを数多く記
憶する用途では、ページサイズ及びブロックサイズを大
きくするほど、１チップ内に記憶できるデータの数が減
少するという問題を生じていた。
て、消去サイズ（ブロックサイズ）も大きくなり、１チ
ップに含まれるブロックの数が減少する。その結果、消
去の単位である１ブロックにつき、その１部の領域にの
みデータを記憶するような、小容量のデータを数多く記
憶する用途では、ページサイズ及びブロックサイズを大
きくするほど、１チップ内に記憶できるデータの数が減
少するという問題を生じていた。
【００２０】また、不揮発性半導体記憶装置のメモリの
容量が大きくなるにしたがってページサイズやブロック
サイズが変化すればメモリの世代間の互換性が失われ
る。このため、メモリを用いたシステムの設計は、ペー
ジサイズやブロックサイズが変化すれば、世代が変わる
ごとに変更しなければならないという問題があった。
容量が大きくなるにしたがってページサイズやブロック
サイズが変化すればメモリの世代間の互換性が失われ
る。このため、メモリを用いたシステムの設計は、ペー
ジサイズやブロックサイズが変化すれば、世代が変わる
ごとに変更しなければならないという問題があった。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、電気的書き替え可能なメモリセルがマトリックス状
に配置されたメモリセルアレイと、メモリセルのゲート
電極でありメモリセルの選択信号線となるワード線とを
有する半導体記憶装置において、読み出しあるいは書き
込みに際して同時に選択されるメモリセルページの数が
可変であり、かつ各メモリセルページはそれぞれ異なる
ワード線を共有するメモリセルを含むことを特徴とす
る。
は、電気的書き替え可能なメモリセルがマトリックス状
に配置されたメモリセルアレイと、メモリセルのゲート
電極でありメモリセルの選択信号線となるワード線とを
有する半導体記憶装置において、読み出しあるいは書き
込みに際して同時に選択されるメモリセルページの数が
可変であり、かつ各メモリセルページはそれぞれ異なる
ワード線を共有するメモリセルを含むことを特徴とす
る。
【００２２】また本発明の半導体記憶装置は、読み出し
あるいは書き込みに際して複数のモードを選択する手段
を有する半導体記憶装置において、前記複数のモード
は、Ｎ1 個（Ｎ1 は自然数）のメモリセルページが読み
出しあるいは書き込みに際して同時に選択される第１の
モードと、Ｎ2 個（Ｎ2 はＮ1 と異なる自然数）のメモ
リセルページが読みだしあるいは書き込みに際して同時
に選択される第２のモードと、Ｎi 個（Ｎi は自然数）
のメモリセルページが読み出しあるいは書き込みに際し
て同時に選択される第ｉのモード（ｉは２以上の自然
数）とからなり、かつ同時に選択される各メモリセルペ
ージはそれぞれ異なるワード線を共有するメモリセルを
含むことを特徴とする。
あるいは書き込みに際して複数のモードを選択する手段
を有する半導体記憶装置において、前記複数のモード
は、Ｎ1 個（Ｎ1 は自然数）のメモリセルページが読み
出しあるいは書き込みに際して同時に選択される第１の
モードと、Ｎ2 個（Ｎ2 はＮ1 と異なる自然数）のメモ
リセルページが読みだしあるいは書き込みに際して同時
に選択される第２のモードと、Ｎi 個（Ｎi は自然数）
のメモリセルページが読み出しあるいは書き込みに際し
て同時に選択される第ｉのモード（ｉは２以上の自然
数）とからなり、かつ同時に選択される各メモリセルペ
ージはそれぞれ異なるワード線を共有するメモリセルを
含むことを特徴とする。
【００２３】また好ましくは、前記複数のモードは、チ
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
【００２４】本発明の半導体記憶装置は、複数のモード
を選択する手段を有する半導体記憶装置において、前記
複数のモードを選択するに当り、第ｋのモード（ｋはｉ
以下の自然数）と第ｍのモード（ｍはｋと異なるｉ以下
の自然数）とで、それぞれ互いに構成単位の異なる第ｋ
のメモリセル群及び第ｍのメモリセル群が１チップ内で
形成され、かつ同時に選択される各メモリセルページは
それぞれ異なるワード線を共有するメモリセルを含むこ
とを特徴とする。
を選択する手段を有する半導体記憶装置において、前記
複数のモードを選択するに当り、第ｋのモード（ｋはｉ
以下の自然数）と第ｍのモード（ｍはｋと異なるｉ以下
の自然数）とで、それぞれ互いに構成単位の異なる第ｋ
のメモリセル群及び第ｍのメモリセル群が１チップ内で
形成され、かつ同時に選択される各メモリセルページは
それぞれ異なるワード線を共有するメモリセルを含むこ
とを特徴とする。
【００２５】本発明の半導体記憶装置は、電気的書き替
え可能なメモリセルがマトリックス状に配置されたメモ
リセルアレイと、メモリセルのゲート電極でありメモリ
セルの選択信号線となるワード線と、メモリセルとデー
タの授受を行うビット線と、ビット線に接続し、メモリ
セルの書き込みデータあるいは読み出しデータを保持す
るデータ回路とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、読み出しあるいは書き込みに際して、同時に選択さ
れるサブセルアレイの数が可変であることを特徴とす
る。
え可能なメモリセルがマトリックス状に配置されたメモ
リセルアレイと、メモリセルのゲート電極でありメモリ
セルの選択信号線となるワード線と、メモリセルとデー
タの授受を行うビット線と、ビット線に接続し、メモリ
セルの書き込みデータあるいは読み出しデータを保持す
るデータ回路とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、読み出しあるいは書き込みに際して、同時に選択さ
れるサブセルアレイの数が可変であることを特徴とす
る。
【００２６】本発明の半導体記憶装置は、ビット線に接
続し、メモリセルの書き込みデータあるいは読み出しデ
ータを保持するデータ回路と、複数の書き込みモードを
選択する手段とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサ
ブセルアレイは、第ｊの書き込みモードで選択された第
ｋのサブセルアレイ、第ｊ・ｋのデータ回路は前記第ｋ
のサブセルアレイに属するデータ回路としたとき、前記
複数の書き込みモードは、第１・１のサブセルアレイ内
の第１・１のデータ回路に書き込みデータを入力した後
に、該データ回路のデータをもとに、第１・１のサブセ
ルアレイ内のメモリセルに書き込みを行う第１の書き込
みモードと、第２・１のサブセルアレイ内の第２・１の
データ回路及び第２・２のサブセルアレイ内の第２・２
のデータ回路に書き込みデータを入力した後に、該デー
タ回路のデータをもとに、第２・１のサブセルアレイ内
のメモリセル及び第２・２のサブセルアレイのメモリセ
ルに書き込みを行う第２の書き込みモードと、第ｍ・１
から第ｍ・ｍのサブセルアレイ内の第ｍ・１から第ｍ・
ｍのデータ回路に書き込みデータを入力した後に、該デ
ータ回路のデータをもとに、第ｍ・１から第ｍ・ｍのサ
ブセルアレイ内のメモリセルに書き込みを行う第ｍの書
き込みモード（ｍは２以上の自然数）とからなることを
特徴とする。
続し、メモリセルの書き込みデータあるいは読み出しデ
ータを保持するデータ回路と、複数の書き込みモードを
選択する手段とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサ
ブセルアレイは、第ｊの書き込みモードで選択された第
ｋのサブセルアレイ、第ｊ・ｋのデータ回路は前記第ｋ
のサブセルアレイに属するデータ回路としたとき、前記
複数の書き込みモードは、第１・１のサブセルアレイ内
の第１・１のデータ回路に書き込みデータを入力した後
に、該データ回路のデータをもとに、第１・１のサブセ
ルアレイ内のメモリセルに書き込みを行う第１の書き込
みモードと、第２・１のサブセルアレイ内の第２・１の
データ回路及び第２・２のサブセルアレイ内の第２・２
のデータ回路に書き込みデータを入力した後に、該デー
タ回路のデータをもとに、第２・１のサブセルアレイ内
のメモリセル及び第２・２のサブセルアレイのメモリセ
ルに書き込みを行う第２の書き込みモードと、第ｍ・１
から第ｍ・ｍのサブセルアレイ内の第ｍ・１から第ｍ・
ｍのデータ回路に書き込みデータを入力した後に、該デ
ータ回路のデータをもとに、第ｍ・１から第ｍ・ｍのサ
ブセルアレイ内のメモリセルに書き込みを行う第ｍの書
き込みモード（ｍは２以上の自然数）とからなることを
特徴とする。
【００２７】また好ましくは、前記複数のモードは、チ
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
【００２８】本発明の半導体記憶装置は、ビット線に接
続し、メモリセルの書き込みデータあるいは読み出しデ
ータを保持するデータ回路と、複数の読み出しモードを
選択する手段とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサ
ブセルアレイは、第ｊの読み出しモードで選択された第
ｋのサブセルアレイ、第ｊ・ｋのデータ回路は前記第ｋ
のサブセルアレイに属するデータ回路としたとき、前記
複数の読み出しモードは第１・１のサブセルアレイ内の
メモリセルのデータを第１・１のデータ回路に読み出し
た後に、該データ回路のデータをチップ外部に出力する
第１の読み出しモードと、第２・１及び第２・２のサブ
セルアレイ内のメモリセルのデータを第２・１及び第２
・２のデータ回路に読み出した後に、該データ回路のデ
ータをチップ外部に出力する第２の読み出しモードと、
第ｍ・１から第ｍ・ｍのサブセルアレイ内のメモリセル
のデータを第ｍ・１から第ｍ・ｍのデータ回路に読み出
した後に該データ回路のデータをチップ外部に出力する
第ｍの読み出しモード（ｍは２以上の自然数）とからな
ることを特徴とする。
続し、メモリセルの書き込みデータあるいは読み出しデ
ータを保持するデータ回路と、複数の読み出しモードを
選択する手段とを有する半導体記憶装置において、それ
ぞれメモリセルとワード線とビット線とデータ回路とを
互いに異にする複数のサブセルアレイが形成されてお
り、第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサ
ブセルアレイは、第ｊの読み出しモードで選択された第
ｋのサブセルアレイ、第ｊ・ｋのデータ回路は前記第ｋ
のサブセルアレイに属するデータ回路としたとき、前記
複数の読み出しモードは第１・１のサブセルアレイ内の
メモリセルのデータを第１・１のデータ回路に読み出し
た後に、該データ回路のデータをチップ外部に出力する
第１の読み出しモードと、第２・１及び第２・２のサブ
セルアレイ内のメモリセルのデータを第２・１及び第２
・２のデータ回路に読み出した後に、該データ回路のデ
ータをチップ外部に出力する第２の読み出しモードと、
第ｍ・１から第ｍ・ｍのサブセルアレイ内のメモリセル
のデータを第ｍ・１から第ｍ・ｍのデータ回路に読み出
した後に該データ回路のデータをチップ外部に出力する
第ｍの読み出しモード（ｍは２以上の自然数）とからな
ることを特徴とする。
【００２９】また好ましくは、前記複数のモードは、チ
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
ップ外部から入力するコマンドにより選択されるもので
あることを特徴とする。
【００３０】本発明の半導体記憶装置は、第１の書き込
みデータが第１・１のサブセルアレイ内の第１・１のデ
ータ回路に書き込みデータを入力した後に、該データ回
路のデータをもとに、第１・１のサブセルアレイ内のメ
モリセルに書き込みが行われ、第２の書き込みデータは
第２・１のサブセルアレイ内の第２・１のデータ回路及
び第２・２のサブセルアレイ内の第２・２のデータ回路
に書き込みデータを入力した後に、該データ回路のデー
タをもとに、第２・１のサブセルアレイ内のメモリセル
及び第２・２のサブセルアレイのメモリセルに書き込み
が行われ、第ｎの書き込みデータ（ｎは２以上の自然
数）は第ｎ・１から第ｎ・ｎのサブセルアレイ内の第ｎ
・１から第ｎ・ｎのデータ回路に書き込みデータを入力
した後に、該データ回路のデータをもとに、第ｎ・１か
ら第ｎ・ｎのサブセルアレイ内のメモリセルに書き込み
が行われ、互いに構成単位の異なる第ｋの書き込みデー
タ（ｋはｉ以下の自然数）及び第ｍの書き込みデータ
（ｍはｋと異なるｉ以下の自然数）が１チップ内に記憶
されることを特徴とする。
みデータが第１・１のサブセルアレイ内の第１・１のデ
ータ回路に書き込みデータを入力した後に、該データ回
路のデータをもとに、第１・１のサブセルアレイ内のメ
モリセルに書き込みが行われ、第２の書き込みデータは
第２・１のサブセルアレイ内の第２・１のデータ回路及
び第２・２のサブセルアレイ内の第２・２のデータ回路
に書き込みデータを入力した後に、該データ回路のデー
タをもとに、第２・１のサブセルアレイ内のメモリセル
及び第２・２のサブセルアレイのメモリセルに書き込み
が行われ、第ｎの書き込みデータ（ｎは２以上の自然
数）は第ｎ・１から第ｎ・ｎのサブセルアレイ内の第ｎ
・１から第ｎ・ｎのデータ回路に書き込みデータを入力
した後に、該データ回路のデータをもとに、第ｎ・１か
ら第ｎ・ｎのサブセルアレイ内のメモリセルに書き込み
が行われ、互いに構成単位の異なる第ｋの書き込みデー
タ（ｋはｉ以下の自然数）及び第ｍの書き込みデータ
（ｍはｋと異なるｉ以下の自然数）が１チップ内に記憶
されることを特徴とする。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００３２】図１は、本発明の第１の実施の形態に係る
半導体記憶装置の構成の一例を示すブロック図である。
本第１の実施の形態ではメモリセルアレイはサブセルア
レイＡ、サブセルアレイＢ、サブセルアレイＣ、サブセ
ルアレイＤの４つのサブセルアレイに分割されている。
半導体記憶装置の構成の一例を示すブロック図である。
本第１の実施の形態ではメモリセルアレイはサブセルア
レイＡ、サブセルアレイＢ、サブセルアレイＣ、サブセ
ルアレイＤの４つのサブセルアレイに分割されている。
【００３３】図１においてＳＡA 、ＳＡB 、ＳＡC 、Ｓ
ＡD は各サブセルアレイのデータ回路であり、書き込
み、読み出しに際して、ビット線を選択して書き込みデ
ータを入力したり、メモリセルから読み出したデータを
保持するものである。特にデータ回路を設けることな
く、外部と直接データの書き込み、読み出しを行っても
よい。ＲＤA 、ＲＤB 、ＲＤC 、ＲＤD はロウデコーダ
であり、制御ゲート、選択ゲートの選択を行う。
ＡD は各サブセルアレイのデータ回路であり、書き込
み、読み出しに際して、ビット線を選択して書き込みデ
ータを入力したり、メモリセルから読み出したデータを
保持するものである。特にデータ回路を設けることな
く、外部と直接データの書き込み、読み出しを行っても
よい。ＲＤA 、ＲＤB 、ＲＤC 、ＲＤD はロウデコーダ
であり、制御ゲート、選択ゲートの選択を行う。
【００３４】図２は前記データ回路ＳＡx （ｘ：Ａ、
Ｂ、Ｃ、Ｄ）の具体例である。例えばビット線ＢＬ0 、
ＢＬ0Zが接続されるセンスアンプＳＡ2 、及びその周辺
回路を示している。このセンスアンプＳＡ2 はデータラ
ッチ回路を兼用している。このセンスアンプＳＡ2 はセ
ンスアンプ活性化信号ΦN 、ΦP により活性化される。
Ｂ、Ｃ、Ｄ）の具体例である。例えばビット線ＢＬ0 、
ＢＬ0Zが接続されるセンスアンプＳＡ2 、及びその周辺
回路を示している。このセンスアンプＳＡ2 はデータラ
ッチ回路を兼用している。このセンスアンプＳＡ2 はセ
ンスアンプ活性化信号ΦN 、ΦP により活性化される。
【００３５】このセンスアンプＳＡ2 のノードＮ1 とデ
ータ線／ＩＯの相互間にはトランジスタＱ31接続され、
ノードＮ2 とデータ線ＩＯの相互間にはトランジスタＱ
32が接続されている。これらトランジスタＱ31、Ｑ32は
カラムデコーダから供給されるカラム選択信号ＣＳＬ2
によって制御される。
ータ線／ＩＯの相互間にはトランジスタＱ31接続され、
ノードＮ2 とデータ線ＩＯの相互間にはトランジスタＱ
32が接続されている。これらトランジスタＱ31、Ｑ32は
カラムデコーダから供給されるカラム選択信号ＣＳＬ2
によって制御される。
【００３６】前記センスアンプＳＡ2 のノードＮ1 とＮ
2 との間にはイコライズ信号ΦE により制御されるトラ
ンジスタＱ33、Ｑ34が接続されている。これらのトラン
ジスタＱ33、Ｑ34の相互接続点には電源Ｖcc／２が供給
されている。イコライズ信号ΦE によりトランジスタＱ
33、Ｑ34が導通されると、ノードＮ1 、Ｎ2 は電源Ｖcc
／２にイコライズされる。
2 との間にはイコライズ信号ΦE により制御されるトラ
ンジスタＱ33、Ｑ34が接続されている。これらのトラン
ジスタＱ33、Ｑ34の相互接続点には電源Ｖcc／２が供給
されている。イコライズ信号ΦE によりトランジスタＱ
33、Ｑ34が導通されると、ノードＮ1 、Ｎ2 は電源Ｖcc
／２にイコライズされる。
【００３７】ビット線ＢＬ0 とセンスアンプＳＡ2 のノ
ードＮ1 との間にはビット線選択信号ＳＳ2 により制御
されるトランジスタＱ35と、センスアンプ選択信号ＳA
により制御されるトランジスタＱ36が接続されている。
また、ビット線ＢＬ0ZとセンスアンプＳＡ2 のノードＮ
2 との間にはビット線選択信号ＳＳ2 により制御される
トランジスタＱ37と、センスアンプ選択信号ＳB により
制御されるトランジスタＱ38が接続されている。
ードＮ1 との間にはビット線選択信号ＳＳ2 により制御
されるトランジスタＱ35と、センスアンプ選択信号ＳA
により制御されるトランジスタＱ36が接続されている。
また、ビット線ＢＬ0ZとセンスアンプＳＡ2 のノードＮ
2 との間にはビット線選択信号ＳＳ2 により制御される
トランジスタＱ37と、センスアンプ選択信号ＳB により
制御されるトランジスタＱ38が接続されている。
【００３８】前記トランジスタＱ35とＱ36の相互接続点
と電源端子３１との間にはプリチャージ信号ＰＲA1によ
り制御されるトランジスタＱ39が接続されている。電源
端子３１にはプリチャージ電圧ＶA1が供給されている。
トランジスタＱ39はプリチャージ信号ＰＲA1に応じてビ
ット線ＢＬ0 をプリチャージする。
と電源端子３１との間にはプリチャージ信号ＰＲA1によ
り制御されるトランジスタＱ39が接続されている。電源
端子３１にはプリチャージ電圧ＶA1が供給されている。
トランジスタＱ39はプリチャージ信号ＰＲA1に応じてビ
ット線ＢＬ0 をプリチャージする。
【００３９】前記トランジスタＱ37とＱ38の相互接続点
と電源端子３２との間にはプリチャージ信号ＰＲB1によ
り制御されるトランジスタＱ40が接続されている。電源
端子３２にはプリチャージ電圧ＶB1が供給されている。
トランジスタＱ40はプリチャージ信号ＰＲB1に応じてビ
ット線ＢＬ0Zをプリチャージする。
と電源端子３２との間にはプリチャージ信号ＰＲB1によ
り制御されるトランジスタＱ40が接続されている。電源
端子３２にはプリチャージ電圧ＶB1が供給されている。
トランジスタＱ40はプリチャージ信号ＰＲB1に応じてビ
ット線ＢＬ0Zをプリチャージする。
【００４０】前記トランジスタＱ35とＱ36の相互接続点
と電源端子３３との間にはトランジスタＱ41、Ｑ42が接
続されている。電源端子３３にはベリファイ電圧ＶrAが
供給されている。トランジスタＱ41のゲートは前記ノー
ドＮ1 に接続され、トランジスタＱ42のゲートにはベリ
ファイ信号ＶＲＦＹA が供給されている。
と電源端子３３との間にはトランジスタＱ41、Ｑ42が接
続されている。電源端子３３にはベリファイ電圧ＶrAが
供給されている。トランジスタＱ41のゲートは前記ノー
ドＮ1 に接続され、トランジスタＱ42のゲートにはベリ
ファイ信号ＶＲＦＹA が供給されている。
【００４１】また前記トランジスタＱ37とＱ38の相互接
続点と電源端子３４との間にはトランジスタＱ43、Ｑ44
が接続されている。電源端子３４にはベリファイ電圧Ｖ
rBが供給されている。トランジスタＱ43のゲートは前記
ノードＮ2 に接続され、トランジスタＱ44のゲートには
ベリファイ信号ＶＲＦＹB が供給されている。
続点と電源端子３４との間にはトランジスタＱ43、Ｑ44
が接続されている。電源端子３４にはベリファイ電圧Ｖ
rBが供給されている。トランジスタＱ43のゲートは前記
ノードＮ2 に接続され、トランジスタＱ44のゲートには
ベリファイ信号ＶＲＦＹB が供給されている。
【００４２】＜読み出し動作＞ここでタイミング図を用
いて読み出し動作を説明する。
いて読み出し動作を説明する。
【００４３】図３は図６のメモリセルＭＣ1 に書き込ま
れたデータを読み出す場合のタイミング図である。ま
ず、プリチャージ信号ＰＲA1、ＰＲB1がＶSSからＶCCに
なり（時刻ｔ0 ）、ビット線ＢＬ0 がＶA1（例えば１．
７Ｖ）になり、（ダミー）ビット線ＢＬ0ZがＶB1（例え
ば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。
れたデータを読み出す場合のタイミング図である。ま
ず、プリチャージ信号ＰＲA1、ＰＲB1がＶSSからＶCCに
なり（時刻ｔ0 ）、ビット線ＢＬ0 がＶA1（例えば１．
７Ｖ）になり、（ダミー）ビット線ＢＬ0ZがＶB1（例え
ば１．５Ｖ）にプリチャージされる（時刻ｔ1 ）。
【００４４】プリチャージが終わるとＰＲA1、ＰＲB1が
ＶSSとなり、ビット線ＢＬ0 、ＢＬ0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御
ゲートＣＧ1Aが０Ｖ、ＣＧ2A〜ＣＧ8AはＶCC（例えば３
Ｖ）、ＳＧ2Aは３Ｖ、ＳＧ1Aは３Ｖとなる。
ＶSSとなり、ビット線ＢＬ0 、ＢＬ0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される（時刻ｔ2 ）。制御
ゲートＣＧ1Aが０Ｖ、ＣＧ2A〜ＣＧ8AはＶCC（例えば３
Ｖ）、ＳＧ2Aは３Ｖ、ＳＧ1Aは３Ｖとなる。
【００４５】メモリセルＭＣ1 に書き込まれたデータが
“０”の場合は、メモリセルのしきい値電圧が正なので
セル電流は流れず、ビット線ＢＬ0 の電位は１．７Ｖの
ままである。データが“１”の場合は、セル電流が流れ
てビット線ＢＬ0 の電位は下がり、１．５Ｖ以下にな
る。この間（ダミー）ビット線ＢＬ0Zはプリチャージ電
位１．５Ｖに保たれる。
“０”の場合は、メモリセルのしきい値電圧が正なので
セル電流は流れず、ビット線ＢＬ0 の電位は１．７Ｖの
ままである。データが“１”の場合は、セル電流が流れ
てビット線ＢＬ0 の電位は下がり、１．５Ｖ以下にな
る。この間（ダミー）ビット線ＢＬ0Zはプリチャージ電
位１．５Ｖに保たれる。
【００４６】その後、時刻ｔ3 にΦP が３Ｖ、ΦN が０
Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化さ
れ、時刻ｔ4 にΦE が３ＶになることによりＳＡ2 のＣ
ＭＯＳフリップフロップＦＦがイコライズされてノード
Ｎ1 、Ｎ2 がＶCC／２（例えば１．５Ｖ）になる。時刻
ｔ5 にＳＳ2 、ＳA 、ＳB が３Ｖになり、ビット線とセ
ンスアンプが接続された後、ΦN が０Ｖから３Ｖ、ΦP
が３Ｖから０Ｖになり、ビット線ＢＬ0 とビット線ＢＬ
0Zの電位差が増幅される（時刻ｔ6 ）。
Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化さ
れ、時刻ｔ4 にΦE が３ＶになることによりＳＡ2 のＣ
ＭＯＳフリップフロップＦＦがイコライズされてノード
Ｎ1 、Ｎ2 がＶCC／２（例えば１．５Ｖ）になる。時刻
ｔ5 にＳＳ2 、ＳA 、ＳB が３Ｖになり、ビット線とセ
ンスアンプが接続された後、ΦN が０Ｖから３Ｖ、ΦP
が３Ｖから０Ｖになり、ビット線ＢＬ0 とビット線ＢＬ
0Zの電位差が増幅される（時刻ｔ6 ）。
【００４７】つまり、メモリセルＭＣ1 に“０”が書き
込まれていれば、ＳＡ2 のノードＮ1 が３Ｖ、ノードＮ
2 が０Ｖになり、メモリセルＭＣ1 に“１”が書き込ま
れていれば、ノードＮ1 が０Ｖ、ノードＮ2 が３Ｖにな
る。その後、カラム選択信号ＣＳＬ2 が０Ｖから３Ｖと
なると、ＣＭＯＳフリップフロップにラッチされていた
データがＩＯ、／ＩＯに出力される（時刻ｔ7 ）。
込まれていれば、ＳＡ2 のノードＮ1 が３Ｖ、ノードＮ
2 が０Ｖになり、メモリセルＭＣ1 に“１”が書き込ま
れていれば、ノードＮ1 が０Ｖ、ノードＮ2 が３Ｖにな
る。その後、カラム選択信号ＣＳＬ2 が０Ｖから３Ｖと
なると、ＣＭＯＳフリップフロップにラッチされていた
データがＩＯ、／ＩＯに出力される（時刻ｔ7 ）。
【００４８】＜書き込み動作＞ここで、タイミング図を
用いて書き込み動作を説明する。図４はメモリセルＭＣ
1 を書き込む場合のタイミング図である。メモリセルＭ
Ｃ1 に書き込むデータは、センスアンプ回路（図２のＳ
Ａ2 ）にラッチされている。つまり“０”書き込みの場
合にはノードＮ1 は０Ｖ、Ｎ2 は３Ｖ、“１”書き込み
の場合にはノードＮ1 は３Ｖ、Ｎ2 は０Ｖになる。
用いて書き込み動作を説明する。図４はメモリセルＭＣ
1 を書き込む場合のタイミング図である。メモリセルＭ
Ｃ1 に書き込むデータは、センスアンプ回路（図２のＳ
Ａ2 ）にラッチされている。つまり“０”書き込みの場
合にはノードＮ1 は０Ｖ、Ｎ2 は３Ｖ、“１”書き込み
の場合にはノードＮ1 は３Ｖ、Ｎ2 は０Ｖになる。
【００４９】書き込み動作に入ると、まず時刻ｔ1 にＳ
Ｇ1AをＶSS、ＳＧ2A、ＣＧ1A〜ＣＧ8AをＶCCにする。ビ
ット線ＢＬ0 はセンスアンプ回路ＳＡ2 にラッチされた
データに応じてＶCCかＶSS（０Ｖ）の電位を与えられ
る。これによって、例えばメモリセルＭＣ1 に“０”書
き込みを行う場合には、ビット線ＢＬ0 を０Ｖにしてメ
モリセルＭＣ1 のチャネルを０Ｖにすることになる。メ
モリセルＭＣ1 に“１”書き込みを行う場合にはビット
線ＢＬ0 をＶCC（例えば３Ｖ）にしてメモリセルＭＣ1
のチャネルをＶCC−Ｖthに充電することになる。選択ゲ
ートＳＧ1Aは０Ｖで、ＳＧ1Aをゲート電極とする選択Ｍ
ＯＳトランジスタはオフである。
Ｇ1AをＶSS、ＳＧ2A、ＣＧ1A〜ＣＧ8AをＶCCにする。ビ
ット線ＢＬ0 はセンスアンプ回路ＳＡ2 にラッチされた
データに応じてＶCCかＶSS（０Ｖ）の電位を与えられ
る。これによって、例えばメモリセルＭＣ1 に“０”書
き込みを行う場合には、ビット線ＢＬ0 を０Ｖにしてメ
モリセルＭＣ1 のチャネルを０Ｖにすることになる。メ
モリセルＭＣ1 に“１”書き込みを行う場合にはビット
線ＢＬ0 をＶCC（例えば３Ｖ）にしてメモリセルＭＣ1
のチャネルをＶCC−Ｖthに充電することになる。選択ゲ
ートＳＧ1Aは０Ｖで、ＳＧ1Aをゲート電極とする選択Ｍ
ＯＳトランジスタはオフである。
【００５０】メモリセルＭＣ1 に“０”書き込みを行う
場合には、メモリセルのチャネルは０Ｖが保たれる。
“１”書き込みのメモリセルのチャネルはフローティン
グになる。時刻ｔ2 に制御ゲートＣＧ1A〜ＣＧ8AをＶCC
から中間電位ＶM （１０Ｖ程度）にする。そうすると、
“１”書き込みを行うメモリセルＭＣ1 のチャネルはフ
ローティング状態なので、制御ゲート・チャネル間の容
量結合によって、ＶCC−Ｖthから中間電位（１０Ｖ程
度）に上昇する。“０”書き込みを行うメモリセルＭＣ
1 のチャネルはビット線が０Ｖなので０Ｖである。
場合には、メモリセルのチャネルは０Ｖが保たれる。
“１”書き込みのメモリセルのチャネルはフローティン
グになる。時刻ｔ2 に制御ゲートＣＧ1A〜ＣＧ8AをＶCC
から中間電位ＶM （１０Ｖ程度）にする。そうすると、
“１”書き込みを行うメモリセルＭＣ1 のチャネルはフ
ローティング状態なので、制御ゲート・チャネル間の容
量結合によって、ＶCC−Ｖthから中間電位（１０Ｖ程
度）に上昇する。“０”書き込みを行うメモリセルＭＣ
1 のチャネルはビット線が０Ｖなので０Ｖである。
【００５１】“１”書き込みを行うメモリセルのチャネ
ルがＶCC−Ｖthから中間電位に昇圧した後に、時刻ｔ3
に制御ゲートＣＧ1Aを中間電位ＶM から書き込み電圧Ｖ
PP（２０Ｖ）に昇圧する。そうすると、“１”書き込み
を行うメモリセルＭＣ1 のチャネルは中間電位（１０Ｖ
程度）、制御ゲートＣＧ1AはＶPP（２０Ｖ程度）なの
で、これらのメモリセルは書き込まれないが、“０”書
き込みを行うメモリセルＭＣ1 のチャネルは０Ｖ、制御
ゲートはＶPP（２０Ｖ程度）なので、基板から浮遊ゲー
トに電子が注入されて“０”書き込みが行われる。書き
込み終了後、制御ゲート、選択ゲート、ビット線が順次
放電されて書き込み動作は終了する。
ルがＶCC−Ｖthから中間電位に昇圧した後に、時刻ｔ3
に制御ゲートＣＧ1Aを中間電位ＶM から書き込み電圧Ｖ
PP（２０Ｖ）に昇圧する。そうすると、“１”書き込み
を行うメモリセルＭＣ1 のチャネルは中間電位（１０Ｖ
程度）、制御ゲートＣＧ1AはＶPP（２０Ｖ程度）なの
で、これらのメモリセルは書き込まれないが、“０”書
き込みを行うメモリセルＭＣ1 のチャネルは０Ｖ、制御
ゲートはＶPP（２０Ｖ程度）なので、基板から浮遊ゲー
トに電子が注入されて“０”書き込みが行われる。書き
込み終了後、制御ゲート、選択ゲート、ビット線が順次
放電されて書き込み動作は終了する。
【００５２】書き込み終了後は、書き込みが十分に行わ
れたかを調べる書き込みベリファイ動作が行われる。
れたかを調べる書き込みベリファイ動作が行われる。
【００５３】図５に書き込みベリファイ動作のタイミン
グ図を示す。まず、プリチャージ信号ＰＲA1、ＰＲB1が
ＶSSからＶCCになり（時刻ｔ4 ）、ビット線ＢＬ0 がＶ
A1（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ
0ZがＶB1（例えば１．５Ｖ）にプリチャージされる（時
刻ｔ5 ）。
グ図を示す。まず、プリチャージ信号ＰＲA1、ＰＲB1が
ＶSSからＶCCになり（時刻ｔ4 ）、ビット線ＢＬ0 がＶ
A1（例えば１．７Ｖ）になり、（ダミー）ビット線ＢＬ
0ZがＶB1（例えば１．５Ｖ）にプリチャージされる（時
刻ｔ5 ）。
【００５４】プリチャージが終わるとＰＲA1、ＰＲB1が
ＶSSとなり、ビット線ＢＬ0 、ＢＬ0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される（時刻ｔ6 ）。制御
ゲートＣＧ1Aが０Ｖ、ＣＧ2A〜ＣＧ8AはＶCC（例えば３
Ｖ）、ＳＧ2Aは３Ｖ、ＳＧ1Aは３Ｖとなる。メモリセル
ＭＣ1 に書き込まれたデータが“０”の場合は、メモリ
セルのしきい値電圧が正なのでセル電流は流れず、ビッ
ト線ＢＬ0 の電位は１．７Ｖのままである。データが
“１”の場合は、セル電流が流れてビット線ＢＬ0 の電
位は下がり、１．５Ｖ以下になる。
ＶSSとなり、ビット線ＢＬ0 、ＢＬ0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される（時刻ｔ6 ）。制御
ゲートＣＧ1Aが０Ｖ、ＣＧ2A〜ＣＧ8AはＶCC（例えば３
Ｖ）、ＳＧ2Aは３Ｖ、ＳＧ1Aは３Ｖとなる。メモリセル
ＭＣ1 に書き込まれたデータが“０”の場合は、メモリ
セルのしきい値電圧が正なのでセル電流は流れず、ビッ
ト線ＢＬ0 の電位は１．７Ｖのままである。データが
“１”の場合は、セル電流が流れてビット線ＢＬ0 の電
位は下がり、１．５Ｖ以下になる。
【００５５】ビット線放電後、ベリファイ信号ＶＲＦＹ
A が３Ｖになり（時刻ｔ7 ）、メモリセルＭＣ1 に書き
込まれるデータが“１”の場合には、ビット線ＢＬ
0 は、３Ｖ近くに充電される。ここで、ベリファイ信号
によって行われる充電の電圧レベルはビット線ＢＬ0Zの
プリチャージ電圧１．５Ｖ以上であればよい。この間
（ダミー）ビット線ＢＬ0Zはプリチャージ電位１．５Ｖ
に保たれる。
A が３Ｖになり（時刻ｔ7 ）、メモリセルＭＣ1 に書き
込まれるデータが“１”の場合には、ビット線ＢＬ
0 は、３Ｖ近くに充電される。ここで、ベリファイ信号
によって行われる充電の電圧レベルはビット線ＢＬ0Zの
プリチャージ電圧１．５Ｖ以上であればよい。この間
（ダミー）ビット線ＢＬ0Zはプリチャージ電位１．５Ｖ
に保たれる。
【００５６】その後、時刻ｔ8 にΦP が３Ｖ、ΦN が０
Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化さ
れ、時刻ｔ9 にΦE が３ＶになることによりＳＡ2 のＣ
ＭＯＳフリップフロップＦＦがイコライズされてノード
Ｎ1 、Ｎ2 がＶCC／２（例えば１．５Ｖ）になる。時刻
ｔ10にＳＳ2 、ＳA 、ＳB が３Ｖになり、ビット線とセ
ンスアンプが接続された後、ΦN が０Ｖから３Ｖ、ΦP
が３Ｖから０Ｖになりビット線ＢＬ0 とビット線ＢＬ0Z
の電位差が増幅され、再書き込みのデータがセンスアン
プにラッチされる（時刻ｔ11）。
Ｖとなり、ＣＭＯＳフリップフロップＦＦが不活性化さ
れ、時刻ｔ9 にΦE が３ＶになることによりＳＡ2 のＣ
ＭＯＳフリップフロップＦＦがイコライズされてノード
Ｎ1 、Ｎ2 がＶCC／２（例えば１．５Ｖ）になる。時刻
ｔ10にＳＳ2 、ＳA 、ＳB が３Ｖになり、ビット線とセ
ンスアンプが接続された後、ΦN が０Ｖから３Ｖ、ΦP
が３Ｖから０Ｖになりビット線ＢＬ0 とビット線ＢＬ0Z
の電位差が増幅され、再書き込みのデータがセンスアン
プにラッチされる（時刻ｔ11）。
【００５７】図６にサブセルアレイＡの回路構成を示
す。サブセルアレイＡを構成する各ブロックのワード線
をＣＧ1A〜ＣＧ8Aと表示している。図６では説明の便宜
上ブロック１Ａについてワード線に符号を与えている。
各ワード線に接続された制御ゲートを有するメモリセル
の集合が１ページに相当し、それぞれ前記ワード線の符
号と重複して（ページ１Ａ）〜（ページ８Ａ）と付記さ
れている。
す。サブセルアレイＡを構成する各ブロックのワード線
をＣＧ1A〜ＣＧ8Aと表示している。図６では説明の便宜
上ブロック１Ａについてワード線に符号を与えている。
各ワード線に接続された制御ゲートを有するメモリセル
の集合が１ページに相当し、それぞれ前記ワード線の符
号と重複して（ページ１Ａ）〜（ページ８Ａ）と付記さ
れている。
【００５８】サブセルアレイＡは同様に８つのページか
らなるブロック０A 、１A 、２A …から構成され、サブ
セルアレイＢ、Ｃ、Ｄの回路構成は、図６において単に
図に記載された符号中のＡをＢ、Ｃ、Ｄに置き換えたも
のに相当する。
らなるブロック０A 、１A 、２A …から構成され、サブ
セルアレイＢ、Ｃ、Ｄの回路構成は、図６において単に
図に記載された符号中のＡをＢ、Ｃ、Ｄに置き換えたも
のに相当する。
【００５９】図１のサブセルアレイはそれぞれ２５６バ
イト個のカラムから構成される。すなわち、１サブセル
アレイ当りのビット線の数（カラム数）は、２５６×
（８本）となる。第１の実施の形態においては次に示す
ように、書き込み、読み出しに際して、同時に選択され
るメモリセルページの数を可変にすることができる。
イト個のカラムから構成される。すなわち、１サブセル
アレイ当りのビット線の数（カラム数）は、２５６×
（８本）となる。第１の実施の形態においては次に示す
ように、書き込み、読み出しに際して、同時に選択され
るメモリセルページの数を可変にすることができる。
【００６０】例えば１つのサブセルアレイＡに含まれる
メモリセルページ１A を同時に選択する場合には、図１
に示すように読み出し、書き込みのページサイズは２５
６バイトである。一方サブセルアレイＡ、Ｂに含まれる
メモリセルページ１A 、１Bを同時に選択し、サブセル
アレイＣ、Ｄに含まれるメモリセルページ１C 、１Dを
同時に選択する場合には、読み出し、書き込みのページ
サイズは５１２バイトである。
メモリセルページ１A を同時に選択する場合には、図１
に示すように読み出し、書き込みのページサイズは２５
６バイトである。一方サブセルアレイＡ、Ｂに含まれる
メモリセルページ１A 、１Bを同時に選択し、サブセル
アレイＣ、Ｄに含まれるメモリセルページ１C 、１Dを
同時に選択する場合には、読み出し、書き込みのページ
サイズは５１２バイトである。
【００６１】このほかサブセルアレイＡ、Ｂ、Ｃに含ま
れるメモリセルページ１A 、１B 、１C を同時に選択し
てページサイズを７６８バイトにすることもできるし、
サブセルアレイＡ、Ｂ、Ｃ、Ｄに含まれるメモリセルペ
ージ１A 、１B 、１C 、１Dを同時に選択して、ページ
サイズを１０２４バイトにすることもできる。
れるメモリセルページ１A 、１B 、１C を同時に選択し
てページサイズを７６８バイトにすることもできるし、
サブセルアレイＡ、Ｂ、Ｃ、Ｄに含まれるメモリセルペ
ージ１A 、１B 、１C 、１Dを同時に選択して、ページ
サイズを１０２４バイトにすることもできる。
【００６２】書き込み、読み出しに際して、上記のよう
に２つのサブセルアレイを同時に活性化するとき、消去
は１つのサブセルアレイごとに行っても良いし、２つの
サブセルアレイで同時に行っても良い。
に２つのサブセルアレイを同時に活性化するとき、消去
は１つのサブセルアレイごとに行っても良いし、２つの
サブセルアレイで同時に行っても良い。
【００６３】すなわち、サブセルアレイに分割されたメ
モリセルアレイを用いて、上記のように書き込み、読み
出しに際して、同時に複数のサブセルアレイに属するメ
モリセルページを選択することにより、メモリセルペー
ジの数を可変にすることができる。このとき、同時に選
択されるメモリセルページがそれぞれ異なるワード線を
有することに特徴があり、前記ワード線により、同時に
選択されるメモリセルページを設定することができる。
モリセルアレイを用いて、上記のように書き込み、読み
出しに際して、同時に複数のサブセルアレイに属するメ
モリセルページを選択することにより、メモリセルペー
ジの数を可変にすることができる。このとき、同時に選
択されるメモリセルページがそれぞれ異なるワード線を
有することに特徴があり、前記ワード線により、同時に
選択されるメモリセルページを設定することができる。
【００６４】第１の実施の形態におけるデータの書き込
み、読み出し、及び消去の過程をさらに詳細に説明す
る。図１に示すように、ページサイズが２５６バイトの
場合の書き込み、読み出し、消去の様子を図７、図８、
図９に示した。図７、図８でのＡ0 、Ａ1 、…、Ａ255
はそれぞれ１バイトのデータを表している。
み、読み出し、及び消去の過程をさらに詳細に説明す
る。図１に示すように、ページサイズが２５６バイトの
場合の書き込み、読み出し、消去の様子を図７、図８、
図９に示した。図７、図８でのＡ0 、Ａ1 、…、Ａ255
はそれぞれ１バイトのデータを表している。
【００６５】本第１の実施の形態では、チップ外部との
データ入出力線（Ｉ／Ｏバス）は８本で構成される。図
７等では簡単のため１本の線で示されている。
データ入出力線（Ｉ／Ｏバス）は８本で構成される。図
７等では簡単のため１本の線で示されている。
【００６６】書き込みは図６、図７に示すように行う。
先頭アドレスから２５６バイト（Ａ0 、Ａ1 、…、Ａ
254 、Ａ255 ）のデータが、例えばサブセルアレイＡ内
のＣＧ1Aが選択するメモリセル（ページ１Ａ）に書き込
まれたとすると、次の２５６バイトはＣＧ2Aが選択する
メモリセル（ページ２Ａ）に、次の２５６バイトはＣＧ
3Aが選択するメモリセル（ページ３Ａ）に、次の２５６
バイトはＣＧ4Aが選択するメモリセル（ページ４Ａ）に
書き込まれるというように、図７の矢印に示すように、
サブセルアレイＡ内のメモリセルに書き込まれる。
先頭アドレスから２５６バイト（Ａ0 、Ａ1 、…、Ａ
254 、Ａ255 ）のデータが、例えばサブセルアレイＡ内
のＣＧ1Aが選択するメモリセル（ページ１Ａ）に書き込
まれたとすると、次の２５６バイトはＣＧ2Aが選択する
メモリセル（ページ２Ａ）に、次の２５６バイトはＣＧ
3Aが選択するメモリセル（ページ３Ａ）に、次の２５６
バイトはＣＧ4Aが選択するメモリセル（ページ４Ａ）に
書き込まれるというように、図７の矢印に示すように、
サブセルアレイＡ内のメモリセルに書き込まれる。
【００６７】読み出しは図６、図８に示すように行う。
すなわち図６に示すサブセルアレイＡ内の、ＣＧ1Aが選
択するメモリセル（ページ１Ａ）が読み出されたとする
と、次はＣＧ2Aが選択するメモリセル（ページ２Ａ）が
読み出され、次はＣＧ3Aが選択するメモリセル（ページ
３Ａ）が読み出され、次はＣＧ4Aが選択するメモリセル
（ページ４Ａ）が読み出されるというように、サブセル
アレイＡ内のメモリセルから図８の矢印に示すように読
み出される。
すなわち図６に示すサブセルアレイＡ内の、ＣＧ1Aが選
択するメモリセル（ページ１Ａ）が読み出されたとする
と、次はＣＧ2Aが選択するメモリセル（ページ２Ａ）が
読み出され、次はＣＧ3Aが選択するメモリセル（ページ
３Ａ）が読み出され、次はＣＧ4Aが選択するメモリセル
（ページ４Ａ）が読み出されるというように、サブセル
アレイＡ内のメモリセルから図８の矢印に示すように読
み出される。
【００６８】ここにデータの書き込み、読み出しは、サ
ブセルアレイＡに属するデータ回路ＳＡA （図１参照）
を介して行っても良いし、外部と直接行っても良い。消
去は図９の破線で示すように、各サブアレイの各ブロッ
ク単位に行ってもよいし、複数のサブアレイ内のブロッ
クで同時に行ってもよい。
ブセルアレイＡに属するデータ回路ＳＡA （図１参照）
を介して行っても良いし、外部と直接行っても良い。消
去は図９の破線で示すように、各サブアレイの各ブロッ
ク単位に行ってもよいし、複数のサブアレイ内のブロッ
クで同時に行ってもよい。
【００６９】ページサイズが１０２４バイトの場合の書
き込み、読み出し、消去の過程を図１０、図１１、図１
２に示した。図１０、図１１のＡ0 、Ａ1 、…、Ａ1023
はそれぞれ１バイトのデータを表している。チップ外部
とのデータ入出力線（Ｉ／Ｏバス）は８本である。ペー
ジサイズが１０２４バイトの場合には、サブセルアレイ
Ａ、サブセルアレイＢ、サブセルアレイＣ、サブセルア
レイＤが同時に選択される。
き込み、読み出し、消去の過程を図１０、図１１、図１
２に示した。図１０、図１１のＡ0 、Ａ1 、…、Ａ1023
はそれぞれ１バイトのデータを表している。チップ外部
とのデータ入出力線（Ｉ／Ｏバス）は８本である。ペー
ジサイズが１０２４バイトの場合には、サブセルアレイ
Ａ、サブセルアレイＢ、サブセルアレイＣ、サブセルア
レイＤが同時に選択される。
【００７０】書き込みは図１０に示すように行う。先頭
アドレスから２５６バイト（Ａ0 、Ａ1 、…、Ａ255 ）
のデータをサブアレイＡ内のデータ回路ＳＡA （図１参
照）に、次の２５６バイトをデータ回路ＳＡB に、次の
２５６バイトをデータ回路ＳＡC に、次の２５６バイト
をデータ回路ＳＡD に蓄える。そして前記データ回路の
データを基に、ＣＧ1Aが選択するメモリセル（ページ１
Ａ）、ＣＧ1Bが選択するメモリセル（ページ１Ｂ）、Ｃ
Ｇ1Cが選択するメモリセル（ページ１Ｃ）、ＣＧ1Dが選
択するメモリセル（ページ１Ｄ）に同時に書き込みを行
う。従って、ページサイズが２５６バイトの場合に比べ
て、書き込み動作が約４倍高速化される。
アドレスから２５６バイト（Ａ0 、Ａ1 、…、Ａ255 ）
のデータをサブアレイＡ内のデータ回路ＳＡA （図１参
照）に、次の２５６バイトをデータ回路ＳＡB に、次の
２５６バイトをデータ回路ＳＡC に、次の２５６バイト
をデータ回路ＳＡD に蓄える。そして前記データ回路の
データを基に、ＣＧ1Aが選択するメモリセル（ページ１
Ａ）、ＣＧ1Bが選択するメモリセル（ページ１Ｂ）、Ｃ
Ｇ1Cが選択するメモリセル（ページ１Ｃ）、ＣＧ1Dが選
択するメモリセル（ページ１Ｄ）に同時に書き込みを行
う。従って、ページサイズが２５６バイトの場合に比べ
て、書き込み動作が約４倍高速化される。
【００７１】次に図１１、図１３を用いて読み出し動作
を説明する。図１３（ａ）に示すように、ページサイズ
が２５６バイトの場合には、各ページのシリアルリード
の前に必ずランダムリードが必要である。従って１０２
４バイトのデータを読み出す場合には、４回のランダム
リードと４回のシリアルリードが必要となる。
を説明する。図１３（ａ）に示すように、ページサイズ
が２５６バイトの場合には、各ページのシリアルリード
の前に必ずランダムリードが必要である。従って１０２
４バイトのデータを読み出す場合には、４回のランダム
リードと４回のシリアルリードが必要となる。
【００７２】一方、ページサイズが１０２４バイトの場
合には、ＣＧ1A、ＣＧ1B、ＣＧ1C、ＣＧ1Dを同時に選択
するので、ランダムリードは１回だけでよい。つまり１
回ランダムリードした後は、間断なくページ１Ａ、１
Ｂ、１Ｃ、１Ｄのデータを外部に出力することができ
る。このため、読み出しの場合もページサイズを大きく
した方が読み出し動作が高速化される。この時前記ペー
ジ１Ａ、１Ｂ、１Ｃ、１Ｄの書き込み、読み出し動作
は、データ回路を介することなく外部と直接、同時に行
うこともできる。
合には、ＣＧ1A、ＣＧ1B、ＣＧ1C、ＣＧ1Dを同時に選択
するので、ランダムリードは１回だけでよい。つまり１
回ランダムリードした後は、間断なくページ１Ａ、１
Ｂ、１Ｃ、１Ｄのデータを外部に出力することができ
る。このため、読み出しの場合もページサイズを大きく
した方が読み出し動作が高速化される。この時前記ペー
ジ１Ａ、１Ｂ、１Ｃ、１Ｄの書き込み、読み出し動作
は、データ回路を介することなく外部と直接、同時に行
うこともできる。
【００７３】次に図１２を用いて消去の動作を説明す
る。１０２４バイト単位のデータを消去する場合には、
ページ１Ａ、ページ１Ｂ、ページ１Ｃ、ページ１Ｄを同
時に消去する。すなわち、ブロック１Ａ、ブロック１
Ｂ、ブロック１Ｃ、ブロック１Ｄを同時に消去するの
で、ページサイズが２５６バイトの場合に比べて同時に
消去されるメモリセルの数は４倍になる。
る。１０２４バイト単位のデータを消去する場合には、
ページ１Ａ、ページ１Ｂ、ページ１Ｃ、ページ１Ｄを同
時に消去する。すなわち、ブロック１Ａ、ブロック１
Ｂ、ブロック１Ｃ、ブロック１Ｄを同時に消去するの
で、ページサイズが２５６バイトの場合に比べて同時に
消去されるメモリセルの数は４倍になる。
【００７４】以上ページサイズが２５６バイトと１０２
４バイトとの場合について書き込み、読み出し及び消去
の動作を説明したが、同時に活性化するサブセルアレイ
を２個にしてページサイズを２倍にしてもよいし、３個
のサブセルアレイを同時に活性化するようにしてページ
サイズを３倍にしてもよい。
４バイトとの場合について書き込み、読み出し及び消去
の動作を説明したが、同時に活性化するサブセルアレイ
を２個にしてページサイズを２倍にしてもよいし、３個
のサブセルアレイを同時に活性化するようにしてページ
サイズを３倍にしてもよい。
【００７５】また、図７に示すように、１０２４バイト
の大きさのデータが全てサブセルアレイＡに含まれるブ
ロック１Ａ内に書き込まれる場合には、図９に示すよう
に、ブロック１Ａのみを消去すればよく、消去単位は２
５６バイト×８（ＣＧ1A〜ＣＧ8A）と小さくすることが
できる。このようにページサイズを２５６バイトと小さ
くすれば、同時に消去するメモリセルの数を小さくする
ことができる。
の大きさのデータが全てサブセルアレイＡに含まれるブ
ロック１Ａ内に書き込まれる場合には、図９に示すよう
に、ブロック１Ａのみを消去すればよく、消去単位は２
５６バイト×８（ＣＧ1A〜ＣＧ8A）と小さくすることが
できる。このようにページサイズを２５６バイトと小さ
くすれば、同時に消去するメモリセルの数を小さくする
ことができる。
【００７６】すなわち、ページサイズを大きくした方が
書き込み、読み出しが高速化される反面、同時に消去す
るメモリセルの数が増加する。従って、１つのデータの
容量が小さい（例えば２５６バイト以下）用途では、ペ
ージサイズを小さくすることにより消去単位を小さくし
た方がよい。１つのデータの容量が大きい（例えば１０
Ｋバイト）用途では、ページサイズを大きくすることに
より書き込み、読み出しを高速化する方が有利である。
書き込み、読み出しが高速化される反面、同時に消去す
るメモリセルの数が増加する。従って、１つのデータの
容量が小さい（例えば２５６バイト以下）用途では、ペ
ージサイズを小さくすることにより消去単位を小さくし
た方がよい。１つのデータの容量が大きい（例えば１０
Ｋバイト）用途では、ページサイズを大きくすることに
より書き込み、読み出しを高速化する方が有利である。
【００７７】次に第２の実施の形態として、書き込み、
読み出しのページサイズを可変にする制御方式について
説明する。
読み出しのページサイズを可変にする制御方式について
説明する。
【００７８】例えば第１のモードでは、図１のサブセル
アレイＡ内のページ１Ａが選択され、第２のモードで
は、サブセルアレイＡ及びＢ内のページ１Ａ、１Ｂが選
択され、第３のモードでは、サブセルアレイＡ、Ｂ、及
びＣ内のページ１Ａ、１Ｂ、１Ｃが選択され、第４のモ
ードではサブセルアレイＡ、Ｂ、Ｃ、Ｄ内のページ１
Ａ、１Ｂ、１Ｃ、１Ｄが選択されるようにすれば、前記
第１〜第４のモードを選択することにより、２５６バイ
ト、５１２バイト、７６８バイト、１０２４バイトのデ
ータを同時に書き込み、読み出しすることができる。
アレイＡ内のページ１Ａが選択され、第２のモードで
は、サブセルアレイＡ及びＢ内のページ１Ａ、１Ｂが選
択され、第３のモードでは、サブセルアレイＡ、Ｂ、及
びＣ内のページ１Ａ、１Ｂ、１Ｃが選択され、第４のモ
ードではサブセルアレイＡ、Ｂ、Ｃ、Ｄ内のページ１
Ａ、１Ｂ、１Ｃ、１Ｄが選択されるようにすれば、前記
第１〜第４のモードを選択することにより、２５６バイ
ト、５１２バイト、７６８バイト、１０２４バイトのデ
ータを同時に書き込み、読み出しすることができる。
【００７９】前記ページサイズはフラッシュメモリの外
部から、コマンドにより制御するようにしてもよい。コ
マンドによる制御が可能であれば、フラッシュメモリの
ユーザは、用途に応じてページサイズを自由に変えるこ
とができる。
部から、コマンドにより制御するようにしてもよい。コ
マンドによる制御が可能であれば、フラッシュメモリの
ユーザは、用途に応じてページサイズを自由に変えるこ
とができる。
【００８０】また１チップ上でページサイズの異なるも
のが、メモリセルアレイ内に同時に存在してもよい。例
えば図１４に示すように、書き込みデータが２５６バイ
ト以下（図１４のデータ１）の場合には、ページサイズ
を２５６バイトとしてページ１Ａ（ＣＧ1A）に書き込
み、書き込みデータが例えば７６８バイトの場合（図１
４のデータ２）には、ページサイズを７６８バイトとし
てページ１Ｂ（ＣＧ1B）、ページ１Ｃ（ＣＧ1C）、ペー
ジ１Ｄ（ＣＧ1D）に書き込んでもよい。
のが、メモリセルアレイ内に同時に存在してもよい。例
えば図１４に示すように、書き込みデータが２５６バイ
ト以下（図１４のデータ１）の場合には、ページサイズ
を２５６バイトとしてページ１Ａ（ＣＧ1A）に書き込
み、書き込みデータが例えば７６８バイトの場合（図１
４のデータ２）には、ページサイズを７６８バイトとし
てページ１Ｂ（ＣＧ1B）、ページ１Ｃ（ＣＧ1C）、ペー
ジ１Ｄ（ＣＧ1D）に書き込んでもよい。
【００８１】また図１５のように、２５６バイト以下の
データ（図１５のデータ３）をページサイズ２５６バイ
トとしてページ１Ａ（ＣＧ1A）に書き込んだ後に、例え
ば１０２４バイトのデータ（図１５のデータ４）を、ペ
ージサイズ１０２４バイトとしてページ１Ｂ（Ｃ
Ｇ1B）、ページ１Ｃ（ＣＧ1C）、ページ１Ｄ（Ｃ
Ｇ1D）、ページ２Ａ（図６のＣＧ2A）に書き込んでもよ
い。
データ（図１５のデータ３）をページサイズ２５６バイ
トとしてページ１Ａ（ＣＧ1A）に書き込んだ後に、例え
ば１０２４バイトのデータ（図１５のデータ４）を、ペ
ージサイズ１０２４バイトとしてページ１Ｂ（Ｃ
Ｇ1B）、ページ１Ｃ（ＣＧ1C）、ページ１Ｄ（Ｃ
Ｇ1D）、ページ２Ａ（図６のＣＧ2A）に書き込んでもよ
い。
【００８２】ページの変え方、書き込み方法には様々な
形態がある。また、チップの出荷時にページサイズを固
定してもよい。ページサイズを変化するには、アドレス
の設定方法を変更すればよい。アドレスの変更はチップ
内のアドレスデコーダ回路の一部に設けたヒューズを切
断するか、または金属配線（Ａｌなど）のパターンを変
更する等により、容易に実施することができる。
形態がある。また、チップの出荷時にページサイズを固
定してもよい。ページサイズを変化するには、アドレス
の設定方法を変更すればよい。アドレスの変更はチップ
内のアドレスデコーダ回路の一部に設けたヒューズを切
断するか、または金属配線（Ａｌなど）のパターンを変
更する等により、容易に実施することができる。
【００８３】従って、例えばページサイズがそれぞれ２
５６バイト、５１２バイト、７６８バイト、１０２４バ
イトのものを全て同様に設計し、チップ出荷前にチップ
内のヒューズを切るか、金属配線のパターンのみを変え
ることにより、異なるページサイズのチップを作るよう
にしてもよい。この場合半導体記憶装置の設計はページ
サイズにかかわらず同一であるから、種々のページサイ
ズのチップを設計する場合に比べて大幅なコスト低減を
図ることができる。
５６バイト、５１２バイト、７６８バイト、１０２４バ
イトのものを全て同様に設計し、チップ出荷前にチップ
内のヒューズを切るか、金属配線のパターンのみを変え
ることにより、異なるページサイズのチップを作るよう
にしてもよい。この場合半導体記憶装置の設計はページ
サイズにかかわらず同一であるから、種々のページサイ
ズのチップを設計する場合に比べて大幅なコスト低減を
図ることができる。
【００８４】次に本発明の第３の実施の形態として、デ
ータ回路を介してサブセルアレイにデータを書き込む際
の、書き込み動作の高速化について説明する。書き込み
動作において、１つのサブセルアレイのデータ回路に書
き込みデータが入力されたら、直ちに前記サブセルアレ
イへのデータ書き込みを行ってもよい。
ータ回路を介してサブセルアレイにデータを書き込む際
の、書き込み動作の高速化について説明する。書き込み
動作において、１つのサブセルアレイのデータ回路に書
き込みデータが入力されたら、直ちに前記サブセルアレ
イへのデータ書き込みを行ってもよい。
【００８５】すなわち図１０に示すようにデータを書き
込む場合には、まず図１に示すサブセルアレイＡのデー
タ回路ＳＡA にページ１Ａの書き込みデータを入力す
る。データ回路ＳＡA へのデータ入力が終了すると、次
にサブセルアレイＢのデータ回路ＳＡB にページ１Ｂの
書き込みデータを入力するが、その間にサブセルアレイ
Ａにおいて、データ回路ＳＡA からページ１Ａへのデー
タの書き込み動作を始めてもよい。
込む場合には、まず図１に示すサブセルアレイＡのデー
タ回路ＳＡA にページ１Ａの書き込みデータを入力す
る。データ回路ＳＡA へのデータ入力が終了すると、次
にサブセルアレイＢのデータ回路ＳＡB にページ１Ｂの
書き込みデータを入力するが、その間にサブセルアレイ
Ａにおいて、データ回路ＳＡA からページ１Ａへのデー
タの書き込み動作を始めてもよい。
【００８６】同様に、サブセルアレイＢのページ１Ｂへ
の書き込みデータのＳＡB への入力を終了すると、次に
サブセルアレイＣのデータ回路ＳＡC にページ１Ｃへの
書き込みデータを入力するのと同時に、サブセルアレイ
Ｂのページ１Ｂへの書き込みを行ってもよい。
の書き込みデータのＳＡB への入力を終了すると、次に
サブセルアレイＣのデータ回路ＳＡC にページ１Ｃへの
書き込みデータを入力するのと同時に、サブセルアレイ
Ｂのページ１Ｂへの書き込みを行ってもよい。
【００８７】サブセルアレイＣの書き込みデータのＳＡ
C への入力を終了すると、サブセルアレイＤのページ１
Ｄへの書き込みデータのＳＡD への入力と同時に、サブ
セルアレイＣのページ１Ｃの書き込みを行ってもよい。
サブセルアレイＤのページ１Ｄの書き込みデータのＳＡ
D への入力が終了した時に、他のサブセルアレイの書き
込み、例えばサブセルアレイＡのページ１Ａの書き込み
が終了していれば、サブセルアレイＡのデータ回路ＳＡ
A に書き込みデータを入力してサブセルアレイＡの次の
ページ（ページ２Ａ）の書き込みを行っても良い。
C への入力を終了すると、サブセルアレイＤのページ１
Ｄへの書き込みデータのＳＡD への入力と同時に、サブ
セルアレイＣのページ１Ｃの書き込みを行ってもよい。
サブセルアレイＤのページ１Ｄの書き込みデータのＳＡ
D への入力が終了した時に、他のサブセルアレイの書き
込み、例えばサブセルアレイＡのページ１Ａの書き込み
が終了していれば、サブセルアレイＡのデータ回路ＳＡ
A に書き込みデータを入力してサブセルアレイＡの次の
ページ（ページ２Ａ）の書き込みを行っても良い。
【００８８】このようにデータ回路に書き込みデータを
入力した後、他のデータ回路に書き込みデータを入力す
る間に、すでに書き込みデータをデータ回路に入力した
カラムでは書き込みを行うことにより、書き込みを高速
化することができる。
入力した後、他のデータ回路に書き込みデータを入力す
る間に、すでに書き込みデータをデータ回路に入力した
カラムでは書き込みを行うことにより、書き込みを高速
化することができる。
【００８９】次に図１６に基づき本発明の第４の実施の
形態を説明する。
形態を説明する。
【００９０】前記ページサイズの変更は、アドレスを変
更することにより容易に行うことができる。以下、アド
レス選択回路の回路構成について説明する。メモリセル
アレイの構成は図１に示す通りであり、４つのサブセル
アレイに分割されている。サブセルアレイＡ内のカラム
アドレス、ロウアドレス（ページアドレス）を図１６に
示す。
更することにより容易に行うことができる。以下、アド
レス選択回路の回路構成について説明する。メモリセル
アレイの構成は図１に示す通りであり、４つのサブセル
アレイに分割されている。サブセルアレイＡ内のカラム
アドレス、ロウアドレス（ページアドレス）を図１６に
示す。
【００９１】ビット線を選択するカラムアドレスは、サ
ブセルアレイＡではＣ0 からＣ255、サブセルアレイＢ
ではＣ256 からＣ511 、サブセルアレイＣではＣ512 か
らＣ767 、サブセルアレイＤではＣ768 からＣ1023であ
る。サブセルアレイＢ、Ｃ、Ｄのページアドレス（ロウ
アドレス）は、図１６のページアドレスを示す符号にお
いて、単にサフィックスＡをＢ、Ｃ、Ｄに置き換えたも
のである。外部との入出力線（Ｉ／Ｏ線）は８本（Ｉ／
Ｏ0 からＩ／Ｏ7 まで）あるので、１つのカラムアドレ
スにより、それぞれのＩ／Ｏ線に対応する８カラム（８
本のビット線）が同時に選択される。
ブセルアレイＡではＣ0 からＣ255、サブセルアレイＢ
ではＣ256 からＣ511 、サブセルアレイＣではＣ512 か
らＣ767 、サブセルアレイＤではＣ768 からＣ1023であ
る。サブセルアレイＢ、Ｃ、Ｄのページアドレス（ロウ
アドレス）は、図１６のページアドレスを示す符号にお
いて、単にサフィックスＡをＢ、Ｃ、Ｄに置き換えたも
のである。外部との入出力線（Ｉ／Ｏ線）は８本（Ｉ／
Ｏ0 からＩ／Ｏ7 まで）あるので、１つのカラムアドレ
スにより、それぞれのＩ／Ｏ線に対応する８カラム（８
本のビット線）が同時に選択される。
【００９２】このように各Ｉ／Ｏごとに、カラム（ビッ
ト線）が異なるカラムアドレスが割り当てられているの
で、任意のカラムを選択することができる。従って、ペ
ージサイズが２５６バイトの場合には、サブセルアレイ
ＢのカラムアドレスＣ256 からＣ511 のデータ回路に書
き込みデータを順に入力した後に、書き込みを行えばよ
い。ページサイズが１０２４バイトの場合には、カラム
アドレスＣ0 からＣ10 24のデータ回路に書き込みデータ
を順に入力した後に、書き込みを行えばよい。
ト線）が異なるカラムアドレスが割り当てられているの
で、任意のカラムを選択することができる。従って、ペ
ージサイズが２５６バイトの場合には、サブセルアレイ
ＢのカラムアドレスＣ256 からＣ511 のデータ回路に書
き込みデータを順に入力した後に、書き込みを行えばよ
い。ページサイズが１０２４バイトの場合には、カラム
アドレスＣ0 からＣ10 24のデータ回路に書き込みデータ
を順に入力した後に、書き込みを行えばよい。
【００９３】この書き込みデータの入力は、シリアル読
み出しの逆のように行えば良い。すなわち、カラムアド
レスをカウンタ等により順々に選択し、チップ外部から
書き込みデータをデータ回路に入力する。シリアルに書
き込みデータを入力する動作は、 Y.Iwata et al.: IEE
E J.Solid-state Circuits, vol.30,no.11, p.1157 Nov
ember 1995に詳細な説明がある。
み出しの逆のように行えば良い。すなわち、カラムアド
レスをカウンタ等により順々に選択し、チップ外部から
書き込みデータをデータ回路に入力する。シリアルに書
き込みデータを入力する動作は、 Y.Iwata et al.: IEE
E J.Solid-state Circuits, vol.30,no.11, p.1157 Nov
ember 1995に詳細な説明がある。
【００９４】各サブセルアレイは５１２ブロックで構成
され、１ブロックは１６ページ（１６本の制御ゲート）
で構成される。ロウアドレス（図１６のページアドレ
ス）は各サブセルアレイ内の制御ゲートを指定し、サブ
セルアレイＡではＰ0AからＰ81 91A 、サブセルアレイＢ
ではＰ0BからＰ8191B 、サブセルアレイＣではＰ0Cから
Ｐ8191C 、サブセルアレイＤではＰ0DからＰ8191D とな
っている。
され、１ブロックは１６ページ（１６本の制御ゲート）
で構成される。ロウアドレス（図１６のページアドレ
ス）は各サブセルアレイ内の制御ゲートを指定し、サブ
セルアレイＡではＰ0AからＰ81 91A 、サブセルアレイＢ
ではＰ0BからＰ8191B 、サブセルアレイＣではＰ0Cから
Ｐ8191C 、サブセルアレイＤではＰ0DからＰ8191D とな
っている。
【００９５】ページサイズが２５６バイトの場合には、
例えばサブセルアレイＣのＰ4000Cを選択する。ページ
サイズが５１２バイトの場合には、サブセルアレイＡ、
Ｂ内の例えばＰ5000A 、Ｐ5000B を選択する。ページサ
イズが１０２４バイトの場合にはサブセルアレイＡ、
Ｂ、Ｃ、Ｄの例えばＰ2000A 、Ｐ2000B 、Ｐ2000C 、Ｐ
2000D を選択する。
例えばサブセルアレイＣのＰ4000Cを選択する。ページ
サイズが５１２バイトの場合には、サブセルアレイＡ、
Ｂ内の例えばＰ5000A 、Ｐ5000B を選択する。ページサ
イズが１０２４バイトの場合にはサブセルアレイＡ、
Ｂ、Ｃ、Ｄの例えばＰ2000A 、Ｐ2000B 、Ｐ2000C 、Ｐ
2000D を選択する。
【００９６】図１７、図１８が選択ゲート、制御ゲート
を選択するロウ（ページ）選択回路の一例である。図１
８は、１ビット当り２カラムのメモリセルを接続する例
（特願平6-218031参照）であるが、ロウ選択回路は、メ
モリセルアレイの構成やメモリセルの種類によらずほぼ
同様である。ここではロウ選択回路の内、前記例と異な
る回路構成部分に限って詳細に説明する。
を選択するロウ（ページ）選択回路の一例である。図１
８は、１ビット当り２カラムのメモリセルを接続する例
（特願平6-218031参照）であるが、ロウ選択回路は、メ
モリセルアレイの構成やメモリセルの種類によらずほぼ
同様である。ここではロウ選択回路の内、前記例と異な
る回路構成部分に限って詳細に説明する。
【００９７】図１７に示すように、外部アドレスＡd0か
らＡd12 で各サブセルアレイ内のロウアドレスを選択す
る。すなわち、Ａd0からＡd12 を用いてＰnx（ｎは０、
１、２、…、８１８９、８１９０、８１９１、ここでｘ
はＡ、Ｂ、Ｃ、Ｄ）を選択する。Ａd0、Ａd1、Ａd2、Ａ
d3は、各ブロック内のＮＡＮＤセルの共通制御ゲートＣ
Ｇ1 からＣＧ16のいずれかを選択する。Ａd4〜Ａd12 は
各サブセルアレイ内のブロック０からブロック５１１を
選択する。
らＡd12 で各サブセルアレイ内のロウアドレスを選択す
る。すなわち、Ａd0からＡd12 を用いてＰnx（ｎは０、
１、２、…、８１８９、８１９０、８１９１、ここでｘ
はＡ、Ｂ、Ｃ、Ｄ）を選択する。Ａd0、Ａd1、Ａd2、Ａ
d3は、各ブロック内のＮＡＮＤセルの共通制御ゲートＣ
Ｇ1 からＣＧ16のいずれかを選択する。Ａd4〜Ａd12 は
各サブセルアレイ内のブロック０からブロック５１１を
選択する。
【００９８】図１７のロウプリデコーダでは、入力した
前記外部アドレスによりＴo 、Ｓp 、Ｕq を選択する。
前記外部アドレスによりＴo 、Ｓp 、Ｕq を選択する。
【００９９】図１８はブロックアドレスデコーダ１と、
アドレスデコーダの出力を受けて、ロウデコーダのトラ
ンスファゲート（例えばＱh21 、Ｑh22 、Ｑh25 ）のゲ
ートに所望の電圧を印加するトランスファーゲートバイ
アス回路２と、ＮＡＮＤセルからなるブロック３と、制
御ゲート電圧（ＶＣＧ1 〜ＶＣＧ6 ）、選択ゲート電圧
（ＶＳＧＤ1,2 、ＶＳＧＳ1,2 ）を制御ゲート（ＣＧ1
〜ＣＧ16）、選択ゲート（ＳＧＤ1,2 、ＳＧＳ1,2 ）に
転送するトランスファゲート回路４とから構成される。
アドレスデコーダの出力を受けて、ロウデコーダのトラ
ンスファゲート（例えばＱh21 、Ｑh22 、Ｑh25 ）のゲ
ートに所望の電圧を印加するトランスファーゲートバイ
アス回路２と、ＮＡＮＤセルからなるブロック３と、制
御ゲート電圧（ＶＣＧ1 〜ＶＣＧ6 ）、選択ゲート電圧
（ＶＳＧＤ1,2 、ＶＳＧＳ1,2 ）を制御ゲート（ＣＧ1
〜ＣＧ16）、選択ゲート（ＳＧＤ1,2 、ＳＧＳ1,2 ）に
転送するトランスファゲート回路４とから構成される。
【０１００】図１８において、ブロックアドレスデコー
ダ１はｐチャネルトランジスタＱp1〜Ｑp4、Ｑp30 、ｎ
チャネルトランジスタＱn1〜Ｑn3、Ｑn30 ヒューズＦ、
インバータＩ1 、Ｉ2 、ＮＯＲゲートＧ1 、Ｇ2 から構
成される。各サブセルアレイはＳＢx （ｘはＡ、Ｂ、
Ｃ、Ｄのいずれか）とＱp30 、Ｑn30 によって選択され
る。すなわち、サブセルアレイＡ、Ｂ、Ｃ、Ｄ内のブロ
ックアドレスデコーダにはそれぞれサブセルアレイ選択
信号ＳＢA 、ＳＢB 、ＳＢC 、ＳＢD が入力される。Ｓ
Ｂx が“Ｌ”のサブセルアレイはＴo 、Ｓp 、Ｕq にか
かわらず、ブロック選択信号ＲＤＥＮＢＢが“Ｌ”の時
にブロックアドレスデコーダの出力Ｎ1 は“Ｌ”となり
非選択状態となる。
ダ１はｐチャネルトランジスタＱp1〜Ｑp4、Ｑp30 、ｎ
チャネルトランジスタＱn1〜Ｑn3、Ｑn30 ヒューズＦ、
インバータＩ1 、Ｉ2 、ＮＯＲゲートＧ1 、Ｇ2 から構
成される。各サブセルアレイはＳＢx （ｘはＡ、Ｂ、
Ｃ、Ｄのいずれか）とＱp30 、Ｑn30 によって選択され
る。すなわち、サブセルアレイＡ、Ｂ、Ｃ、Ｄ内のブロ
ックアドレスデコーダにはそれぞれサブセルアレイ選択
信号ＳＢA 、ＳＢB 、ＳＢC 、ＳＢD が入力される。Ｓ
Ｂx が“Ｌ”のサブセルアレイはＴo 、Ｓp 、Ｕq にか
かわらず、ブロック選択信号ＲＤＥＮＢＢが“Ｌ”の時
にブロックアドレスデコーダの出力Ｎ1 は“Ｌ”となり
非選択状態となる。
【０１０１】このとき副デコーダ活性化反転信号ＲＤＥ
ＮＢＢＤが“Ｌ”なら、信号Φは“Ｈ”となる。その結
果、ＳＧＤ1 、ＳＧＤ2 、ＳＧＳ1 、ＳＧＳ2 は０Ｖに
なり、書き込み、読み出し非選択になる。
ＮＢＢＤが“Ｌ”なら、信号Φは“Ｈ”となる。その結
果、ＳＧＤ1 、ＳＧＤ2 、ＳＧＳ1 、ＳＧＳ2 は０Ｖに
なり、書き込み、読み出し非選択になる。
【０１０２】ＳＢx が“Ｈ”のサブセルアレイは選択状
態になり、サブセルアレイ内でブロック選択信号Ｔo 、
Ｓp 、Ｕq によってブロックが選択される。ヒューズＦ
が切断されている場合、あるいはブロックアドレス信号
Ｔo 、Ｓp 、Ｕq の内１つでも“Ｌ”である場合には、
ＲＤＥＮＢＢが“Ｌ”の時にブロックアドレスデコーダ
の出力Ｎ１は“Ｌ”となってブロックは非選択状態とな
る。
態になり、サブセルアレイ内でブロック選択信号Ｔo 、
Ｓp 、Ｕq によってブロックが選択される。ヒューズＦ
が切断されている場合、あるいはブロックアドレス信号
Ｔo 、Ｓp 、Ｕq の内１つでも“Ｌ”である場合には、
ＲＤＥＮＢＢが“Ｌ”の時にブロックアドレスデコーダ
の出力Ｎ１は“Ｌ”となってブロックは非選択状態とな
る。
【０１０３】一方、ヒューズＦが切断されず、ブロック
アドレス信号Ｔo 、Ｓp 、Ｕq がすべて“Ｈ”の場合に
は、ブロックアドレスデコーダの出力Ｎ１が“Ｈ”とな
り、ブロックが選択される。
アドレス信号Ｔo 、Ｓp 、Ｕq がすべて“Ｈ”の場合に
は、ブロックアドレスデコーダの出力Ｎ１が“Ｈ”とな
り、ブロックが選択される。
【０１０４】図１８では１ビット線を２カラムのメモリ
セルで共有するので、選択ゲートを４本（ＳＧＤ1 、Ｓ
ＧＤ2 、ＳＧＳ1 、ＳＧＳ2 ）有する。図６のように１
カラムのメモリセル当たり１ビット線を有する場合で
も、ブロックアドレスデコーダによるブロックの選択方
法は同様である。
セルで共有するので、選択ゲートを４本（ＳＧＤ1 、Ｓ
ＧＤ2 、ＳＧＳ1 、ＳＧＳ2 ）有する。図６のように１
カラムのメモリセル当たり１ビット線を有する場合で
も、ブロックアドレスデコーダによるブロックの選択方
法は同様である。
【０１０５】ページサイズが２５６バイトの場合には、
例えばＳＢA を“Ｈ”、ＳＢB 、ＳＢC 、ＳＢD を
“Ｌ”にすると、サブセルアレイＡのみが選択される。
また、ページサイズが１０２４バイトの場合には、例え
ばＳＢA 、ＳＢB 、ＳＢC 、ＳＢD をいずれも“Ｈ”に
することにより、すべてのサブアレイ内の同一ブロック
内の同一ページ（例えばＰ1000A 、Ｐ1000B 、
Ｐ1000C 、Ｐ1000D ）が選択される。
例えばＳＢA を“Ｈ”、ＳＢB 、ＳＢC 、ＳＢD を
“Ｌ”にすると、サブセルアレイＡのみが選択される。
また、ページサイズが１０２４バイトの場合には、例え
ばＳＢA 、ＳＢB 、ＳＢC 、ＳＢD をいずれも“Ｈ”に
することにより、すべてのサブアレイ内の同一ブロック
内の同一ページ（例えばＰ1000A 、Ｐ1000B 、
Ｐ1000C 、Ｐ1000D ）が選択される。
【０１０６】上記第４の実施の形態では、複数のサブセ
ルアレイを同時に選択する場合には、同一ブロック内の
同一ページ、例えばＰ1000A 、Ｐ1000B 、Ｐ1000C 、Ｐ
1000 D が選択されるが、異なるページのメモリセルが選
択されてもよい。すなわちＰ1000A 、Ｐ1500B 、Ｐ
1800C 、Ｐ2000D が同時に選択されてもよい。また図１
５のようにＰ1001B 、Ｐ1001C 、Ｐ1001D 、Ｐ1000A が
選択されてもよい。
ルアレイを同時に選択する場合には、同一ブロック内の
同一ページ、例えばＰ1000A 、Ｐ1000B 、Ｐ1000C 、Ｐ
1000 D が選択されるが、異なるページのメモリセルが選
択されてもよい。すなわちＰ1000A 、Ｐ1500B 、Ｐ
1800C 、Ｐ2000D が同時に選択されてもよい。また図１
５のようにＰ1001B 、Ｐ1001C 、Ｐ1001D 、Ｐ1000A が
選択されてもよい。
【０１０７】このように、同時に選択するブロックの組
み合わせ方は大いに任意性を有する。
み合わせ方は大いに任意性を有する。
【０１０８】例えば消去において、サブセルアレイＡ内
のブロック０とブロック１、サブセルアレイＢ内のブロ
ック１００、サブセルアレイＤ内のブロック２５０、ブ
ロック２８０、ブロック４９０を同時に消去してもよ
い。
のブロック０とブロック１、サブセルアレイＢ内のブロ
ック１００、サブセルアレイＤ内のブロック２５０、ブ
ロック２８０、ブロック４９０を同時に消去してもよ
い。
【０１０９】ページサイズが５１２バイトの場合には、
サブセルアレイＡとサブセルアレイＢが同時に選択さ
れ、サブセルアレイＣとサブセルアレイＤが同時に選択
されるようにしてもよい。
サブセルアレイＡとサブセルアレイＢが同時に選択さ
れ、サブセルアレイＣとサブセルアレイＤが同時に選択
されるようにしてもよい。
【０１１０】以上説明したように、ＳＢx （ｘはＡ、
Ｂ、Ｃ、Ｄのいずれか）の選択によってページサイズを
容易に変更することができる。フラッシュメモリのユー
ザが、チップ外部からのコマンドにより前記ＳＢx を制
御できるようにすれば、用途に応じてユーザが自由にペ
ージサイズを変更することができる。
Ｂ、Ｃ、Ｄのいずれか）の選択によってページサイズを
容易に変更することができる。フラッシュメモリのユー
ザが、チップ外部からのコマンドにより前記ＳＢx を制
御できるようにすれば、用途に応じてユーザが自由にペ
ージサイズを変更することができる。
【０１１１】またチップの出荷時にページサイズを固定
するようにしてもよい。すなわちチップ内のヒューズを
切る、又はＡｌ等の金属配線のパターンを変更する等に
より、同時に選択されるサブセルアレイ数（すなわち同
時に“Ｈ”になるＳＢX の数）を決めることができる。
このようにして、種々のページサイズを有するチップを
容易に提供することができる。
するようにしてもよい。すなわちチップ内のヒューズを
切る、又はＡｌ等の金属配線のパターンを変更する等に
より、同時に選択されるサブセルアレイ数（すなわち同
時に“Ｈ”になるＳＢX の数）を決めることができる。
このようにして、種々のページサイズを有するチップを
容易に提供することができる。
【０１１２】なお本発明は上記の実施の形態に限定され
ることはない。以上の説明においては、全てＮＡＮＤ型
メモリセルを用いる場合についてのべたが、ＮＯＲ型、
ＤＩＮＯＲ型、ＡＮＤ型、Virtual Ground型等の、各種
のメモリセルについても同様に実施することができる。
この他マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭについても実
施することができる。
ることはない。以上の説明においては、全てＮＡＮＤ型
メモリセルを用いる場合についてのべたが、ＮＯＲ型、
ＤＩＮＯＲ型、ＡＮＤ型、Virtual Ground型等の、各種
のメモリセルについても同様に実施することができる。
この他マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭについても実
施することができる。
【０１１３】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、ユーザが外部からコマンドを入力することに
より、または出荷の段階で僅かな工程を加えることによ
り、書き込み、読み出し等を同時に行うページサイズを
自由に選択することができるので、複数のサブセルアレ
イを有する標準化された素子を用意すれば、個別のシス
テム設計において、書き込み、読み出し、消去の単位を
用途に応じて最適に定めることができ、最高のシステム
性能を達成することができる。また、世代間の素子の互
換性の点でも有利な結果が得られる。
によれば、ユーザが外部からコマンドを入力することに
より、または出荷の段階で僅かな工程を加えることによ
り、書き込み、読み出し等を同時に行うページサイズを
自由に選択することができるので、複数のサブセルアレ
イを有する標準化された素子を用意すれば、個別のシス
テム設計において、書き込み、読み出し、消去の単位を
用途に応じて最適に定めることができ、最高のシステム
性能を達成することができる。また、世代間の素子の互
換性の点でも有利な結果が得られる。
【図１】本発明に係るメモリの構成を示す図。
【図２】データ回路の一例を示す図。
【図３】データ読み出しのタイミング図。
【図４】データ書き込みのタイミング図。
【図５】書き込みベリファイ動作のタイミング図。
【図６】サブセルアレイＡの構成を示す図。
【図７】ページサイズ２５６バイトの場合の書き込み動
作を示す図。
作を示す図。
【図８】ページサイズ２５６バイトの場合の読み出し動
作を示す図。
作を示す図。
【図９】ページサイズ２５６バイトの場合の消去動作を
示す図。
示す図。
【図１０】ページサイズ１０２４バイトの場合の書き込
み動作を示す図。
み動作を示す図。
【図１１】ページサイズ１０２４バイトの場合の読み出
し動作を示す図。
し動作を示す図。
【図１２】ページサイズ１０２４バイトの場合の消去動
作を示す図。
作を示す図。
【図１３】ページサイズが２５６バイトの場合と、１０
２４バイトの場合の読み出し動作を説明する図。
２４バイトの場合の読み出し動作を説明する図。
【図１４】本発明のデータ構成の一例を示す図。
【図１５】本発明の他のデータ構成の一例を示す図。
【図１６】本発明のサブセルアレイＡのアドレスの一例
を示す図。
を示す図。
【図１７】本発明のロウプリデコーダの一例を示す図。
【図１８】本発明のロウデコーダの一例を示す図。
【図１９】ＮＡＮＤ型ＥＥＰＲＯＭのセル構成を示す平
面図と等価回路図。
面図と等価回路図。
【図２０】ＮＡＮＤ型ＥＥＰＲＯＭのセルの断面図。
【図２１】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ
の等価回路図。
の等価回路図。
【図２２】メモリのブロック図。
１…ブロックアドレスデコーダ ２…トランスファーゲートバイアス回路 ３…２カラム並列に接続されたＮＡＮＤセル ４…トランスファーゲート回路 ５…シリコン基板 ６…素子分離酸化膜 ７…ゲート絶縁膜 ８…ｎ+ 拡散層 ９…浮遊ゲートと制御ゲートを絶縁する酸化膜 １０…ＣＶＤ酸化膜 １１…ビット線 １４…浮遊ゲート １６…選択ゲート Ｍ1 〜Ｍ16、ＭＣ1 …メモリセル ＰＲA1、ＰＲA2…プリチャージ信号 Ｓ1 、Ｓ2 …ドレイン側選択トランジスタ Ｓ3 、Ｓ4 …ソース側選択トランジスタ １４1 〜１４8 …浮遊ゲート １４9 、１４10、１６9 、１６10…ドレイン側とソース
側の選択ゲート １６1 〜１６8 …制御ゲート ０A 〜５１１A …サブセルアレイＡのブロック番号 ０B 〜５１１B …サブセルアレイＢのブロック番号 ０C 〜５１１C …サブセルアレイＣのブロック番号 ０D 〜５１１D …サブセルアレイＤのブロック番号 ＲＤA 、ＲＤB 、ＲＤC 、ＲＤD …サブセルアレイＡ、
Ｂ、Ｃ、Ｄのロウデコーダ ＳＡA 、ＳＡB 、ＳＡC 、ＳＡD …サブセルアレイＡ、
Ｂ、Ｃ、Ｄのデータ回路 ＳＡ2 …センスアンプ回路 １Ａ、１Ｂ…メモリセルとダミーセル ΦP 、ΦN …ＣＭＯＳフリップフロップの活性化信号 ΦE …ＣＭＯＳフリップフロップのイコライズ信号 ＣＳＬ2 …カラム選択信号 ＰＲA1、ＰＲB1…プリチャージ信号 ＶA1、ＶB1…プリチャージ電圧 ＳＳ2 、ＳA 、ＳB …センスアンプとビット線の接続信
号 ＶＲＦＹA 、ＶＲＦＹB …ベリファイ信号 ＶrA、ＶrB…ベリファイ電圧 ＣＧ1A〜ＣＧ8A…サブセルアレイＡの制御ゲート ＳＧ1A、ＳＧ2A…サブセルアレイＡの選択ゲート ＣＧ1 〜ＣＧ16…制御ゲート ＳＧＤ1 、ＳＧＤ2 、ＳＧ1 …ドレイン側選択ゲート ＳＧＳ1 、ＳＧＳ2 、ＳＧ2 …ソース側選択ゲート ＶＳＧＤ1 、ＶＳＧＤ2 …ドレイン側選択ゲートの電圧 ＶＳＧＳ1 、ＶＳＧＳ2 …ソース側選択ゲートの電圧 ＶＣＧ1 〜ＶＣＧ16…制御ゲートの電圧 ＣＧ1A〜ＣＧ8A…ブロック１Ａ内のページを構成する制
御ゲート線 ＢＬ、ＢＬ0 〜ＢＬ63…ビット線 ＢＬ0Z…ダミービット線 ＢＬ0A〜ＢＬ63A …サブセルアレイＡ内のビット線 Ａ0 〜Ａ1023…先頭アドレスから１０２４バイトまでの
データ Ｐ0A〜Ｐ8191A …サブセルアレイＡ内のロウ（ページ）
アドレス Ｃ0 〜Ｃ255 …サブセルアレイＡ内のカラムアドレス Ａd0〜Ａd3…ＮＡＮＤアドレス Ａd4〜Ａd12 …ブロックアドレス Ｔ0 、Ｓp 、Ｕq …ロウプリデコーダの出力 Ｑ31〜Ｑ44…トランジスタ Ｑp1〜Ｑp4、Ｑp30 …ｐチャネルトランジスタ Ｑn1〜Ｑn3、Ｑn30 …ｎチャネルトランジスタ Ｑh21 、Ｑh22 、Ｑh25 等… 耐圧トランジスタ Ｆ…ヒューズ Ｉ1 、Ｉ2 …インバータ Ｇ1 、Ｇ2 …ＮＯＲゲート ＳＢx （x=A,B,C,D)…サブセルアレイの選択信号 ＲＤＥＮＢＢ…ブロック選択信号 ＲＤＥＮＢＢＤ…副デコーダ活性化反転信号
側の選択ゲート １６1 〜１６8 …制御ゲート ０A 〜５１１A …サブセルアレイＡのブロック番号 ０B 〜５１１B …サブセルアレイＢのブロック番号 ０C 〜５１１C …サブセルアレイＣのブロック番号 ０D 〜５１１D …サブセルアレイＤのブロック番号 ＲＤA 、ＲＤB 、ＲＤC 、ＲＤD …サブセルアレイＡ、
Ｂ、Ｃ、Ｄのロウデコーダ ＳＡA 、ＳＡB 、ＳＡC 、ＳＡD …サブセルアレイＡ、
Ｂ、Ｃ、Ｄのデータ回路 ＳＡ2 …センスアンプ回路 １Ａ、１Ｂ…メモリセルとダミーセル ΦP 、ΦN …ＣＭＯＳフリップフロップの活性化信号 ΦE …ＣＭＯＳフリップフロップのイコライズ信号 ＣＳＬ2 …カラム選択信号 ＰＲA1、ＰＲB1…プリチャージ信号 ＶA1、ＶB1…プリチャージ電圧 ＳＳ2 、ＳA 、ＳB …センスアンプとビット線の接続信
号 ＶＲＦＹA 、ＶＲＦＹB …ベリファイ信号 ＶrA、ＶrB…ベリファイ電圧 ＣＧ1A〜ＣＧ8A…サブセルアレイＡの制御ゲート ＳＧ1A、ＳＧ2A…サブセルアレイＡの選択ゲート ＣＧ1 〜ＣＧ16…制御ゲート ＳＧＤ1 、ＳＧＤ2 、ＳＧ1 …ドレイン側選択ゲート ＳＧＳ1 、ＳＧＳ2 、ＳＧ2 …ソース側選択ゲート ＶＳＧＤ1 、ＶＳＧＤ2 …ドレイン側選択ゲートの電圧 ＶＳＧＳ1 、ＶＳＧＳ2 …ソース側選択ゲートの電圧 ＶＣＧ1 〜ＶＣＧ16…制御ゲートの電圧 ＣＧ1A〜ＣＧ8A…ブロック１Ａ内のページを構成する制
御ゲート線 ＢＬ、ＢＬ0 〜ＢＬ63…ビット線 ＢＬ0Z…ダミービット線 ＢＬ0A〜ＢＬ63A …サブセルアレイＡ内のビット線 Ａ0 〜Ａ1023…先頭アドレスから１０２４バイトまでの
データ Ｐ0A〜Ｐ8191A …サブセルアレイＡ内のロウ（ページ）
アドレス Ｃ0 〜Ｃ255 …サブセルアレイＡ内のカラムアドレス Ａd0〜Ａd3…ＮＡＮＤアドレス Ａd4〜Ａd12 …ブロックアドレス Ｔ0 、Ｓp 、Ｕq …ロウプリデコーダの出力 Ｑ31〜Ｑ44…トランジスタ Ｑp1〜Ｑp4、Ｑp30 …ｐチャネルトランジスタ Ｑn1〜Ｑn3、Ｑn30 …ｎチャネルトランジスタ Ｑh21 、Ｑh22 、Ｑh25 等… 耐圧トランジスタ Ｆ…ヒューズ Ｉ1 、Ｉ2 …インバータ Ｇ1 、Ｇ2 …ＮＯＲゲート ＳＢx （x=A,B,C,D)…サブセルアレイの選択信号 ＲＤＥＮＢＢ…ブロック選択信号 ＲＤＥＮＢＢＤ…副デコーダ活性化反転信号
Claims (8)
- 【請求項１】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、を有する半導体記憶装置において、 読み出しあるいは書き込みに際して同時に選択されるメ
モリセルページの数が可変であり、かつ各メモリセルペ
ージはそれぞれ異なるワード線を共有するメモリセルを
含むことを特徴とする半導体記憶装置。 - 【請求項２】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 読み出しあるいは書き込みに際して複数のモードを選択
する手段と、を有する半導体記憶装置において、 前記複数のモードは、Ｎ1 個（Ｎ1 は自然数）のメモリ
セルページが読み出しあるいは書き込みに際して同時に
選択される第１のモードと、 Ｎ2 個（Ｎ2 はＮ1 と異なる自然数）のメモリセルペー
ジが読み出しあるいは書き込みに際して同時に選択され
る第２のモードと、 Ｎi 個（Ｎi は自然数）のメモリセルページが読み出し
あるいは書き込みに際して同時に選択される第ｉのモー
ド（ｉは２以上の自然数）とからなり、 かつ同時に選択される各メモリセルページはそれぞれ異
なるワード線を共有するメモリセルを含むことを特徴と
する半導体記憶装置。 - 【請求項３】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 読み出しあるいは書き込みに際して複数のモードを選択
する手段と、を有する半導体記憶装置において、 前記複数のモードは、Ｎ1 個（Ｎ1 は自然数）のメモリ
セルページが読み出しあるいは書き込みに際して同時に
選択される第１のモードと、 Ｎ2 個（Ｎ2 はＮ1 と異なる自然数）のメモリセルペー
ジが読み出しあるいは書き込みに際して同時に選択され
る第２のモードと、 Ｎi 個（Ｎi は自然数）のメモリセルページが読み出し
あるいは書き込みに際して同時に選択される第ｉのモー
ド（ｉは２以上の自然数）とからなり、 前記複数のモードを選択するに当り、第ｋのモード（ｋ
はｉ以下の自然数）と第ｍのモード（ｍはｋと異なるｉ
以下の自然数）とで、それぞれ互いに構成単位の異なる
第ｋのメモリセル群及び第ｍのメモリセル群が１チップ
内で形成され、かつ同時に選択される各メモリセルペー
ジはそれぞれ異なるワード線を共有するメモリセルを含
むことを特徴とする半導体記憶装置。 - 【請求項４】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 メモリセルとデータの授受を行うビット線と、 ビット線に接続し、メモリセルの書き込みデータあるい
は読み出しデータを保持するデータ回路と、を有する半
導体記憶装置において、 それぞれメモリセルとワード線とビット線とデータ回路
とを互いに異にする複数のサブセルアレイが形成されて
おり、 読み出しあるいは書き込みに際して、同時に選択される
サブセルアレイの数が可変であることを特徴とする半導
体記憶装置。 - 【請求項５】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 メモリセルとデータの授受を行うビット線と、 ビット線に接続し、メモリセルの書き込みデータあるい
は読み出しデータを保持するデータ回路と、 複数の書き込みモードを選択する手段と、を有する半導
体記憶装置において、 それぞれメモリセルとワード線とビット線とデータ回路
とを互いに異にする複数のサブセルアレイが形成されて
おり、 第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサブセ
ルアレイは、第ｊの書き込みモードで選択された第ｋの
サブセルアレイ、 第ｊ・ｋのデータ回路は前記第ｋのサブセルアレイに属
するデータ回路としたとき、 前記複数の書き込みモードは、第１・１のサブセルアレ
イ内の第１・１のデータ回路に書き込みデータを入力し
た後に、該データ回路のデータをもとに、第１・１のサ
ブセルアレイ内のメモリセルに書き込みを行う第１の書
き込みモードと、 第２・１のサブセルアレイ内の第２・１のデータ回路及
び第２・２のサブセルアレイ内の第２・２のデータ回路
に書き込みデータを入力した後に、該データ回路のデー
タをもとに、第２・１のサブセルアレイ内のメモリセル
及び第２・２のサブセルアレイのメモリセルに書き込み
を行う第２の書き込みモードと、 第ｍ・１から第ｍ・ｍのサブセルアレイ内の第ｍ・１か
ら第ｍ・ｍのデータ回路に書き込みデータを入力した後
に、該データ回路のデータをもとに、第ｍ・１から第ｍ
・ｍのサブセルアレイ内のメモリセルに書き込みを行う
第ｍの書き込みモード（ｍは２以上の自然数）とからな
ることを特徴とする半導体記憶装置。 - 【請求項６】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 メモリセルとデータの授受を行うビット線と、 ビット線に接続し、メモリセルの書き込みデータあるい
は読み出しデータを保持するデータ回路と、 複数の読み出しモードを選択する手段と、を有する半導
体記憶装置において、 それぞれメモリセルとワード線とビット線とデータ回路
とを互いに異にする複数のサブセルアレイが形成されて
おり、 第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサブセ
ルアレイは、第ｊの読み出しモードで選択された第ｋの
サブセルアレイ、 第ｊ・ｋのデータ回路は前記第ｋのサブセルアレイに属
するデータ回路としたとき、 前記複数の読み出しモードは第１・１のサブセルアレイ
内のメモリセルのデータを第１・１のデータ回路に読み
出した後に、該データ回路のデータをチップ外部に出力
する第１の読み出しモードと、 第２・１及び第２・２のサブセルアレイ内のメモリセル
のデータを第２・１及び第２・２のデータ回路に読み出
した後に、該データ回路のデータをチップ外部に出力す
る第２の読み出しモードと、 第ｍ・１から第ｍ・ｍのサブセルアレイ内のメモリセル
のデータを第ｍ・１から第ｍ・ｍのデータ回路に読み出
した後に、該データ回路のデータをチップ外部に出力す
る第ｍの読み出しモード（ｍは２以上の自然数）とから
なることを特徴とする半導体記憶装置。 - 【請求項７】 電気的書き替え可能なメモリセルがマト
リックス状に配置されたメモリセルアレイと、 メモリセルのゲート電極でありメモリセルの選択信号線
となるワード線と、 メモリセルとデータの授受を行うビット線と、 ビット線に接続し、メモリセルの書き込みデータあるい
は読み出しデータを保持するデータ回路と、を有する半
導体記憶装置において、 それぞれメモリセルとワード線とビット線とデータ回路
とを互いに異にする複数のサブセルアレイが形成されて
おり、 第ｊ・ｋ（ｊ、ｋは１以上の自然数でｊ≧ｋ）のサブセ
ルアレイは、第ｊの書き込みモードで選択された第ｋの
サブセルアレイ、 第ｊ・ｋのデータ回路は前記第ｋのサブセルアレイに属
するデータ回路としたとき、 第１の書き込みデータは第１・１のサブセルアレイ内の
第１・１のデータ回路に書き込みデータを入力した後
に、該データ回路のデータをもとに、第１・１のサブセ
ルアレイ内のメモリセルに書き込みが行われ、 第２の書き込みデータは第２・１のサブセルアレイ内の
第２・１のデータ回路及び第２・２のサブセルアレイ内
の第２・２のデータ回路に書き込みデータを入力した後
に、該データ回路のデータをもとに、第２・１のサブセ
ルアレイ内のメモリセル及び第２・２のサブセルアレイ
のメモリセルに書き込みが行われ、 第ｎの書き込みデータ（ｎは２以上の自然数）は第ｎ・
１から第ｎ・ｎのサブセルアレイ内の第ｎ・１から第ｎ
・ｎのデータ回路に書き込みデータを入力した後に、該
データ回路のデータをもとに、第ｎ・１から第ｎ・ｎの
サブセルアレイ内のメモリセルに書き込みが行われ、 互いに構成単位の異なる第ｋの書き込みデータ（ｋはｉ
以下の自然数）及び第ｍの書き込みデータ（ｍはｋと異
なるｉ以下の自然数）が１チップ内に記憶されることを
特徴とする半導体記憶装置。 - 【請求項８】 前記複数のモードは、チップ外部から入
力するコマンドにより選択されるものであることを特徴
とする請求項２、５及び６のいずれか１つに記載の半導
体記憶装置。
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