KR101658619B1 - 반도체 메모리 장치의 소거 방법 - Google Patents

반도체 메모리 장치의 소거 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 방법은, 반도체 메모리 제조시의 테스트 동작에서 얻어진 프로그램 간섭 결과를 기초로 하여 복수개의 워드라인을 적어도 두 개의 그룹으로 그룹핑하는 단계; 소거 동작을 위해 선택된 메모리 블록의 모든 워드라인에 접지전압을 인가하고, 소거 전압을 인가하여 소거를 실시하는 단계; 및 상기 소거 전압이 인가되는 동안, 설정된 시간 이후에 상기 두 개 이상의 그룹 중 하나의 그룹의 워드라인에 양의 전압을 인가하는 전압 인가 단계를 포함한다.

Description

반도체 메모리 장치의 소거 방법{Method of erasing a semiconductor memory device}
본 발명은 반도체 메모리 장치의 소거방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(Power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 불휘발성 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 불휘발성 메모리 소자는 복수개의 스트링들로 이루어진 메모리 셀 어레이(memory cell array)를 포함한다. 하나의 스트링은 직렬로 연결된 복수의 메모리 셀들을 포함한다.
메모리 셀은 반도체 기판 상에 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 게이트와, 게이트 양측부의 반도체 기판위에 형성된 접합 영역으로 이루어진다. 프로그램 동작 동안에는 플로팅 게이트로 핫 전자(Hot electron)가 주입됨에 따라 프로그램된다. 소거동작 동안에는 플로팅 게이트에 주입된 전자가 F-N 터널링에 의해 방전됨에 따라 소거된다.
도 1은 불휘발성 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
불휘발성 소자의 단위 스트링은 드레인 선택 라인(Drain Select Line; DSL)과 소오스 선택 라인(Source Select Line; SSL) 사이에 제 0 네지 제 31 워드라인(WL0 내지 WL31)에 연결되는 메모리 셀들로 구성된다.
이러한 단위 스트링 구조를 갖는 불휘발성 메모리 소자는 프로그램 동작을 할 때, 선택된 워드라인에는 프로그램전압(Vpgm)을 인가하고, 나머지 워드라인들에는 패스전압(Vpass)이 인가된다.
도 1에는 제 29 워드라인(WL29)이 프로그램을 위해 선택된 경우의 인가모습을 나타낸 것이다. 제 29 워드라인(WL29)에는 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인들에는 패스전압(Vpass)이 인가된다.
이때 프로그램 전압(Vpgm)은 선택된 메모리 셀뿐만 아니라 동일한 워드라인을 따라 배열된 다른 셀 스트링들에 연결되는 메모리 셀들에도 인가되어 동일 워드라인에 연결된 비선택 메모리 셀이 프로그램될 수 있다. 이러한 현상을 프로그램 디스터브(program disturb)라 한다.
프로그램 디스터브를 방지하기 위하여 비선택 메모리 셀이 연결되는 비트라인을 Vcc-Vth(Vcc는 전원전압, Vth는 드레인 선택 트랜지스터의 문턱전압) 레벨로 차지시켜 프로그램이 수행되는 동안 셀 스트링의 채널 전압(Vch)을 부스팅(boosting)시켜 비선택된 메모리 셀이 프로그램되는 현상을 방지한다.
이때 채널 부스팅 레벨이 낮으면 FN 터널링성 프로그램 디스터번스가 발생할 수 있고, 채널 부스팅 레벨이 높으면 핫 전자 주입(Hot Electron injection)에 의한 프로그램 디스터번스가 발생될 수 있다. 따라서 적절한 채널 부스팅을 위해 워드라인에 인가되는 패스전압(Vpass)을 조절하는 방법을 사용할 수 있다.
또한 선택된 메모리 셀의 주변에 메모리 셀들의 문턱전압 레벨에 따라 채널 부스팅이 방해를 받을 수 있다. 이를 해결하기 위해 적용되는 기술로 소거 영역 셀프 부스팅(Erase Area Self Boosting) 방식을 사용한다.
도 2는 소거셀로 인해 발생되는 프로그램 디스터번스를 설명하기 위해 프로그램 금지되는 셀 스트링의 전압 인가에 따른 채널 부스팅 발생 상태를 나타낸 도면이다.
도 2를 참조하면, 상기 도 1과 동일한 구조의 셀 스트링에서 제 29 워드라인(WL29)은 프로그램을 위해 선택된다. 따라서 제 29 워드라인(WL29)에는 프로그램 전압(Vpgm)이 인가된다.
그리고 프로그램 금지를 위한 채널 부스팅을 위하여 제 25 워드라인(WL25)에는 제 3 패스전압(Vpass3)을 인가하고, 제 26 워드라인(WL26)에는 제 2 패스전압(Vpass2)을 인가한다. 나머지 워드라인들에는 제 1 패스전압(Vpass1)을 인가한다.
제 1 패스전압(Vpass1)은 8V 이고, 제 2 패스전압(Vpass2)은 5V이며, 제 3 패스전압(Vpass3)은 3V로 인가하였다.
상기한 워드라인 전압에 의하여 도 3에 나타난 바와 같이 셀 스트링에 제 1 내지 제 3 채널(CH1 내지 CH3)이 형성된다.
그리고 제 2 채널(CH2)의 채널 전압이 부스팅되어 제 29 워드라인(WL29)에 연결된 제 29 메모리 셀(C29)은 프로그램 금지될 수 있다.
프로그램 동작시에 도 3과 같이 워드라인 전압을 인가하는 경우에는 주변의 메모리 셀들의 프로그램 상태가 채널 부스팅에 큰 영향을 미친다.
예를 들어, 제 25 메모리 셀(C25)이 프로그램되지 않은 소거셀이 경우를 가정하자.
제 25 메모리 셀(C25)에 게이트, 즉 제 25 워드라인(WL25)에는 제 3 패스전압(Vpass3)이 인가된다. 정상적인 동작을 위해서는 제 25 메모리 셀(C25)이 턴 오프되어야 제 2 채널(CH2)의 전압이 충분히 부스팅될 수 있다.
상기 제 25 메모리 셀(C25)은 소거 상태인 셀이다. 채널 전압이 부스팅을 통해서 상승됨에 따라 제 25 메모리 셀(C25)이 턴 오프된다. 따라서 제 1 및 제 2 채널(CH1, CH2)이 나뉘고 제 2 채널(CH2)이 상승되어 제 29 메모리 셀(C29)의 프로그램이 금지된다.
이때, 상기 제 25 메모리 셀(C25)이 0V 이하로 과도하게 소거된 상태인 경우에는 채널 부스팅 과정에서 턴 오프가 되지 않고, 턴온으로 유지되는 경우가 생긴다.
제 25 메모리 셀(C25)이 턴온이 되면, 제 2 채널(CH2)에 차지 쉐어링이 발생된다. 제 2 채널(CH2)의 전압이 차지 쉐어링에 의해 낮아지면, 충분한 부스팅 효과가 나타나지 않는다. 즉 제 29 메모리 셀(C29)이 프로그램될 수 있다.
따라서 메모리 셀들을 소거 할 때, 0V 이하로 너무 과도하게 소거되지 않게 컨트롤할 필요가 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치에서는 메모리 셀을 소거할 때, 메모리 셀의 문턱전압이 0V 이하로 과도하게 낮아지지 않도록 하기 위한 소거 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 방법은,
반도체 메모리 제조시의 테스트 동작에서 얻어진 프로그램 간섭 결과를 기초로 하여 복수개의 워드라인을 적어도 두 개의 그룹으로 그룹핑하는 단계; 소거 동작을 위해 선택된 메모리 블록의 모든 워드라인에 접지전압을 인가하고, 소거 전압을 인가하여 소거를 실시하는 단계; 및 상기 소거 전압이 인가되는 동안, 설정된 시간 이후에 상기 두 개 이상의 그룹 중 하나의 그룹의 워드라인에 양의 전압을 인가하는 전압 인가 단계를 포함한다.
상기 그룹들 중, 상기 프로그램 간섭을 더 많이 받는 것으로 판단되는 그룹의 워드라인에 양의 전압을 더 먼저 인가하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법은,
반도체 메모리 제조시의 테스트 동작에서 얻어진 프로그램 간섭 결과를 기초로 하여 복수개의 워드라인을 적어도 세 개의 그룹으로 그룹핑하는 단계; 소거 동작을 위해 선택된 메모리 블록의 모든 워드라인에 접지전압을 인가하고, 소거 전압을 인가하여 소거를 실시하는 단계; 및 상기 소거 전압이 인가되는 동안, 설정된 시간 이후에 상기 세 개 이상의 그룹 중 두 개의 그룹의 워드라인에 각각 제 1 및 제 2 양의 전압을 인가하거나, 상기 두 개의 그룹의 워드라인에 각각 서로 다른 시간이 지난 후 같은 크기의 양의 전압을 인가 단계를 포함한다.
상기 전압 인가 단계에 있어서, 상기 소거 전압이 인가되는 동안, 설정된 제1 시간 이후에 상기 세 개의 그룹중 하나의 그룹의 워드라인에 제 1 양의 전압을 인가하고, 다른 하나의 그룹의 워드라인에 제 2 양의 전압을 인가하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법은,
반도체 메모리 장치의 메모리 블록에 포함된 복수개의 워드라인을 복수개의 워드라인 그룹으로 나누는 단계; 상기 메모리 블록에 대한 소거를 수행하는 단계; 상기 소거가 완료된 후, 모든 워드라인에 설정된 제 1 횟수의 프로그램 펄스에 따른 프로그램 전압을 인가하는 제 1 포스트 프로그램 단계; 및 상기 복수개의 워드라인 그룹 중 어느 하나의 워드라인 그룹에 설정된 제 2 횟수의 프로그램 펄스를 더 인가하여 프로그램 전압을 인가하는 제 2 포스트 프로그램 단계를 포함한다.
상기 제 1 및 제 2 포스트 프로그램 단계에 있어서, 상기 제 1 및 제 2 워드라인에 연결된 메모리 셀들 중 문턱전압이 0V 이상이 되는 메모리 셀이 적어도 하나 발생되면 상기 포스트 프로그램을 중단하는 것을 특징으로 한다.
상기 제 2 포스트 프로그램 단계 이후에, 상기 설정된 제 2 횟수의 프로그램 펄스를 인가하는 워드라인 그룹을 제외한 나머지 워드라인 그룹들 중 또 다른 워드라인 그룹에 제 3 횟수의 프로그램 펄스를 더 인가하는 제 3 포스트 프로그램 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 소거 방법은, 소거셀의 문턱전압이 0V 이하로 과도하게 낮아지지 않도록 할 수 있다. 이에 따라 프로그램시에 소거셀의 문턱전압이 지나치게 낮아서 발생될 수 있는 디스터번스 영향을 줄일 수 있다.
도 1은 불휘발성 메모리 소자의 단위 스트링의 단면도를 나타낸 것이다.
도 2는 소거셀로 인해 발생되는 프로그램 디스터번스를 설명하기 위해 프로그램 금지되는 셀 스트링의 전압 인가에 따른 채널 부스팅 발생 상태를 나타낸 도면이다.
도 3은 본 발명의 실시 예를 설명하기 위한 반도체 메모리 장치의 메모리 블록에 포함되는 셀 스트링의 구조를 나타낸다.
도 4는 도 3과 다른 셀 스트링의 구조를 나타낸다.
도 5a 내지 도 5c는 본 발명의 제 1 실시 예에 따른 소거 방법을 설명하기 위한 타이밍도이다.
도 6a 및 도 6b는 본 발명의 제 2 실시 예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예를 설명하기 위한 반도체 메모리 장치의 메모리 블록에 포함되는 셀 스트링의 구조를 나타낸다.
반도체 메모리 장치의 메모리 셀 어레이는 복수개의 메모리 블록(미도시)을 포함하는데, 각각의 메모리 블록은 복수개의 셀 스트링을 포함한다. 도 4는 각각의 메모리 블록에 포함되는 셀 스트링을 나타낸 것이다. 특히, 이븐 비트라인(BLe)과 오드 비트라인(BLo)에 연결되는 셀 스트링을 나타낸다.
각각의 셀 스트링은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor)의 사이에 제 0 내지 제 31 메모리 셀(C0 내지 C31)이 직렬로 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 제 0 내지 제 31 워드라인(WL0 내지 WL31)이 각각 연결되고, 드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(DSL; Drain Select Line)이 연결된다.
그리고 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line)이 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(BLe 또는 BLo)에 연결되고, 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(SL; Source Line)에 연결된다.
일반적으로 이븐 비트라인(BLe)과 오드 비트라인(BLo)은 동일한 페이지 버퍼(미도시)에 연결되고, 이븐 비트라인(BLe)또는 오드 비트라인(BLo)중 어느 하나에 연결된 셀 스트링이 프로그램을 위해 선택될 때, 나머지 비트라인(BLe)에 연결된 셀 스트링은 프로그램 금지된다.
도 4는 도 3과 다른 셀 스트링의 구조를 나타낸다.
도 4에서 도 3과 동일한 회로는 동일한 도면 부호로 나타내었다.
도 4를 참조하면, 드레인 선택 트랜지스터(DST)와 제 31 메모리 셀(C31)의 사이에 드레인 더미 셀(DDC)이 연결되고, 소오스 선택 트랜지스터(SST)와 제 0 메모리 셀(C0)의 사이에 소오스 더미 셀(SDC)이 연결된다.
드레인 더미 셀(DDC)의 게이트에는 드레인 더미 워드라인(DPWL)이 연결되고, 소오스 더미 셀(SDC)의 게이트에는 소오스 더미 워드라인(SPWL)이 연결된다.
드레인 더미 셀(DDC)과 소오스 더미 셀(SDC)은 제 0 내지 제 31 메모리 셀(C0 내지 C31)과 동일한 구조를 갖는 셀이지만, 데이터 저장을 위해 사용하지 않는다.
반도체 메모리 장치는 도 3 및 도 4와 같은 셀 스트링들을 포함하는 메모리 블록 단위로 소거(Erase) 동작을 수행한다.
일반적으로는 모든 워드라인에 0V를 인가한 상태에서 메모리 블록의 웰에 소거 전압을 인가함으로써 메모리 셀에 저장된 데이터를 소거한다.
이에 따라 메모리 셀의 문턱전압은 0V 이하로 변경된다. 메모리 셀의 문턱전압을 0V 이하로 변경하는 과정을 소거라고 한다.
이러한 소거 동작에서 메모리 셀의 문턱전압이 0V의 이하로 변경되면서도, 0V의 가까이에 있는 것이 이후의 프로그램 동작을 위해서 가장 바람직하다.
따라서 소거 동작에서 메모리 셀의 문턱전압이 0V 보다 지나치게 낮아지지 않게 할 필요가 있다.
본 발명의 제 1 실시 예에서는 메모리 블록의 워드라인들을 복수개의 그룹으로 나누고, 메모리 블록을 소거할 때 각 그룹별로 플로팅을 시키거나, 낮은 전압을 인가하는 방법을 사용하여 메모리 셀이 과소거되지 않게 하는 방법을 사용한다.
다음의 표 1은 메모리 블록의 워드라인들을 그룹으로 나눈 예를 나타낸다.
Figure 112010027225283-pat00001
표 1을 참조하면, 메모리 블록의 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 그룹으로 나눈 4가지 경우(Case1 내지 Case 4)를 각각 나타낸다.
4가지 경우(Case 1 내지 Case 4)와 같이 워드라인을 그룹화 하는 방법에서의 공통점은 드레인 선택 트랜지스터(DST)에 근접한 워드라인들을 여러 개의 그룹으로 구분한다는 점이다.
첫 번째 경우(Case 1)에는 드레인 선택 트랜지스터(DST)에 인접한 제 31 워드라인(WL31)을 제외한 제 22 내지 제 30 워드라인(WL22 내지 WL30)을 하나의 그룹으로 구분하고(제 2 그룹; 1-B), 나머지 워드라인들을 다른 그룹(제 1 그룹; 1-A)으로 나누었다.
두 번째 경우(Case 2)에는 제 22 내지 제 26 워드라인(WL22 내지 WL26)과, 제 27 내지 제 30 워드라인(WL27 내지 WL30)을 서로 다른 그룹으로 나누고(제 2 그룹; 2-B, 제 3 그룹; 2-C), 나머지 워드라인들을 또 다른 그룹(제 1 그룹; 2-A)으로 나누었다.
세 번째 경우(Case 3)에는 제 22 내지 제 24 워드라인(WL22 내지 WL24)의 그룹(제 2 그룹; 3-B)과, 제 25 내지 제 27 워드라인(WL25 내지 WL27)의 그룹(제 3 그룹; 3-C), 제 28 내지 제 30 워드라인(WL28 내지 WL30)의 그룹(제 4 그룹; 3-D), 그리고 나머지 워드라인의 그룹(제 1 그룹; 3-A)으로 나누었다.
마지막으로 네 번째 경우(Case 4)에는 제 22 내지 제 24 워드라인(WL22 내지 WL24)의 그룹(제 2 그룹; 4-B), 제 25 및 제 26 워드라인(WL25, WL26)의 그룹(제 3 그룹; 4-C), 제 27 및 제 28 워드라인(WL27, WL28)의 그룹(제 4 그룹; 4-D), 제 29 및 제 30 워드라인(WL29, WL30)의 그룹(제 5 그룹; 4-E) 및 나머지 워드라인의 그룹(제 1 그룹; 4-A)으로 나누었다.
상기의 각 경우에 그룹으로 나누는 것은, 각각의 메모리 칩 별로 테스트를 통해서 소거 상태일 때의 문턱전압이 디스터번스를 일으키는 요인으로 크게 작용하는 워드라인을 구분하고, 이를 기초하여 그룹으로 나누는 과정이 필요하다.
상기의 워드라인의 디스터번스 영향에 대한 테스트는 이미 웨이퍼 테스트를 통해 실시되고 있는 과정이므로 상세한 설명을 생략한다. 그리고 테스트를 통해 소거셀의 문턱전압이 지나치게 낮은 경우, 프로그램을 실시할 때 디스터번스 영향을 가장 크게 주는 워드라인들을 고려하여 워드라인을 그룹화 한다. 또한 디스터번스로 인한 영향이 클수록, 세부적으로 그룹을 더 많이 나눌 수 있다.
표 1과 같이 다양한 방식으로 워드라인들을 그룹화하고, 메모리 블록을 소거할 때, 여러 개의 그룹들 중에서 하나 이상의 그룹에 낮은 전압을 인가함으로써 소거 속도를 저하시킴으로써 메모리 셀의 문턱전압을 조절할 수 있다.
도 5a 내지 도 5c는 본 발명의 제 1 실시 예에 따른 소거 방법을 설명하기 위한 타이밍도이다.
도 5a는 표 1의 첫 번째 경우(Case1)로 워드라인 그룹을 나누었을 경우, 소거 동작을 할 때 워드라인에 인가하는 전압을 나타내고, 도 5b는 표1의 두 번째 경우(Case2)로 워드라인 그룹을 나누었을 경우, 소거 동작을 할 때 워드라인에 인가하는 전압을 나타내고, 도 5c는 표1의 세 번째 경우(Case3)로 워드라인 그룹을 나누었을 경우, 소거 동작을 할 때 워드라인에 인가하는 전압을 나타낸다.
도 5a를 참조하면, 표 1의 첫 번째 경우(Case1)와 같이 워드라인 그룹을 나누었을 때, 소거 동작을 위해서 처음에 모든 워드라인들과, 메모리 블록의 웰(P-well)에 0V를 인가한다. 그리고 모든 워드라인들에 0V를 인가한 상태에서 웰(P-well)에 전압을 상승시켜 소거 전압(Verase)을 인가한다.
그리고 일정 시간(T) 이후에 제 2 그룹(1-B)의 워드라인에 전압(Vwl)을 인가한다. 상기 전압(Vwl)은 7V 이상의 전압으로 웰(P-well)에 인가되는 소거 전압에 의해 메모리 셀이 소거되지 않게 하는 크기로 결정된다.
상기의 전압(Vwl)이 인가됨에 따라 제 2 그룹(1-B)에 대한 소거가 중단된다. 따라서 제 2 그룹(1-B)의 워드라인에 연결된 메모리 셀들의 문턱전압이 과도하게 낮아지는 것을 방지할 수 있다. 상기 시간(T)은 디스터번스의 영향을 받는 워드라인들의 특성에 따라 변경하여 설정할 수 있다.
도 5b는 상기 표1의 두 번째 경우(Case2)와 같이 워드라인 그룹을 나누었을 때의 소거 동작시에 워드라인 전압을 나타낸다. 특히 제 3 그룹(2-C)이 제 2 그룹(2-B)보다 디스터번스의 영향을 더 많이 준다고 가정한다.
소거 동작이 시작되면, 최초에는 모든 워드라인에 0V를 인가하고, 소거 전압이 인가되기 시작한 후, 제 1 시간(T1) 이후에 제 3 그룹(2-C)에 전압(Vwl)을 인가한다.
그리고 제 2 시간(T2) 이후에 제 2 그룹(2-B)에 전압(Vwl)을 인가한다. 이에 따라 제 3그룹(2-C)이 제 2 그룹(2-B)보다 덜 소거될 수 있다. 그리고 제 1 그룹(2-A)이 가장 소거가 많이 된다.
표 1의 세 번째 경우(Case3)에는 도 5c와 같이 워드라인 전압을 변경할 수 있다. 이때 세 번째 경우(Case3)의 제 3 그룹(3-C)이 가장 디스터번스의 영향을 주고, 제 2 그룹(3-B)이 제 3 그룹(3-C)의 다음으로 디스터번스의 영향을 많이 준다. 그리고 제 4 그룹(3-D)은 제 2 및 제 3 그룹(3-B, 3-D)에 비해 디스터번스의 영향을 가장 적게 준다고 가정한다.
소거 동작을 시작할 때 모든 워드라인에는 0V가 인가된다. 그리고 웰(P-well)에 소거전압(Verase)이 인가된다.
제 1 시간(T1)이후에 제 3 그룹(3-C)의 워드라인에 전압(Vwl)이 인가된다. 그리고 제 2 시간(T2)이후에 제 2 그룹(3-B)의 워드라인에 전압(Vwl)이 인가된다. 마지막으로 제 3 시간(T3)이후에 제 4 그룹(3-D)의 워드라인에 전압(Vwl)이 인가된다.
도 5a 내지 도 5c와 같은 소거 동작에 의해서, 소거셀의 문턱전압에 따른 디스터번스의 영향을 많이 주는 워드라인에 연결된 메모리 셀은 0V 이하로 과도하게 소거되는 것을 방지한다. 이에 따라 소거셀의 문턱전압에 따른 디스터번스 영향을 줄일 수 있다.
도 5a 내지 도 5b에서는 워드라인 그룹에 인가하는 전압(Vwl)을 모두 동일하게 하였으나, 디스터번스의 영향을 주는 정도에 따라서 각각의 그룹별로 전압(Vwl)의 크기를 다르게 할 수 있다. 예를 들어 디스터번스 영향을 더 많이 주는 그룹에는 더 높은 전압(Vwl)을 주는 방법을 사용할 수 있다.
각각의 워드라인 그룹별로 인가하는 전압(Vwl)을 달리하면, 전압을 인가하는 시점을 동일하게 할 수도 있다.
한편, 본 발명의 제 1 실시 예와 같이 소거 전압을 인가하는 동안 워드라인에 전압(Vwl)을 인가하는 방법과 다르게, 소거 이후에 포스트(Post) 프로그램을 진행하는 동안 디스터번스의 영향을 많이 주는 워드라인에 프로그램 펄스를 다른 워드라인보다 많이 주는 방법으로 메모리 셀의 과소거를 방지할 수도 있다.
도 6a 및 도 6b는 본 발명의 제 2 실시 예에 따른 소거 동작을 설명하기 위한 타이밍도이다.
도 6a 및 도 6c는 소거 동작에 포함되는 포스트 프로그램시에 워드라인에 인가하는 프로그램 전압을 나타낸 것이다. 특히, 도 6a는 표1의 첫 번째 경우(Case1)에 해당하고, 도 6b는 표1의 두 번째 경우(Case2)에 해당한다.
도 6a 및 도 6b는 메모리 블록의 웰(P-well)에 소거 전압(Verase)을 인가하고, 모든 워드라인에 0V를 인가하는 소거가 수행된 이후에, 메모리 셀의 문턱전압을 0V 가까이로 올려주기 위해 시행되는 포스트 프로그램 동작에서 워드라인에 인가하는 프로그램 전압을 나타낸다.
도 6a를 참조하면, 포스트 프로그램을 위해서 모든 워드라인에 동일한 프로그램 전압이 ISPP(Increment Step Pulse Program) 방식으로 인가된다. 프로그램 전압은 프로그램 펄스가 인가됨에 따라 스텝전압 단위로 상승된다.
포스트 프로그램은 별도의 프로그램 검증을 진행하지 않고, 설정된 횟수만큼 프로그램 펄스를 인가해줌으로써 소거셀의 문턱전압이 0V에 가까워지게 만드는 것이다.
본 발명의 제 2 실시 예에서는 디스터번스의 영향을 많이 주는 제 2 그룹(1-B)에 대해서는 설정된 횟수보다 일정 횟수를 더 프로그램 전압을 인가한다. 도 6a에 나타난 바와 같이, 처음에는 제 1 및 제 2 그룹(1-A, 1-B)에 모두 프로그램 전압을 인가한다. 프로그램 전압은 프로그램 펄스가 인가됨에 따라 스텝 전압단위로 상승된다.
그리고 설정된 횟수가 되면, 제 1 그룹(1-A)에는 프로그램 전압을 인가하지 않고, 제 2 그룹(1-B)에만 프로그램 전압을 더 인가한다. 이에 따라 제 2 그룹(1-B)의 워드라인에 연결된 메모리 셀들의 문턱전압은 제 1 그룹(1-A)의 워드라인에 연결된 메모리 셀들의 문턱전압보다 0V에 더 가깝게 프로그램될 수 있다.
도 6b는 도 6a와 마찬가지로, 디스터번스의 영향을 상대적으로 많이 주는 제 2 및 제 3 그룹(2-B, 2-C)에는 프로그램 전압을 더 많이 인가한다. 이때 디스터번스의 영향을 많이 주는 그룹이 어떤 그룹이냐에 따라서 프로그램 전압을 인가하는 순서를 조절할 수 있다.
예를 들어, 기본적인 프로그램 펄스를 7회 인가하고, 프로그램 펄스를 더 인가하는 횟수가 2회라고 가정한다. 그리고 각각의 프로그램 펄스에 의해 인가되는 프로그램 전압은 시작전압(Vs1)부터 Vs2, Vs3... 로 스텝전압 단위로 증가한다.
도 6b에서 처음에는 시작전압(Vs1)부터 제 1 내지 제 3 그룹(2-A, 2-B, 2-C)에 프로그램 전압이 동일하게 인가된다.
그리고 7번째 프로그램 펄스에 의한 프로그램 전압(Vs7)이 인가된 후에는, 제 3 그룹(2-C)에만 2회의 프로그램 펄스가 더 인가된다. 이에 따라 제 3 그룹(2-C)에는 스텝 전압만큼 상승되는 프로그램 전압(Vs8, Vs9)이 2번 더 인가된다. 제 3 그룹(2-C)에 2회의 프로그램 펄스를 더 인가한 후에는, 제 2 그룹(2-B)에 프로그램 펄스를 더 인가한다. 제 2 그룹(2-B)에 인가되는 프로그램 전압은 제 3 그룹(2-C)에 인가되었던 프로그램 전압에 연속하여 Vs10, Vs11 가 인가된다.
프로그램 펄스가 추가되는 그룹이 처음에 제 3 그룹(C-3)이고, 나중에 제 2 그룹(3-B)인 것은 제 2 그룹(2-B)이 디스터번스 영향을 더 줄 수 있는 것을 의미한다.
만약 제 3 그룹(3-C)이 제 2 그룹(2-B)보다 디스터번스 영향을 더 준다면, 제 2 그룹(2-B)에 프로그램 펄스를 더 인가한 후, 제 3 그룹(3-C)에 프로그램 펄스를 인가할 수도 있다.
도 6a 및 도 6b와 같은 포스트 프로그램 과정에 의해서 디스터번스의 영향을 많이 주는 워드라인에 연결된 메모리 셀은 다른 메모리 셀들보다 포스트 프로그램이 더 많이 된다. 즉 메모리 셀의 문턱전압이 0V에 보다 더 가깝게 조절된다.
포스트 프로그램은 메모리 셀의 문턱전압을 0V 이하로 소거한 후에, 메모리 셀의 문턱전압이 0V에 가깝게 만들어주기 위한 프로그램 동작이다. 포스트 프로그램은 모든 워드라인에 대해서 동일한 프로그램 전압을 인가하여 동시에 프로그램을 진행한다.
그리고 포스트 프로그램에 대한 프로그램 검증을 수행하여, 적어도 하나의 메모리 셀이 0V 이상의 문턱전압을 갖는 것으로 판단되면 프로그램 패스가 된 것으로 판단한다.
본 발명의 제 2 실시 예에서는 모든 워드라인에 동일한 프로그램 전압을 인가하여 포스트 프로그램 및 검증을 하는 것뿐만 아니라, 디스터번스의 영향을 많이 주는 것으로 판단되는 워드라인 그룹에 대해서는 포스트 프로그램 펄스를 일정 횟수 더 인가하여 프로그램을 더 시킨다. 상기 도 6a 및 오 6b에 나타난 포스트 프로그램 전압에서 프로그램 검증 전압은 표시하지 않았다.
또한 상기 그룹으로 나누는 과정은 도 4에 나타난 더미 셀들(DDC, SDC)들이 포함되는 메모리 블록에서도 유사하게 적용될 수 있다.
본 발명의 제 1 및 제 2 실시 예에 의해서, 디스터번스의 영향을 많이 주는 것으로 판단된 워드라인에 연결된 메모리 셀들은 소거 상태에서의 문턱전압이 조절된다. 따라서 소거 이후의 프로그램 동작에서의 채널 부스팅 과정에서 발생되는 디스터번스 영향을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
제 0 내지 제 31 워드라인: WL0 내지 WL31
제 0 내지 제 31 메모리 셀: C0 내지 C31

Claims (12)

  1. 반도체 메모리 제조시의 테스트 동작에서 얻어진 프로그램 간섭 결과를 기초로 하여 복수개의 워드라인을 적어도 두 개의 그룹으로 그룹핑하는 단계;
    소거 동작을 위해 선택된 메모리 블록의 모든 워드라인에 접지전압을 인가하고, 소거 전압을 인가하여 소거를 실시하는 단계; 및
    상기 소거 전압이 인가되는 동안, 설정된 시간 이후에 상기 두 개 이상의 그룹 중 하나의 그룹의 워드라인에 양의 전압을 인가하는 전압 인가 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 복수개의 워드라인을 그룹핑하는 단계는,
    상기 반도체 메모리 장치의 제조 과정에서 상기 메모리 블록의 각 워드라인별로 소거셀이 연결된 상태에서의 프로그램시의 채널 부스팅이 발생되는 정도를 측정하고, 상기 측정된 채널 부스팅이 발생되는 정도에 따른 프로그램 간섭 결과를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 전압 인가 단계에 있어서,
    상기 소거 전압이 인가되는 동안, 설정된 제1 시간 이후에 상기 하나의 그룹의 워드라인에 양의 전압을 인가한 후, 상기 제 1 시간에서 제 2 시간이 더 지난 후에 나머지 그룹의 워드라인에 양의 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 그룹들 중, 상기 프로그램 간섭을 더 많이 받는 것으로 판단되는 그룹의 워드라인에 양의 전압을 더 먼저 인가하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  5. 반도체 메모리 제조시의 테스트 동작에서 얻어진 프로그램 간섭 결과를 기초로 하여 복수개의 워드라인을 적어도 세 개의 그룹으로 그룹핑하는 단계;
    소거 동작을 위해 선택된 메모리 블록의 모든 워드라인에 접지전압을 인가하고, 소거 전압을 인가하여 소거를 실시하는 단계; 및
    상기 소거 전압이 인가되는 동안, 설정된 시간 이후에 상기 세 개 이상의 그룹 중 두 개의 그룹의 워드라인에 각각 제 1 및 제 2 양의 전압을 인가하거나, 상기 두 개의 그룹의 워드라인에 각각 서로 다른 시간이 지난 후 같은 크기의 양의 전압을 인가 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 그룹들 중, 상기 프로그램 간섭을 많이 받는 그룹의 순서로 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 전압 인가 단계에 있어서,
    상기 소거 전압이 인가되는 동안, 설정된 제1 시간 이후에 상기 세 개의 그룹중 하나의 그룹의 워드라인에 제 1 양의 전압을 인가하고, 다른 하나의 그룹의 워드라인에 제 2 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6항에 있어서,
    상기 전압 인가 단계에 있어서,
    상기 소거 전압이 인가되는 동안, 제 1 시간 이후에 상기 세 개의 그룹중 하나의 그룹의 워드라인에 양의 전압을 인가하고, 상기 제 2 시간 이후에 다른 하나의 그룹의 워드라인에 상기 양의 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 전압 인가 단계에 있어서,
    상기 제 1 및 제 2 양의 전압을 인가하는 그룹과 다른 그룹의 워드라인에 제 3 양의 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 소거 방법.
  10. 반도체 메모리 장치의 메모리 블록에 포함된 복수개의 워드라인들을 복수개의 워드라인 그룹들로 나누는 단계;
    상기 메모리 블록에 대한 소거를 수행하는 단계;
    상기 소거가 완료된 후, 모든 상기 워드라인들에 제 1 횟수의 프로그램 펄스를 인가하는 제 1 포스트 프로그램 단계; 및
    상기 복수개의 워드라인 그룹들 중 어느 하나의 워드라인 그룹에 제 2 횟수의 프로그램 펄스를 더 인가하여, 상기 어느 하나의 워드라인 그룹에 연결된 메묄 셀들의 문턱전압을 0V보다 높이는 제 2 포스트 프로그램 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 제 2 포스트 프로그램 단계에 있어서,
    상기 제 2 워드라인에 연결된 메모리 셀들 중 문턱전압이 0V 이상이 되는 메모리 셀이 적어도 하나 발생되면 상기 제 2 포스트 프로그램을 중단하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 제 2 포스트 프로그램 단계 이후에, 상기 제 2 횟수의 프로그램 펄스를 인가하는 워드라인 그룹을 제외한 나머지 워드라인 그룹들 중 또 다른 워드라인 그룹에 제 3 횟수의 프로그램 펄스를 더 인가하는 제 3 포스트 프로그램 단계를 더 포함하는 반도체 메모리 장치의 소거 방법.
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* Cited by examiner, † Cited by third party
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TWI775631B (zh) * 2021-10-04 2022-08-21 旺宏電子股份有限公司 快閃記憶體及其抹除方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784864B1 (ko) 2006-11-28 2007-12-14 삼성전자주식회사 소거 동작 후에 포스트 프로그램 동작을 수행하는 낸드플래시 메모리 및 그것의 소거 방법
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061470A (ko) * 1999-12-28 2001-07-07 박종섭 플래시 메모리의 소거방법
KR100648249B1 (ko) * 2004-11-18 2006-11-24 삼성전자주식회사 소거 시간을 단축시킬 수 있는 불 휘발성 메모리 장치의소거 방법
US7751237B2 (en) * 2007-09-25 2010-07-06 Sandisk Il, Ltd. Post-facto correction for cross coupling in a flash memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784864B1 (ko) 2006-11-28 2007-12-14 삼성전자주식회사 소거 동작 후에 포스트 프로그램 동작을 수행하는 낸드플래시 메모리 및 그것의 소거 방법
KR100869849B1 (ko) 2007-06-29 2008-11-21 주식회사 하이닉스반도체 플래시 메모리소자의 구동방법

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