KR100935722B1 - 플래시 메모리소자의 테스트 방법 - Google Patents

플래시 메모리소자의 테스트 방법 Download PDF

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센싱전류를 변경하여 비트라인의 리키지(leakage) 레벨을 센싱함으로써 노말 읽기동작시에만 스크린되었던 서브-리키지(sub-leakage)성 페일을 스크린할 수 있도록 하는 플래시 메모리소자의 테스트 방법은, 드레인 및 소스 선택 트랜지스터와, 드레인 및 소스 선택 트랜지스터 사이에 연결된 다수의 메모리 셀로 이루어진 셀 스트링이 대응하는 비트라인에 연결되어 있는 플래시 메모리 셀의 테스트 방법에 있어서, 메모리 셀이 연결된 비트라인으로 소정 크기의 스트레스를 인가하는 단계, 및 메모리 셀의 상태를 감지하여 메모리 셀의 불량 여부를 판별하되, 메모리 셀의 상태를 감지하기 위한 센싱전류의 크기를 정상적인 읽기동작시보다 인위적으로 낮추어 감지하는 단계를 포함한다.
테스트, 비트라인 스트레스, 센싱전류, 마이크로-브리지, 페일

Description

플래시 메모리소자의 테스트 방법{Method for testing flash memory device}
도 1은 낸드 플래시 메모리소자의 셀 스트링 구조를 나타내 보인 도면이다.
도 2는 본 발명의 테스트 방법을 설명하기 위하여 NAND 플래시 메모리소자의 셀 어레이와 페이지 버퍼의 구조를 나타낸 도면이다.
도 3은 본 발명에 따른 플래시 메모리소자의 테스트 방법을 설명하기 위하여 메모리 셀의 상태를 판별하는 읽기동작시의 타이밍도이다.
도 4는 플래시 메모리소자의 읽기동작에서 이밸류에이션 시간에 따른 센싱전류의 크기를 나타낸 그래프이다.
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로, 특히 결함(defect)성 마이크로-브리지(micro-bridge)에 의한 글로벌 칼럼성 페일(fail)을 스크린할 수 있는 낸드 플래시 메모리소자의 테스트 방법에 관한 것이다.
반도체 제조기술의 빠른 발전은 반도체 집적회로의 초고집적화를 가져왔으며, 특히 이이피롬(EEPROM) 셀 어레이를 구비한 메모리장치 분야의 고집적화에서 괄목한 성장을 이루었다. 메모리장치의 초고집적화가 이루어지면서 메모리 셀 어레 이의 불량율도 높아졌으며 이러한 불량 셀을 대체하는 리페어(repair) 기술도 다양하게 발전해 왔다. 일반적으로, 메모리 EEPROM 셀의 테스트는 주로 셀에 직접 실질적인 데이터를 프로그램(program)하고 리드(read)하여 불량 여부를 판단한다. 이때 EEPROM 셀의 불량은 메모리소자를 만드는 공정에 따라서 여러 유형으로 발생하게 되며, 이러한 메모리의 불량은 메모리의 용량이 확대될수록 많아지게 된다.
낸드 플래시 메모리소자의 글로벌 칼럼(global column)성 페일(fail)의 원인은 다양하지만, 셀 동작의 반복수행에 의한 메탈라인(metal-1)과 인접 결함(defect)과의 스트레스에 의한 진행성 페일(fail)이라는 점에서는 동일하다. 종래에는, 단순히 프로그램 동작 수행시에 메탈라인에 인가하는 바이어스를 조절하여 싸이클링 스트레스(cycling stress)를 인가한 후 읽기(read) 동작을 실행하여 패스 또는 페일을 확인하였다. 확인 결과 페일(fail)이 발생했을 때는 불량 칼럼으로 처리하였다. 그러나, 불량 셀이 존재하더라도 리키지 전류(leakage current)가 크게 증가하지 않는 경우에는 사실상 스크린 테스트에서 걸러지지 않는 단점이 있었다.
이를 도면을 참조하여 상세히 설명하기로 한다.
도 1은 낸드 플래시 메모리소자의 셀 스트링 구조를 나타내 보인 도면이다.
낸드 플래시 메모리소자의 데이터 저장영역인 메모리 셀 어레이는, 대응하는 비트라인(BLe, BLo)에 각각 연결된 복수의 셀 스트링들(110, 120)로 이루어진다. 도면에는 두 개의 셀 스트링만 도시되어 있지만, 메모리 셀 어레이 내에는 상기한 셀 스트링이 다수 배치된다.
각각의 셀 스트링(110/120)은 대응되는 비트라인(BLe/BLo)에 연결된 드레인 선택 트랜지스터(111/121)와, 공통소스라인(CSL)에 연결되는 소스 선택 트랜지스터(112/122)와, 상기 드레인 선택 트랜지스터(111/121)와 소스 선택 트랜지스터(112/122) 사이에 직렬로 배치된 복수의 메모리 셀 트랜지스터들(113, 114, 115, 123, 124, 125)로 구성된다. 상기 복수의 메모리 셀 트랜지스터들은 이븐 비트라인(BLe)에 연결되는 셀 스트링(110)과 오드 비트라인(BLo)에 연결되는 셀 스트링(120)에 배치된다. 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 하나의 페이지 버퍼(PB)(200)에 연결된다.
플래시 메모리소자에 대한 테스트는 주로 셀에 직접 데이터를 프로그램한 후 읽기동작에서 셀의 상태를 판별하여 불량 여부를 판단한다. 이때, 메모리 셀을 테스트하기 위한 프로그램 동작시에는 메탈라인에 인가하는 바이어스를 조절하여 싸이클링 스트레스(cycling stress)를 인가하고, 읽기(read) 동작에서 페일(fail)이 발생했을 때 불량 칼럼으로 처리하게 된다.
이때, 프로그램 동작시 드레인 선택 트랜지스터(111)와 소스 선택 트랜지스터(112)를 턴 오프(turn off)시킨 상태에서, 외부 전원전압(Vcc)을 임의로 높여서 정상적인 동작 전압보다 높은 바이어스를 비트라인에 인가하면 스트레스에 의한 페일(fail) 유발시간을 줄일 수 있다. 즉, 낸드 플래시 메모리소자는 동작시 전력 소모를 줄이기 위하여 내부적으로 강압 컨버터(voltage down converter)라는 회로를 동작시켜 약 2.7 ∼ 3.7V 정도의 전원전압(Vcc)을 2.3V 이하의 일정한 바이어스로 줄여서 사용한다. 따라서, 프로그램 동작시 선택된 비트라인에는 0V를, 선택되지 않은 비트라인에는 2.3V 정도로 강압된 전원전압이 차지된다. 이때, 선택된 비트라 인(BLe)과 선택되지 않은 비트라인(BLo) 사이에는 2.3V 정도의 스트레스가 작용하게 되므로, 결함에 의한 마이크로-브리지가 존재하면 스트레스에 의한 진행성 페일(fail)로 발전하게 되고, 이는 후속 단계의 읽기동작에 의해 스크린이 가능하게 된다.
메모리 셀(115)의 상태를 판별하기 위한 읽기동작은 워드라인에는 0V의 읽기전압을 인가하고, 그 외 드레인 선택라인(DSL), 소스 선택라인(SSL) 및 선택되지 않은 워드라인에는 적절한 읽기전압(Vread)을 인가함으로써 이루어진다.
그러나, 메모리 셀의 진행성 페일을 스크린하기 위한 읽기동작시 센싱전류(sensing current; Itrip)의 센싱 포인트가 소거 셀로 인식하게 되는 범위에 존재하여야 읽기동작시에 페일로 발전하게 된다. 그러나, 실제로 스트레스 인가 후에는 비트라인 리키지 전류가 마진(margin)에 근접하여 페일이 발생하지 않다가, 실제로 사용자(user)가 제품을 사용할 때 추가 스트레스에 의해 페일로 발전하는 현상이 발생한다. 따라서, 이러한 결함성 마이크로-브리지에 의한 진행성 페일을 제품 출하 전 테스트 단계에서 스크린(screen)할 수 있는 테스트 방법이 필요한 실정이다.
본 발명이 이루고자 하는 기술적 과제는 센싱전류를 변경하여 비트라인의 리키지(leakage) 레벨을 센싱함으로써 노말 읽기동작시에만 스크린되었던 서브-리키지(sub-leakage)성 페일을 스크린할 수 있도록 하는 플래시 메모리소자의 테스트 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 플래시 메모리소자의 테스트 방법은, 드레인 및 소스 선택 트랜지스터와, 상기 드레인 및 소스 선택 트랜지스터 사이에 연결된 다수의 메모리 셀로 이루어진 셀 스트링이 대응하는 비트라인에 연결된 플래시 메모리 셀의 테스트 방법에 있어서, 상기 메모리 셀이 연결된 비트라인으로 소정 크기의 스트레스를 인가하는 단계; 및 상기 메모리 셀의 상태를 감지하여 상기 메모리 셀의 불량 여부를 판별하되, 상기 메모리 셀의 상태를 감지하기 위한 센싱전류의 크기를 정상적인 읽기동작시보다 인위적으로 낮추어 감지하는 단계를 포함하는 것을 특징으로 한다.
상기 메모리 셀이 연결된 비트라인으로 스트레스를 인가하는 단계에서, 상기 드레인 및 소스 선택 트랜지스터를 턴 오프시킨 상태에서, 상기 비트라인에 정상 프로그램 동작시보다 높은 전압을 인가할 수 있다.
이때, 상기 비트라인으로 4.0 ∼ 4.5V의 전압을 인가할 수 있다.
상기 메모리 셀의 상태를 감지하는 단계는, 상기 비트라인을 프리차지시키는 단계, 상기 메모리 셀의 워드라인에 적절한 읽기전압을 인가하는 단계, 상기 메모리 셀들을 이밸류에이션(evaluation)시키는 단계, 및 상기 비트라인에 프리차지된 전하의 디스차지 여부에 따라 상기 메모리 셀의 상태를 감지하는 단계를 포함하여 이루어질 수 있다.
상기 비트라인을 프리차지시키는 단계에서, 비트라인 선택 트랜지스터에 인가하는 전압을 정상 읽기동작시보다 짧게 인가할 수 있다.
상기 비트라인 선택 트랜지스터에 전압을 인가하는 시간을 6㎲에서 시작하여 2㎲까지 0.1㎲ 간격으로 단계적으로 줄이면서 인가할 수 있다.
상기 비트라인을 프리차지시키는 단계에서, 상기 비트라인 선택 트랜지스터에 인가하는 전압을 2.8V부터 2V까지 0.1V 간격으로 단계적으로 낮추어 인가할 수 있다.
상기 메모리 셀들을 이밸류에이션시키는 단계에서, 정상 읽기동작시보다 짧은 시간동안 이밸류에이션시킬 수 있다.
상기 메모리 셀들을 이밸류에이션시키는 단계는 4㎲에서 10㎲까지 0.1㎲간격으로 단계적으로 수행할 수 있다.
상기 메모리 셀들을 이밸류에이션시키는 단계는 두 단계로 나누어 진행할 수 있다.
상기 메모리 셀들을 이밸류에이션시키는 단계는, 4㎲에서 10㎲까지 0.1㎲ 간격으로 수행하는 제1 단계와, 6㎲에서 10㎲까지 0.1㎲ 간격으로 수행하는 제2 단계로 진행할 수 있다.
상기 메모리 셀의 상태를 감지하는 단계에서, 비트라인 선택 트랜지스터에 정상 읽기동작시보다 높은 전압을 인가할 수 있다.
상기 비트라인 선택 트랜지스터에 인가하는 전압을 1.8V에서 1.0V까지 0.1V 간격으로 낮추어가면서 인가할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명은 마이크로-브리지(micro-bridge)와 같은 공정 결함에 의한 비트라인 페일 및 접합 리키지에 의한 읽기동작에서의 페일을 근본적으로 스크린함으로써 플래시 메모리소자의 신뢰성을 크게 향상시킬 수 있는 방법을 제시한다.
도 2는 본 발명의 테스트 방법을 설명하기 위하여 NAND 플래시 메모리소자의 셀 어레이와 페이지 버퍼의 구조를 나타낸 도면이다.
플래시 메모리소자의 데이터 저장영역인 셀 어레이(210)는 선택 트랜지스터들과 다수의 메모리 셀들이 직렬로 연결되는 낸드 스트링들(NAND strings)(211)이 워드라인 방향으로 다수개 배열되는 구조로 이루어진다. 각 낸드 스트링(211)은 대응하는 비트라인(212)에 연결되며, 비트라인(212)을 통해 페이지 버퍼(220)와 연결된다. 비트라인(212)은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 한 쌍을 구성하여 하나의 페이지 버퍼(220)에 연결된다.
페이지 버퍼(220)는, 이븐 비트라인(BLe)과 오드 비트라인(BLo) 중 어느 하나를 선택하고 또한 비트라인에 바이어스를 인가하기 위한 선택회로 및 바이어스인가회로(231)와, 비트라인을 프리차지(precharge)시키는 프리차지부(232)와, 데이터 저장을 위한 래치부(233)를 포함한다. 선택회로 및 바이어스인가회로(231)와, 프리차지부(232)와, 그리고 래치부(223)는 센싱노드(SO)를 통해 연결되며, 특히 래치부(233)는 출력노드(QA)에 연결된다.
언급한 바와 같이, 플래시 메모리소자를 테스트하는 과정은 메모리 셀에 적절한 스트레스를 인가하는 프로그램 동작과 스트레스 인가에 의한 셀의 상태를 판별하는 읽기동작으로 이루어진다.
먼저, 비트라인에 인가할 스트레스의 크기를 설정한다. 상세하게는, 비트라인에 적절한 스트레스를 인가하기 위해서, 페이지 버퍼의 저전압 트랜지스터의 게이트산화막에 대한 가속 인자(acceleration factor)를 구한다. 통상 3V 정도의 전원전압(Vcc)에 대해, 페이지 버퍼의 저전압 트랜지스터들의 게이트산화막에 걸리는 스트레스를 감안하여 4.0V에서 시작하여 4.5V까지 0.1V씩 변경해가며 조건을 구한다. 즉, 가속 인자에 따라 비트라인에 인가하는 바이어스를 4.0V/ 4.1V/ 4.2V/ 4.3V/ 4.4V/ 4.5V로 변화시키면서 인가한다. 이때 구해진 값들은 전원전압 대신 사용하여, 내부에서 생성된 바이어스를 사용하지 않고 외부 전원전압을 사용함으로써 비트라인에 직접 인가될 수 있도록 한다.
비트라인에 인가할 바이어스를 설정한 다음에는, 설정된 바이어스를 비트라인에 직접 인가하여 프로그램한다.
상세하게는, 이븐 비트라인 선택신호(BSLe)를 하이로, 오드 비트라인 선택신호(BSLo)를 로우로 인가하여 이븐 비트라인(BLe)이 선택되도록 한 상태에서, 드레인 선택 트랜지스터와 소스 선택 트랜지스터를 턴 오프시킨다. 드레인 선택 트랜지스터와 소스 선택 트랜지스터가 턴 오프되면 비트라인으로부터 메모리 셀로의 방전이 차단된다. 이 상태에서, 외부 전원전압(Vcc)을 비트라인에 인가하여 가속 인자들에 의해서 정해진 시간만큼 프로그램 모드(mode)로 스트레스를 인가한다. 이때, DISCHo 신호가 하이(high)로 되어 nMOS 트랜지스터(M02)가 턴 온되고, 이에 따라 가상전원(VIRPWR)의 전원전압(Vcc)이 오드 비트라인에 인가되어 이븐 비트라인과 오드 비트라인, 그리고 비트라인과 소스라인 사이에 스트레스가 인가된다.
다음에는, 읽기동작을 수행하여 메모리 셀의 프로그램 또는 소거 상태를 판별함으로써 불량 여부를 판별하게 된다.
도 3은 본 발명에 따른 플래시 메모리소자의 테스트 방법을 설명하기 위하여 메모리 셀의 상태를 판별하는 읽기동작시의 타이밍도이다.
도 2 및 도 3을 함께 참조하면, 메모리 셀의 데이터를 읽기 전에, 먼저 비트라인 내에 차지되어 있던 전하들을 디스차지시키고 페이지 버퍼를 초기 상태로 세팅시킨다(T1).
디스차지신호(DISCHe, DISCHo) 및 프리차지신호(PRECHb)로 하이(high)의 신호가 입력되면 NMOS 트랜지스터들(M01, M02)은 턴 온(turn on)되고, PMOS 트랜지스터(M30)는 턴 오프(turn off)된다. 전원라인(VIRPWR)은 0V로 접지된다. NMOS 트랜지스터들(M01, M02)이 턴 온되므로, 이븐 비트라인(BLe) 및 오드 비트라인(BLo) 내에 차지되어 있던 전하들이 NMOS 트랜지스터들(M01, M02)을 통해 전원라인(VIRPWR)으로 모두 빠져나가며, 이에 따라 이븐 비트라인(BLe) 및 오드 비트라인(BLo)은 모두 디스차지된다. 또한, RESET 신호로 하이(high) 신호를 인가하여 트랜지스터(M70)을 턴 온 시킴으로써 QA 노드를 로우(low) 상태로 세팅되도록 한다.
셀 스트링(211) 내의 드레인 선택 트랜지스터, 소스 선택 트랜지스터 및 메모리 셀 트랜지스터의 게이트에는 로우 신호가 인가된다.
다음에, 데이터 센싱을 위해 선택된 비트라인(BLe)을 프리차지시킨다(T2).
드레인 선택라인(DSL)으로 4.5V 정도의 패스전압(Vpass)을 인가하여 드레인 선택 트랜지스터를 턴 온 시키고, 메모리 셀 트랜지스터의 워드라인에는 예컨대 제1 검증전압(PV1) 또는 4.5V 정도의 패스전압(Vpass)을 인가하기 시작한다. 제1 검증전압(PV1)은 선택된 메모리 셀의 워드라인에 인가하고, 패스전압은(Vpass)은 나머지 메모리 셀의 워드라인에 인가하여 나머지 메모리 셀들의 상태에 무관하게 턴 온될 수 있도록 한다.
페이지 버퍼(220) 내에서는, 전원라인(VIRPWR)을 접지시킨 상태에서, 디스차지신호(DISCHe) 및 프리차지신호(PRECHb)를 로우신호로 바꾼다. 그리고 비트라인 선택신호(BSLe)로 하이의 신호를 인가하고, 비트라인 선택신호(BSLo)는 로우상태를 유지하도록 한다. 이에 따라, NMOS 트랜지스터들(M01, M12)이 턴 오프되고, PMOS 트랜지스터(M30)가 턴 온된다. PMOS 트랜지스터(M30)가 턴 온됨에 따라 감지노드(SO)에는 Vcc 전압이 인가된다. 비트라인 선택신호(BSLe)로 V1 전압, 예컨대 약 2V 정도의 신호가 인가되면, 이븐 비트라인(BLe)의 전압은 상승하기 시작하여 (V1-Vth)의 크기만큼 프리차지된다. NMOS 트랜지스터(M12)가 턴 오프 되고 NMOS 트랜지스터(M02)는 턴 온 상태이므로, 선택되지 않은 오드 비트라인(BLo)으로는 계속해서 0V가 인가된다.
다음에, 제3 시간(T3) 동안 NAND 스트링의 소스 선택라인(SSL)으로 약 4.5V 정도의 패스전압(Vpass)을 인가하여 소스 선택 트랜지스터를 턴 온 시키면, 선택된 메모리 셀의 상태에 따라 NAND 스트링에 전류가 흐르거나 흐르지 않게 된다. 그리 고, 비트라인 선택신호(BSLe)로 로우레벨의 신호를 인가하여 메모리 셀을 이밸류에이션(evaluation)시킨다. 선택된 메모리 셀의 프로그램 상태에 따라 비트라인에 프리차지 되었던 전하들이 디스차지되거나 그대로 유지된다. 선택된 이븐 비트라인(BLe)에 차지되어있던 전하들이 충분히 디스차지될 수 있을 정도로 이밸류에이션 시간을 설정한다.
이밸류에이션 시간이 경과한 후, 페이지 버퍼를 구성하는 트랜지스터들과 래치를 적절하게 제어하여 메모리 셀의 상태를 감지하고 감지된 데이터를 래치한다(T4). 프리차지신호(PRECHb) 신호를 하이로 바꾸어 PMOS 트랜지스터(M30)를 턴 오프시킨다. 그리고, 비트라인 선택신호(BSLe)로 V1보다 작은 크기의 V2 전압을 인가한다.
선택된 메모리 셀의 문턱전압이 검증레벨(PV1)을 넘지 못한 경우에는 선택된 메모리 셀 트랜지스터가 턴 온되므로, 이븐 비트라인(BLe)에 차지되어 있던 전하들은 셀로 방전되고, 이븐 비트라인(BLe)의 전압이 떨어지게 된다. 그러면, NMOS 트랜지스터(M11)의 게이트-소스전압(Vgs)이 NMOS 트랜지스터(M11)의 문턱전압보다 커지게 되고, 이에 따라 NMOS 트랜지스터(M11)는 턴 온된다. NMOS 트랜지스터(M11)가 턴 온 됨에 따라, 이븐 비트라인(BLe)과 감지노드(SO) 사이에 전하분배가 일어나 감지노드(SO)에 저장된 전하들이 급격하게 이븐 비트라인(BLe)으로 방전되고, 그 결과 감지노드(SO)의 전압은 전원전압(Vcc)에서 0V로 떨어지게 된다.
선택된 메모리 셀의 문턱전압이 검증레벨(PV1)을 넘어선 경우에는 선택된 메모리 셀 트랜지스터가 턴 오프 되므로, 이븐 비트라인(BLe)에 차지되어 있던 전하 들은 셀로 방전되지 못하고 그대로 (V1-Vth) 상태를 유지하게 된다. 따라서, 비트라인 선택신호(BSLe)로 V2 전압을 인가하더라도 NMOS 트랜지스터(M11)의 게이트-소스 전압(Vgs)이 문턱전압과 여전히 같은 상태를 유지하고, 이에 따라 NMOS 트랜지스터(M11)는 턴 온 되지 않는다. 그 결과 감지노드(SO)의 전압은 전원전압(Vcc)을 유지하게 된다.
상기 데이터를 감지한 후에는 감지된 데이터를 래치한다. 선택된 메모리 셀 트랜지스터가 턴 온 되는 경우, 즉 메모리 셀 트랜지스터의 문턱전압이 검증레벨을 넘지 못한 경우에는 감지노드(SO)가 0V로 떨어짐에 따라 NMOS 트랜지스터(M60)는 턴 오프 상태를 유지하게 되고, 따라서 QA 노드도 로우 레벨을 유지하게 된다. 선택된 메모리 셀 트랜지스터가 턴 오프 되는 경우, 즉 선택된 메모리 셀 트랜지스터의 문턱전압이 검증레벨을 넘어온 경우 감지노드(SO)가 전원전압(Vcc)을 유지함에 따라 NMOS 트랜지스터(M60)는 턴 온 되고, 따라서 QA 노드는 로우 레벨에서 하이 레벨로 바뀌게 된다.
상기 메모리 셀의 상태를 판별하는 읽기동작시 셀 스트링(211)으로부터 비트라인(212)을 통해 페이지 버퍼의 감지노드(SO)로 흐르는 센싱전류(Itrip)의 크기는 다음 식과 같이 나타낼 수 있다.
I trip = ( C BL × ( V1 - V2 )) / tEVAL
위 식에서, Itrip은 센싱전류를, CBL은 비트라인의 캐패시턴스를, V1 및 V2는 비트라인 선택신호(BSLeo, BSLo)로 인가되는 전압을, 그리고 tEVAL는 이밸류에이션 시간을 각각 나타낸다.
본 발명에서는 셀의 상태를 판별하는 읽기동작에서 센싱전류(Itrip)의 센싱 포인트를 낮추어 센싱함으로써 종래에 테스트 단계에서는 스크린되지 않고 노말 읽기동작에 의해서만 스크린되었던 서브-리키지(sub-leakage)성 페일을 스크린할 수 있도록 한다. 위 식에서, 센싱전류(Itrip)의 센싱 포인트를 낮추려면 비트라인의 이밸류에이션 시간(tEVAL)을 증가시키거나, V1의 크기를 감소시키거나, 또는 V1의 인가시간을 줄이는 방법을 사용할 수 있다.
먼저, 비트라인의 이밸류에이션 시간(tEVAL)을 늘이는 방법은, 통상의 이밸류에이션 시간인 4㎲에서부터 10㎲까지 증가시키되, 0.1㎲ 간격으로 단계적으로 증가시키면서 센싱하거나, 4㎲에서 10㎲까지 0.1㎲ 간격으로 각각 바꾸어 센싱할 수 있다. 이밸류에이션을 두 번에 걸쳐 나누어서 진행할 수도 있다. 예를 들어, 상기와 같이 4㎲으로부터 시작하여 10㎲까지 0.1㎲ 간격으로 단계적으로 증가시키면서 첫 번째 이밸류에이션을 진행한 다음에, 6㎲에서부터 10㎲까지 0.1㎲ 간격으로 단계적으로 바꾸어 수행할 수 있다.
도 4는 플래시 메모리소자의 읽기동작에서 이밸류에이션 시간에 따른 센싱전류의 크기를 나타낸 그래프이다. 도면에서 위쪽의 그래프는 V2 전압 인가시의 이밸류에이션 시간에 따른 센싱전류의 크기를, 아래쪽의 그래프는 V1 전압 인가시의 이밸류에이션 시간에 따른 센싱전류의 크기를 각각 나타낸다.
도 4를 참조하면, V1 전압을 인가할 때와 V2 전압을 인가할 때 모두 이밸류에이션 시간이 4㎲으로부터 8㎲까지 증가할수록 센싱전류의 크기는 감소하는 것을 알 수 있다.
센싱전류의 크기를 감소시키기 위한 다른 방법은, 비트라인을 프리차지시키는 단계(t2)에서 비트라인 선택 트랜지스터에 전압(V1)을 인가하는 시간을 줄이는 방법이다. 즉, V1의 인가시간을 6㎲에서 25㎲까지 0.1㎲씩 낮추어 가면서 인가할 수 있다.
다음으로, 비트라인을 프리차지시키는 단계(t2)에서 비트라인 선택 트랜지스터에 인가하는 전압 V1의 크기를 줄임으로써 센싱 포인트를 낮출 수 있다. 즉, V1의 크기를 2.8V에서 2V까지 0.1V 간격으로 단계적으로 줄이면서 센싱할 수 있다.
그리고, 이밸류에이션 후에 비트라인 선택 트랜지스터에 인가하는 전압인 V2의 크기를 증가시킴으로써 센싱 포인트를 낮출 수 있다. 이때, V2의 크기를 1.8V에서부터 1V까지 낮추되 0.1V의 간격으로 단계적으로 낮추어가면서 메모리 셀의 상태를 센싱할 수 있다.
지금까지 설명한 바와 같이 본 발명에 의한 플래시 메모리소자의 테스트 방법에 따르면, 메모리 셀에 소정의 스트레스를 인가하여 프로그램한 후에 메모리 셀의 상태를 판별하여 페일의 발생여부를 판별하는 방법에 있어서 센싱 포인트를 낮추어 센싱함으로써 서브-리키지성 페일까지 스크린할 수 있다. 따라서, 마이크로-브리지(micro-bridge)와 같은 공정 결함에 의한 비트라인 페일 및 접합 리키지에 의한 읽기동작에서의 페일을 근본적으로 스크린함으로써 플래시 메모리소자의 신뢰성을 크게 향상시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (13)

  1. 드레인 및 소스 선택 트랜지스터와, 상기 드레인 및 소스 선택 트랜지스터 사이에 연결된 다수의 메모리 셀로 이루어진 셀 스트링이 대응하는 비트라인에 연결된 플래시 메모리 셀의 테스트 방법에 있어서,
    상기 메모리 셀이 연결된 비트라인으로 소정 크기의 스트레스를 인가하는 단계; 및
    상기 메모리 셀의 상태를 감지하여 상기 메모리 셀의 불량 여부를 판별하되,
    상기 메모리 셀의 상태를 감지하기 위한 센싱전류의 크기를 정상적인 읽기동작시보다 인위적으로 낮추어 감지하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  2. 제1항에 있어서,
    상기 메모리 셀이 연결된 비트라인으로 스트레스를 인가하는 단계에서,
    상기 드레인 및 소스 선택 트랜지스터를 턴 오프시킨 상태에서, 상기 비트라인에 정상 프로그램 동작시보다 높은 전압을 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  3. 제2항에 있어서,
    상기 비트라인으로 4.0 ∼ 4.5V의 전압을 인가하는 것을 특징으로 하는 플래 시 메모리소자의 테스트 방법.
  4. 제1항에 있어서,
    상기 메모리 셀의 상태를 감지하는 단계는,
    상기 비트라인을 프리차지시키는 단계,
    상기 메모리 셀의 워드라인에 읽기전압을 인가하는 단계,
    상기 메모리 셀들을 이밸류에이션(evaluation)시키는 단계, 및
    상기 비트라인에 프리차지된 전하의 디스차지 여부에 따라 상기 메모리 셀의 상태를 감지하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  5. 제4항에 있어서,
    상기 비트라인을 프리차지시키는 단계에서,
    비트라인 선택 트랜지스터에 인가하는 전압을 정상 읽기동작시보다 짧게 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  6. 제5항에 있어서,
    상기 비트라인 선택 트랜지스터에 전압을 인가하는 시간을 6㎲에서 시작하여 2㎲까지 0.1㎲ 간격으로 단계적으로 줄이면서 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  7. 제4항에 있어서,
    상기 비트라인을 프리차지시키는 단계에서,
    상기 비트라인 선택 트랜지스터에 인가하는 전압을 2.8V부터 2V까지 0.1V 간격으로 단계적으로 낮추어 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  8. 제4항에 있어서,
    상기 메모리 셀들을 이밸류에이션시키는 단계에서,
    정상 읽기동작시보다 짧은 시간동안 이밸류에이션시키는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  9. 제8항에 있어서,
    상기 메모리 셀들을 이밸류에이션시키는 단계는 4㎲에서 10㎲까지 0.1㎲간격으로 단계적으로 수행하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  10. 제8항에 있어서,
    상기 메모리 셀들을 이밸류에이션시키는 단계는 두 단계로 나누어 진행하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  11. 제10항에 있어서,
    상기 메모리 셀들을 이밸류에이션시키는 단계는,
    4㎲에서 10㎲까지 0.1㎲ 간격으로 수행하는 제1 단계와,
    6㎲에서 10㎲까지 0.1㎲ 간격으로 수행하는 제2 단계로 이루어지는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  12. 제4항에 있어서,
    상기 메모리 셀의 상태를 감지하는 단계에서, 비트라인 선택 트랜지스터에 정상 읽기동작시보다 높은 전압을 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
  13. 제12항에 있어서,
    상기 비트라인 선택 트랜지스터에 인가하는 전압을 1.8V에서 1.0V까지 0.1V 간격으로 낮추어가면서 인가하는 것을 특징으로 하는 플래시 메모리소자의 테스트 방법.
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